JPS58123766A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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- JPS58123766A JPS58123766A JP57005604A JP560482A JPS58123766A JP S58123766 A JPS58123766 A JP S58123766A JP 57005604 A JP57005604 A JP 57005604A JP 560482 A JP560482 A JP 560482A JP S58123766 A JPS58123766 A JP S58123766A
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- Japan
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- gate wiring
- gate
- drain
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 239000010409 thin film Substances 0.000 title claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000010408 film Substances 0.000 claims abstract description 22
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 9
- 238000001259 photo etching Methods 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 5
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 5
- 239000010703 silicon Substances 0.000 claims abstract description 5
- 239000012535 impurity Substances 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000001947 vapour-phase growth Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はアモルファスシリコンを用いた薄膜半導体装置
の製造方法に関する。
の製造方法に関する。
本発明の目的はゲート配線をソース及びドレインに自己
整合して形成する事により、ゲート・ドレイン間の容量
を少なくし、薄膜半導体装置の特性を向上させる事にあ
る。
整合して形成する事により、ゲート・ドレイン間の容量
を少なくし、薄膜半導体装置の特性を向上させる事にあ
る。
以下図に依って詳しく説明する。
第１図は従来の製造方法によるアモルファスシリコン薄
膜半導体装置の断面を示す図である。従来の製造方法に
おいては、絶縁基板１上にゲート配線２を形成した後気
相成長法によってゲート酸化膜３を形成す′る。しかる
後Ｍ！１！アモルファスシリコン膜を形成し、これをフ
ォトエツチング法により加工してソース４及びドレイン
５を形成する。
膜半導体装置の断面を示す図である。従来の製造方法に
おいては、絶縁基板１上にゲート配線２を形成した後気
相成長法によってゲート酸化膜３を形成す′る。しかる
後Ｍ！１！アモルファスシリコン膜を形成し、これをフ
ォトエツチング法により加工してソース４及びドレイン
５を形成する。
チャネル部６は不純物をドープしていないアモルファス
シリコンからなる。７，８はアルミ配線を示す、チャネ
ル部がアモルファスシリコンからなる為第１図に示す薄
膜半導体装置はオフ時の抵抗が非常に大きく、オン時と
オフ時の電流比全１０＠以上とする事ができるので液晶
ディスプレイのトランジスタアレイとしてその利用が注
目されている。上記の様にトランジスタアレイとして使
用するには充分な特性を持っているが、一方液晶デイス
プレイ装置の配線接続数の低減による信頼性の向上及び
コスト低下の目的で周辺回路を同時に薄族半導体装置で
トランジスタアレイと同−ｍＮ上に形成した場合にはア
モルファスシリコン中の電子の実効移動度が小さい為に
回路の応答速度に大きい問題がある。応答速度を教養す
る一つの手段としてゲート・ドレイン間の容量を少なく
する事が考えられるが、従来の製造方法ではフォトエツ
チング工程でドレインを形成する為にパターンの合わせ
余裕が必要であり、ゲート−ドレイン間の容量を少なく
する事が困難である。
シリコンからなる。７，８はアルミ配線を示す、チャネ
ル部がアモルファスシリコンからなる為第１図に示す薄
膜半導体装置はオフ時の抵抗が非常に大きく、オン時と
オフ時の電流比全１０＠以上とする事ができるので液晶
ディスプレイのトランジスタアレイとしてその利用が注
目されている。上記の様にトランジスタアレイとして使
用するには充分な特性を持っているが、一方液晶デイス
プレイ装置の配線接続数の低減による信頼性の向上及び
コスト低下の目的で周辺回路を同時に薄族半導体装置で
トランジスタアレイと同−ｍＮ上に形成した場合にはア
モルファスシリコン中の電子の実効移動度が小さい為に
回路の応答速度に大きい問題がある。応答速度を教養す
る一つの手段としてゲート・ドレイン間の容量を少なく
する事が考えられるが、従来の製造方法ではフォトエツ
チング工程でドレインを形成する為にパターンの合わせ
余裕が必要であり、ゲート−ドレイン間の容量を少なく
する事が困難である。
本発明は上記の欠点を除資する為にドレインを形成する
フォトエツチング工程において同時にゲート配線の位置
決めをする薄膜半導体装置の製造方法である。
フォトエツチング工程において同時にゲート配線の位置
決めをする薄膜半導体装置の製造方法である。
第２図、第３図は本発写の薄膜半導体装置の製造方法を
示す図である。本発明の製造方法においては、第２図に
示すとおりゲート配線の形成に先立ってソース及びドレ
インとなる夏型アモルファスシリコン膜もしくはＮ型多
結諷シリコン膜１０．１１を形成しフォトエツチング法
によってチャネル部のＮ型シリコン膜を除来すると同時
に絶縁１２．１３はフォトレジストを示す。しかる後に
溝１４の中にゲート配線を形成し、その上に気相成長法
によってゲート酸化膜を形成すると第３図に示す構造に
なる。絶縁基板１５の溝の中にゲート配ｌ１１６及びゲ
ート酸化膜１７を形成するには都度フォトエツチング工
程を行なっても良いが第２図のレジス）１２，１３を用
い、ゲー）配置１ｉ［及びゲート酸化膜を同時にり７ト
オ７して形成するのが最も簡単である。第４図は本発明
の製造方法による薄膜半導体装置の断面図である。図の
２０は絶縁基板、２２はゲート酸化膜、２６はソース、
２５はチャネル部、２６．２７はアルミ配線を示す、ゲ
ート配線２１がドレイン２４に自己整合して形成されて
いるのでこの間の容量が小さく、従って液晶ディスプレ
イの周辺回路に用いても良好な応答速度が遭られ・液晶
デリプ′イ装置の信頼性向上、コスト低下に大いに役立
つ。
示す図である。本発明の製造方法においては、第２図に
示すとおりゲート配線の形成に先立ってソース及びドレ
インとなる夏型アモルファスシリコン膜もしくはＮ型多
結諷シリコン膜１０．１１を形成しフォトエツチング法
によってチャネル部のＮ型シリコン膜を除来すると同時
に絶縁１２．１３はフォトレジストを示す。しかる後に
溝１４の中にゲート配線を形成し、その上に気相成長法
によってゲート酸化膜を形成すると第３図に示す構造に
なる。絶縁基板１５の溝の中にゲート配ｌ１１６及びゲ
ート酸化膜１７を形成するには都度フォトエツチング工
程を行なっても良いが第２図のレジス）１２，１３を用
い、ゲー）配置１ｉ［及びゲート酸化膜を同時にり７ト
オ７して形成するのが最も簡単である。第４図は本発明
の製造方法による薄膜半導体装置の断面図である。図の
２０は絶縁基板、２２はゲート酸化膜、２６はソース、
２５はチャネル部、２６．２７はアルミ配線を示す、ゲ
ート配線２１がドレイン２４に自己整合して形成されて
いるのでこの間の容量が小さく、従って液晶ディスプレ
イの周辺回路に用いても良好な応答速度が遭られ・液晶
デリプ′イ装置の信頼性向上、コスト低下に大いに役立
つ。
第１図は従来の製造方法によるアモルファスシリコン薄
膜半導体装置の断面図である。 第２図、第３図は本発明の薄膜半導体装置の製造方法を
示す図である。 第４図は本発明の製造方法によるアモルファスシリコン
半導体製雪の断面図である。 １．９，１５．２０・・・絶縁基板 ２．１６，２１・・・・・・ゲート配線５．１７．２２
・・・・・・ゲート酸化膜４．２３・・・・・・ソース ５．２４・・・・・・ドレイン ６．２５・・・・・・チャネル部 １０．１１，１８．１９・・・・・・夏型シリコン膜１
２．１５・・・・・・７＃トレジスト以 上 出願人 株式金社諏訪精工舎 代理人 弁理士 最上 務
膜半導体装置の断面図である。 第２図、第３図は本発明の薄膜半導体装置の製造方法を
示す図である。 第４図は本発明の製造方法によるアモルファスシリコン
半導体製雪の断面図である。 １．９，１５．２０・・・絶縁基板 ２．１６，２１・・・・・・ゲート配線５．１７．２２
・・・・・・ゲート酸化膜４．２３・・・・・・ソース ５．２４・・・・・・ドレイン ６．２５・・・・・・チャネル部 １０．１１，１８．１９・・・・・・夏型シリコン膜１
２．１５・・・・・・７＃トレジスト以 上 出願人 株式金社諏訪精工舎 代理人 弁理士 最上 務
Claims (1)
- Ｎ型不純物を有するシリコン膜を形成する工程と、上記
シリコン膜をフォトエツチングすると同時に絶縁基板に
溝を形成する工程と、前記溝にゲート配線を形成する工
程と、前記ゲート配線上にゲート酸化膜を形成する工程
とアモルファスシリコン膜を形成する工程を有する事を
特徴とする薄膜半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57005604A JPS58123766A (ja) | 1982-01-18 | 1982-01-18 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57005604A JPS58123766A (ja) | 1982-01-18 | 1982-01-18 | 薄膜半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58123766A true JPS58123766A (ja) | 1983-07-23 |
Family
ID=11615814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57005604A Pending JPS58123766A (ja) | 1982-01-18 | 1982-01-18 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58123766A (ja) |
-
1982
- 1982-01-18 JP JP57005604A patent/JPS58123766A/ja active Pending
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