JPS5812252Y2 - キ−ノ ２ ジユウウチケンシユツカイロ - Google Patents

キ−ノ ２ ジユウウチケンシユツカイロ

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Publication number
JPS5812252Y2
JPS5812252Y2 JP1974103081U JP10308174U JPS5812252Y2 JP S5812252 Y2 JPS5812252 Y2 JP S5812252Y2 JP 1974103081 U JP1974103081 U JP 1974103081U JP 10308174 U JP10308174 U JP 10308174U JP S5812252 Y2 JPS5812252 Y2 JP S5812252Y2
Authority
JP
Japan
Prior art keywords
circuit
timing signal
key
warmer
adjacent
Prior art date
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Expired
Application number
JP1974103081U
Other languages
English (en)
Other versions
JPS5130431U (ja
Inventor
戸川信吾
Original Assignee
三洋電機株式会社
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Filing date
Publication date
Application filed by 三洋電機株式会社 filed Critical 三洋電機株式会社
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Description

【考案の詳細な説明】 本案はタイミング信号を用いたキースイッチ回路に於い
て隣り合ったタイミングを検出する事によって隣り合っ
たキーの２重打ちを検出する回路に関する。
従来キースイッチ回路に於いては各キースイッチ毎に導
入線を接続して各回路に導入していたが、回路の集積化
によって入力端子数が限定されるため、最近ではキース
イッチを行列に配置し、タイミンク信号を用いてキース
イッチの信号をエンコードした後、少い導入線で集積回
路に導入し、回路内でキー信号をデコードして元のキー
信号として取扱っている。
しかし、上記キースイッチに於いて、誤って２重打ちを
行うと従来と同様に誤動作を起すため問題となってした
。
本案は上記欠点を取除くもので特に隣り合ったキースイ
ッチの２重打ちを検出するもので、以下図面を用いて説
明する。
第１図に於いて１は行列状に配置されたキースイッチ群
で、キースイッチの一端が複数の行線２１〜２５に接続
され、タイミング信号発生回路３より発生したタイミン
グ信号（第２図）が導入されている。
導入されているタイミング信号は各行線毎に異なるもの
で、隣り合った行線には隣り合ったタイミング信号を導
入する様構成されている。
例えば行線２１，２２にはタイミング信号ＴｉｔＴ２が
導入されている。
導入されたタイミング信号はキースイッチ群１のキーの
抑圧によってキースイッチの他端に接続されている複数
の列ａ４１〜４５に導出される。
例えばキースイッチ１１を押すと列線４５には行線２１
上のタイミング信号が導出される。
列線４１上のタイミング信号はデコーダ５によってデコ
ードされて演算回路（図示せず）に導入され、演算等の
動作を行なわせる。
６は２重打検出回路で、論理和回路γ、遅延回路８、論
理積回路９とより構成される。
上記の例ノ様にキースイッチ１１が押圧されると、論理
和回路１を介して遅延回路８にタイミング信号Ｔ１が導
入されるとタイミング信号がＴ１からＴ２に遅れるため
論理積回路９にはタイミング信号Ｔ１゜Ｔ２が導入され
るが、論理積が取れないため出力は発生しない。
次に列方向のキーの２重打ちが行なわれた場合を考える
。
例えばキースイッチ１２，１３が同時に押圧されると、
列線４５には第３図に示すタイミング信号Ｔ２＋Ｔ３が
発生し、デコーダ５に於いてデコードされても誤ったキ
ー信号となる。
一方論理和回路７を経たタイミング信号Ｔ２＋Ｔ３は遅
延回路８で遅延されてタイミング信号Ｔ３＋Ｔ４となり
、論理積回路９に導入される。
論理積回路９ではタイミング信号Ｔ２＋Ｔ３とＴ３＋Ｔ
４の論理積が取られ、タイミング信号Ｔ３が検出される
。
この論理積回路９の出力、つまり２重打ち検出出力によ
って、キーの入力誤りを表示したり、キーの誤導入を防
ぐ事が出来る。
この様に論理積回路９の出力が検出されると、キースイ
ッチ群１０列方向の隣り合ったキースイッチの２重打ち
が起った事が解る。
以上の如く本案は行列状に配置されたキースイッチ群の
列方向の隣り合ったキースイッチの２重打ちを検出する
もので、行方向については無関係であるが、回路が論理
和回路と遅延回路と論理積回路だけと非常に簡単であり
ながら、確実に列方向の２重打ちを検出する事が出来る
ためこの種のキーの２重打ちに於いて非常に有益である
。
【図面の簡単な説明】
第１図は本案の一実施例を示す回路図、第２図、第３図
は第１図の動作説明波形図である。 １はキースイッチ群、２１〜２５は行線、３はタイミン
グ信号発生回路、４１〜４５は列線、５はデコーダ、６
は２重打検出回路、Ｔは論理和回路、８は遅延回路、９
は論理積回路である。

Claims (1)

    【実用新案登録請求の範囲】
  1. 行列状に配置されたキースイッチ群の一端を複数の行線
    に接続し、隣り合った行線には隣り合ったタイミング信
    号を導入してキースイッチ群の他端に接続されている複
    数の列線からタイミング信号を取り出す様に構成すると
    共に、上記列線間の論理和な取る論理和回路と、該回路
    の出力を直接一方の入力とし、遅延回路を介した上記回
    路の出力を他方の人力とする論理積回路を設けてなるキ
    ーの２重打ち検出回路。
JP1974103081U 1974-08-27 1974-08-27 キ−ノ ２ ジユウウチケンシユツカイロ Expired JPS5812252Y2 (ja)

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JPS5130431U JPS5130431U (ja) 1976-03-05
JPS5812252Y2 true JPS5812252Y2 (ja) 1983-03-09

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS48103235A (ja) * 1972-04-11 1973-12-25

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4961416U (ja) * 1972-09-07 1974-05-30

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS48103235A (ja) * 1972-04-11 1973-12-25

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