JPS58121833A - アツプ／ダウンカウンタ - Google Patents
アツプ／ダウンカウンタInfo
- Publication number
- JPS58121833A JPS58121833A JP470382A JP470382A JPS58121833A JP S58121833 A JPS58121833 A JP S58121833A JP 470382 A JP470382 A JP 470382A JP 470382 A JP470382 A JP 470382A JP S58121833 A JPS58121833 A JP S58121833A
- Authority
- JP
- Japan
- Prior art keywords
- section
- register
- rom
- data
- count
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/02—Input circuits
Landscapes
- Manipulation Of Pulses (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分針
本発明はア、ｆカウンタとして、またダウンカウンタと
して使用できるアヅデ／ダウンカウンタに関する。
して使用できるアヅデ／ダウンカウンタに関する。
発明の技術的背景及びその問題点
従来のア、デ／ダウンカクンタは、１ピツトシフトレジ
スタのカスケード接続回路と、該回路の中間に介挿され
る論理ダート回路とからなるものであり九。しかしなが
らこのものにあっては、論理ダート回路の構成が複雑で
、パターンレイアウト４困難であり、また回路と回路を
分離して設けることが困難で、まとめて１個所に設けな
ければならない丸め、ノ平ターン設計のマージンが乏し
いものであった。
スタのカスケード接続回路と、該回路の中間に介挿され
る論理ダート回路とからなるものであり九。しかしなが
らこのものにあっては、論理ダート回路の構成が複雑で
、パターンレイアウト４困難であり、また回路と回路を
分離して設けることが困難で、まとめて１個所に設けな
ければならない丸め、ノ平ターン設計のマージンが乏し
いものであった。
発明の目的
そこで本発明の目的とするところは、レジスタ部と該レ
ジスタ部のデータをア、デ／ダウンカウントして帰還す
るＲＯＭ部とを設けることによシ、前記従来の問題点を
一掃し得るア、７Ｑ／ダウンカウンタを提供することに
ある。
ジスタ部のデータをア、デ／ダウンカウントして帰還す
るＲＯＭ部とを設けることによシ、前記従来の問題点を
一掃し得るア、７Ｑ／ダウンカウンタを提供することに
ある。
発明の概要
上記目的を達成するために、データ遅延回路を２個以上
そなえたレジスタ部と、該レジスタ部の出力を入力とし
てカウントア、ゾ・データまたはカウントダウン・デー
タを前記レジスタ部に帰還するＲＯＭ部とを設け、前記
レジスタ部に記憶したデータを前記ＲＯＭ部を介してデ
ータをカウントア、！また社カウントダウンすることに
より、これらいずれのカラ／りとしても使用できるよう
にした亀のである。
そなえたレジスタ部と、該レジスタ部の出力を入力とし
てカウントア、ゾ・データまたはカウントダウン・デー
タを前記レジスタ部に帰還するＲＯＭ部とを設け、前記
レジスタ部に記憶したデータを前記ＲＯＭ部を介してデ
ータをカウントア、！また社カウントダウンすることに
より、これらいずれのカラ／りとしても使用できるよう
にした亀のである。
発明の実施例
以下図面を参照して本発明の一実施例を説明する。第１
図において、１は１ピツトシフトレノスタ２〜４をそな
え九レジスタ部、５はＰチャネル部６、Ｎチャネルｍｙ
、これらトランジスタのＰ−）駆動を行なうインノ青−
夕８〜１１をそなえたコントロールｆ−）部（ＲＯＭつ
ま夛Ｒ＠ａｄ ０ｎｌｙ Ｍ＠ｍｏｒｙ ）である。イ
ンバータ１２゜１３はクロ、り信号ＱＩＴをつくる。
図において、１は１ピツトシフトレノスタ２〜４をそな
え九レジスタ部、５はＰチャネル部６、Ｎチャネルｍｙ
、これらトランジスタのＰ−）駆動を行なうインノ青−
夕８〜１１をそなえたコントロールｆ−）部（ＲＯＭつ
ま夛Ｒ＠ａｄ ０ｎｌｙ Ｍ＠ｍｏｒｙ ）である。イ
ンバータ１２゜１３はクロ、り信号ＱＩＴをつくる。
第１図は７進のア、デ／ダウンカウンタを構成し、以下
アツ！カウント動作から説明する。
アツ！カウント動作から説明する。
、 第２図の動作タイ２ング波形図にも示される
如（１０Ｍ部５に、アワデカクン卜するための切シ替え
信号Ｕ／Ｄの１Ｈ”（高レベル）を入力する。
如（１０Ｍ部５に、アワデカクン卜するための切シ替え
信号Ｕ／Ｄの１Ｈ”（高レベル）を入力する。
次にレジスタ部１に入るリセット信号Ｒｔ−″Ｈ＃にし
てレジスタ２〜４の出ｉＱｔ〜Ｑｉを”Ｌ“（低レベル
）にする。この場合、カウント動作に必要なレジスタの
クロ、りφは′″Ｌ”である。
てレジスタ２〜４の出ｉＱｔ〜Ｑｉを”Ｌ“（低レベル
）にする。この場合、カウント動作に必要なレジスタの
クロ、りφは′″Ｌ”である。
上記レジスタ出力はＲＯＭ部５０入力であり、この入力
を受けた１０Ｍ部５のトランジスタの状態は、データＤ
１系の１系統のＰチャネル型トランジスタは全てオン状
態、データＤ１系の所要Ｎチャネルトランジスタは全て
オフ状態となり、他のデータＤ、、Ｄ４系のトランジス
タは上記Ｄｌ系と同様の動作をせず、従ってデータＤ１
＝” Ｈ＃、Ｄ＊ ＝” Ｌ ’ ｒ ０４ ＝’ Ｌ
’となる。
を受けた１０Ｍ部５のトランジスタの状態は、データＤ
１系の１系統のＰチャネル型トランジスタは全てオン状
態、データＤ１系の所要Ｎチャネルトランジスタは全て
オフ状態となり、他のデータＤ、、Ｄ４系のトランジス
タは上記Ｄｌ系と同様の動作をせず、従ってデータＤ１
＝” Ｈ＃、Ｄ＊ ＝” Ｌ ’ ｒ ０４ ＝’ Ｌ
’となる。
次に上記データＤ１〜Ｄ４がレジスタ部１に移シ、レジ
スタ部１のクロ、りφが″Ｌ”であるから、上記データ
はし！スタ部１で記憶状轢となる。そしてり四、りφが
＠Ｈ”で出力Ｑ１〜Ｑ４にＱ 、 ＝＝ ＠ ｉ（＃
、 Ｑ言＝＠Ｌ” 、Ｑ４＝″″Ｌ”が出力される。
スタ部１のクロ、りφが″Ｌ”であるから、上記データ
はし！スタ部１で記憶状轢となる。そしてり四、りφが
＠Ｈ”で出力Ｑ１〜Ｑ４にＱ 、 ＝＝ ＠ ｉ（＃
、 Ｑ言＝＠Ｌ” 、Ｑ４＝″″Ｌ”が出力される。
このときトランジスタの状態を見ると、データＤｆ系の
Ｐチャネル型トランジスタのいずれか１系統がオン状態
とな’）、Ｄｓ系のＮチャネル型トランジスタが全部オ
フ状態となるからＤｌ ＝” Ｈ’ 、 Ｄ Ｈａ
Ｄｄ系はいずれかのＮチャネル型トランジスタがオンす
るから、Ｄｌ−Ｄ 、 ＝ＩＩ Ｌ ＃ となる、つｔ
ＤＱｔ＝″″ｌ、 Ｉｌｌ 。
Ｐチャネル型トランジスタのいずれか１系統がオン状態
とな’）、Ｄｓ系のＮチャネル型トランジスタが全部オ
フ状態となるからＤｌ ＝” Ｈ’ 、 Ｄ Ｈａ
Ｄｄ系はいずれかのＮチャネル型トランジスタがオンす
るから、Ｄｌ−Ｄ 、 ＝ＩＩ Ｌ ＃ となる、つｔ
ＤＱｔ＝″″ｌ、 Ｉｌｌ 。
Ｑｍ ＝”Ｌ” Ｑｍ−１Ｌ”のときＤｌｍ−Ｈ”。
Ｄ、＝−Ｌ’ 、Ｄ４ ＝−Ｌ” とｎｂ、Ｑ、＝
１１１”、Ｑ雪＝＠ Ｌ ＃ 、 Ｑｍ−” １．”
のときｏｉ ＝″Ｌ ＝ ＋ ＤＨ”＠Ｈ” ｅ Ｄ
４ ＝’ Ｌ”となる。以下同様にり、ｘ−１，”
、Ｄ雪＝″″Ｈ”。
１１１”、Ｑ雪＝＠ Ｌ ＃ 、 Ｑｍ−” １．”
のときｏｉ ＝″Ｌ ＝ ＋ ＤＨ”＠Ｈ” ｅ Ｄ
４ ＝’ Ｌ”となる。以下同様にり、ｘ−１，”
、Ｄ雪＝″″Ｈ”。
Ｄ４ ＝”Ｌ” ならば、φ＝＠Ｌ”でレジスタ２〜４
に記憶され、φ＝“Ｈ”でＱ 、 ＝＝ ＠ Ｌ ｊｌ
。
に記憶され、φ＝“Ｈ”でＱ 、 ＝＝ ＠ Ｌ ｊｌ
。
Ｑｍ＝″″Ｈ” 、Ｑ、＝ｇ＠ｌ、”が出力される。つ
まりこのア１．！カウント動作は、レジスタのＱ１〜Ｑ
４の内容をＲＯＭ部で受け、次のア、！カウント動作す
るための信号をデータ信号Ｄ１〜Ｄ４として出力し、ク
ロ、りφが＠Ｌ“でレジスタ部１に保持し、クロ、りφ
＝”Ｈ”でＱＩ−Ｑａに出力する。最後にＱｔ ＝″″
Ｌ ＩＴ 。
まりこのア１．！カウント動作は、レジスタのＱ１〜Ｑ
４の内容をＲＯＭ部で受け、次のア、！カウント動作す
るための信号をデータ信号Ｄ１〜Ｄ４として出力し、ク
ロ、りφが＠Ｌ“でレジスタ部１に保持し、クロ、りφ
＝”Ｈ”でＱＩ−Ｑａに出力する。最後にＱｔ ＝″″
Ｌ ＩＴ 。
Ｑ、＝“Ｈ” 、Ｑ４ｘ＠■”が出力されると、ＤＩ＝
＠Ｌ” ＃Ｄ意＝’Ｌ” １） ４＝ １１ Ｌ ｗと
なり、φ＝−）（”でＱｔ ＝″″Ｌ” 、Ｑ３＝″Ｌ
″。
＠Ｌ” ＃Ｄ意＝’Ｌ” １） ４＝ １１ Ｌ ｗと
なり、φ＝−）（”でＱｔ ＝″″Ｌ” 、Ｑ３＝″Ｌ
″。
Ｑａ”″Ｌ”が出力され、従ってこの動作を繰）返し行
なえば、クロ、りφに同期した７進のア、デカウンタが
構成できるものである。
なえば、クロ、りφに同期した７進のア、デカウンタが
構成できるものである。
次に第１図によるダウンカウント動作を説明する。まず
１０Ｍ部５にダウンカウントさせるための切す替え信号
Ｕ／Ｄを＠Ｌ”にする。そしてレジスタ部１に入るリセ
ット信号Ｒを″Ｈ″としてリセットをかけ、レジスタ出
力Ｑｔ 、Ｑｓ。
１０Ｍ部５にダウンカウントさせるための切す替え信号
Ｕ／Ｄを＠Ｌ”にする。そしてレジスタ部１に入るリセ
ット信号Ｒを″Ｈ″としてリセットをかけ、レジスタ出
力Ｑｔ 、Ｑｓ。
Ｑｍを全て１Ｌ＃ とする。このときレジスタのクロ、
りｉは１Ｌ”である。レジスタＱ １＝： ＠ Ｌ Ｉ
ＩＱｓ ”＠Ｌ” ＃ Ｑｍ ＝″″Ｌ”はＲＯＭ部
５０入力信号であシ、この信号を受けた１０Ｍ部５のト
ランジスタ動作は、データＤ Ｍ ｍ Ｄ Ｊ系の両
系統のＰチャネル型トランジスタが全てオン状態、Ｄ、
ＩＤ４系の全Ｎチャネルトランジスタがオフ状態となり
、Ｄ重系統はＮチャネル型トランジスタがオンするから
、Ｄ、＝’Ｌ” 、Ｄ、＝＠Ｈ” 、Ｄ４＝“Ｈ＃
となる、この内容がクロ、りφ＝’Ｌ”でレジスタ２〜
４に保持され、φ＝″″Ｈ＃でＱ１＝″″Ｌ’ ａ
Ｑｓ ＝＠Ｈ” Ｑ４＝１ｆ（″が出力される。
りｉは１Ｌ”である。レジスタＱ １＝： ＠ Ｌ Ｉ
ＩＱｓ ”＠Ｌ” ＃ Ｑｍ ＝″″Ｌ”はＲＯＭ部
５０入力信号であシ、この信号を受けた１０Ｍ部５のト
ランジスタ動作は、データＤ Ｍ ｍ Ｄ Ｊ系の両
系統のＰチャネル型トランジスタが全てオン状態、Ｄ、
ＩＤ４系の全Ｎチャネルトランジスタがオフ状態となり
、Ｄ重系統はＮチャネル型トランジスタがオンするから
、Ｄ、＝’Ｌ” 、Ｄ、＝＠Ｈ” 、Ｄ４＝“Ｈ＃
となる、この内容がクロ、りφ＝’Ｌ”でレジスタ２〜
４に保持され、φ＝″″Ｈ＃でＱ１＝″″Ｌ’ ａ
Ｑｓ ＝＠Ｈ” Ｑ４＝１ｆ（″が出力される。
次にこの出力内容がＲＯＭ ＠ ｊに入力されると、Ｄ
Ｂ、Ｄ４系のＰチャネル型トランジスタが、両系統とも
に全てオン状態となシ、ｎ、系のＮチャネル型トランジ
スタがオンするからＤ１＝“■（″ 、Ｄ、＝″Ｌ’
、Ｄａ＝ｘ″″Ｈ“ となる。
Ｂ、Ｄ４系のＰチャネル型トランジスタが、両系統とも
に全てオン状態となシ、ｎ、系のＮチャネル型トランジ
スタがオンするからＤ１＝“■（″ 、Ｄ、＝″Ｌ’
、Ｄａ＝ｘ″″Ｈ“ となる。
このデータがφ＝ＩＰの時点で、Ｑｔ−″Ｈ１゜Ｑ、＝
＝ｘ″″Ｌ“ 、Ｑ４ ｍ＠Ｈ” として出力され、１
０Ｍ部５へのｅ−）入力となる。その信号を受けてＲＯ
Ｍ部の出力Ｄ１〜Ｄ４は次のカウント内容ＤＩ＝−Ｌ”
、Ｄ寓 ｘ＠ｌ、’ 、 ｌ）４ ｘ＝”ｌ（
”を出力する。以下同様にレジスタ部出力Ｑ１〜Ｑ４が
Ｑｔ ＝＠Ｌ ’ ＋ Ｑ雪＝′″Ｌ”Ｑ４＝＝ｘ＠
ｌ、”となれば最初と同じ状態となり、再びダウンカウ
ントが行なわれる。
＝ｘ″″Ｌ“ 、Ｑ４ ｍ＠Ｈ” として出力され、１
０Ｍ部５へのｅ−）入力となる。その信号を受けてＲＯ
Ｍ部の出力Ｄ１〜Ｄ４は次のカウント内容ＤＩ＝−Ｌ”
、Ｄ寓 ｘ＠ｌ、’ 、 ｌ）４ ｘ＝”ｌ（
”を出力する。以下同様にレジスタ部出力Ｑ１〜Ｑ４が
Ｑｔ ＝＠Ｌ ’ ＋ Ｑ雪＝′″Ｌ”Ｑ４＝＝ｘ＠
ｌ、”となれば最初と同じ状態となり、再びダウンカウ
ントが行なわれる。
このような動作をする７進のア、ｆ／ダウンカウンタは
、クロ、りφに同期しこかっ１０Ｍ部５の切ヤ替え信号
Ｕ／Ｄで動作のモード設定を行なうもので、下記の表１
にア、ゾカウント時の真理値表を、表２にダウンカウン
ト時の真理値表を示した。
、クロ、りφに同期しこかっ１０Ｍ部５の切ヤ替え信号
Ｕ／Ｄで動作のモード設定を行なうもので、下記の表１
にア、ゾカウント時の真理値表を、表２にダウンカウン
ト時の真理値表を示した。
表 １
表 ２
＠３図は本発明の他の実施例である。これは、前記ＲＯ
Ｍ部よシキャリー信号を出力するためにＭｏＳトランノ
スタを追加し、ＤＣ出力を有したもので、このＤＣを入
力信号とするラリチ回路２１はその４端子とクロ、りｉ
とのノア回路２２で、カウンタがカウント内容ノしたら
“Ｈ”レベルとなるキャリー信号Ｃムを出力するように
したものである。このようにすると、アヴデ／ダウンカ
ウンタ回路を電子時計、電卓などのカウンタ回路に使用
し九場合に桁上げ信号として１史用できるものである。
Ｍ部よシキャリー信号を出力するためにＭｏＳトランノ
スタを追加し、ＤＣ出力を有したもので、このＤＣを入
力信号とするラリチ回路２１はその４端子とクロ、りｉ
とのノア回路２２で、カウンタがカウント内容ノしたら
“Ｈ”レベルとなるキャリー信号Ｃムを出力するように
したものである。このようにすると、アヴデ／ダウンカ
ウンタ回路を電子時計、電卓などのカウンタ回路に使用
し九場合に桁上げ信号として１史用できるものである。
このカウンタのタイミング波形図は第４図に示され、ア
、デカウント及びダウンカウント動作は前記表１９表２
と同じである。
、デカウント及びダウンカウント動作は前記表１９表２
と同じである。
発明の詳細
な説明した如く本発明によれば、レジスタ部とＲＯＭ部
よりなるものであるから、レジスタ部とＲＯＭ部を簡単
に分離配置でき、かつノターンのレイアウトも容易で、
配線も簡単で集積度も向上する。またキャリー用のｒ−
）回路を設ければ、時計、電卓尋のカウンタに使用でき
るし、またデータ遅延回路を増やし、ＲＯＭ構成を変え
れば、所望のｎ進ア、ｆ／ダウンカウンタが提供できる
ものである。
よりなるものであるから、レジスタ部とＲＯＭ部を簡単
に分離配置でき、かつノターンのレイアウトも容易で、
配線も簡単で集積度も向上する。またキャリー用のｒ−
）回路を設ければ、時計、電卓尋のカウンタに使用でき
るし、またデータ遅延回路を増やし、ＲＯＭ構成を変え
れば、所望のｎ進ア、ｆ／ダウンカウンタが提供できる
ものである。
！１図は本発明の一実施例を示す回路構成図、第２図は
同構成の動作を示すタイずング波形図、第３図は本発明
の他の実施例を示す回路構成図、第４図は同構成の動作
を示すタイミング波形図である。 １・・・レジスタ部、２〜４・・・データ遅延回路、５
・−ＲＯＭ部、６・・・Ｐチャネル部、７・・・Ｎチャ
ネル部、８〜１１，１２．１３・・・インバータ。
同構成の動作を示すタイずング波形図、第３図は本発明
の他の実施例を示す回路構成図、第４図は同構成の動作
を示すタイミング波形図である。 １・・・レジスタ部、２〜４・・・データ遅延回路、５
・−ＲＯＭ部、６・・・Ｐチャネル部、７・・・Ｎチャ
ネル部、８〜１１，１２．１３・・・インバータ。
Claims (2)
- （１） ７’−夕遅延回路を２個以上そなえたレジス
タ部と、該レジスタ部の出力を入力としてア、！カウン
ト句データまたはダウンカウント・データを前記レジス
タ部に帰還するＲＯＭ部と、該ＲＯＭ部のア、デ／ダク
ンカウントのモード切り替えを行なう手段とを真備した
ことを特徴とするア、グ／ダウンカウンタ。 - （２）゛ 前記データ遅延回路は相補ＭＯＳ型であシ、
前記ＲＯＭ部も相補ＭＯＳ聾である特許請求の範囲第１
項に記載のア、グ／ダクンカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP470382A JPS58121833A (ja) | 1982-01-14 | 1982-01-14 | アツプ／ダウンカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP470382A JPS58121833A (ja) | 1982-01-14 | 1982-01-14 | アツプ／ダウンカウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58121833A true JPS58121833A (ja) | 1983-07-20 |
| JPH0373178B2 JPH0373178B2 (ja) | 1991-11-21 |
Family
ID=11591234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP470382A Granted JPS58121833A (ja) | 1982-01-14 | 1982-01-14 | アツプ／ダウンカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58121833A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5437675A (en) * | 1977-08-31 | 1979-03-20 | Toshiba Corp | Pulse count circuit |
| JPS5450376A (en) * | 1977-09-27 | 1979-04-20 | Sharp Corp | Signal counter |
| JPS5690628A (en) * | 1979-12-24 | 1981-07-22 | Mitsubishi Electric Corp | Pulse input converter |
-
1982
- 1982-01-14 JP JP470382A patent/JPS58121833A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5437675A (en) * | 1977-08-31 | 1979-03-20 | Toshiba Corp | Pulse count circuit |
| JPS5450376A (en) * | 1977-09-27 | 1979-04-20 | Sharp Corp | Signal counter |
| JPS5690628A (en) * | 1979-12-24 | 1981-07-22 | Mitsubishi Electric Corp | Pulse input converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0373178B2 (ja) | 1991-11-21 |
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