JPS58119674A - シヨツトキ−バリアゲ−ト電界効果トランジスタ - Google Patents

シヨツトキ−バリアゲ−ト電界効果トランジスタ

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Publication number
JPS58119674A
JPS58119674A JP172582A JP172582A JPS58119674A JP S58119674 A JPS58119674 A JP S58119674A JP 172582 A JP172582 A JP 172582A JP 172582 A JP172582 A JP 172582A JP S58119674 A JPS58119674 A JP S58119674A
Authority
JP
Japan
Prior art keywords
thin layer
semiconductor thin
semiconductor
gate
gate electrode
Prior art date
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Pending
Application number
JP172582A
Other languages
English (en)
Inventor
Masao Uchida
正夫 内田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
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Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP172582A priority Critical patent/JPS58119674A/ja
Publication of JPS58119674A publication Critical patent/JPS58119674A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はショットキーバリアゲート電界効果トランジス
タのゲート電極接合容量の低減に関するものである。
超高周波、超高速で動作するショットキーバリアゲート
電界効果トランジスタ（以下単にＦＥＴと略称する）の
ゲート電極接合容量は素子性能上重要な要因の一つであ
り、その低減か必要である。・第１図は従来のＦＥＴの
基本構成を示す能動部　・の模式的な断面図である。図
において、１は半絶縁性半導体基板、２はｎ形半導体薄
層、３はソース電極、４はドレイン電極、５はゲート電
極、６はビルトイン電圧による空乏層、７はチャネルで
ある。
上記従来のＦＥＴにおいては、ゲート電極接合容量を低
減するために、ゲート長１μｍ以下のサブミクロン寸法
のゲート電極５か微細加工技術により形成される。しか
しながら、ゲート電極形成の基本技術であるホトリソグ
ラフィにおいてサブミクロン加工は、高価な装置と高度
の技術を要し必ずしも容易ではない。また、ゲート長短
縮に伴うゲートメタル抵抗の増大も素子性ｒｆ低下する
。
ものであり、ゲート容量と共にゲートメタル抵抗。
の低減をはかる必要が生ずる。
本発明は、これらの問題点を解決するためになされたも
ので、ゲート電極の制御機能を損なうことなくゲート容
量を低減し、素子性能を向上させたＦＥＩ”を１是イ共
するものである。
以下、本発明を実施例によって詳細に説明するＪ第２図
は本発明のＦＥＴの基本・構成を示す能動ｉ、＋＋の模
式的な断面図である。図において、前出の、　ものと同
一符号は同一または均等部分を示すものとする。２はチ
ャネルを形成すべきｎ形半導体薄層（弔１の半導体薄層
）、８゛は上記第１の半導体１ｉ１１　ｌ−より低キャ
リヤ濃度のｎ形半導体薄層（第２の半導体薄層）である
。本発明の特徴はこの第２の半導体薄層を設け、かつそ
の厚さをゲート電極５のショットキーバリア形成時のビ
ルトイン電圧による空乏層６の厚さとすることにある。
このよ、うにＪ　ｉ７することにより、チャネルに対す
るゲート電極の副部機能を損なうことな（、ゲート容量
ヲ第］図に示した従来構造より低減し、素子性能を向上
することかできる。
次に、本発明のＦＥＴの具体的構成例と製造方策３図（
ａ）〜（ｄｌは本発明のＦＥＴの製作工程順に示した能
動細断面図である。図面の順番に対応させて工程を説明
する。
（ａ）：半絶縁性半導体基板１に半絶縁性Ｇａ−Ａｓ基
板を用い、その基板上に第１の半導体薄層２としてキャ
リヤ濃度２　ｘ　１０”７ｃｍ、厚さ１ｓｏｏＡのｎ形
Ｇａ　Ａｓ薄層を、更にその上に第２の半導体ｉｎ　＋
ｔ４８としてキャリヤ４度ｌ×１０１６／ｃ７Ｉ？、厚
さ３０００Ａのｎ形ＧａＡｓ薄層を連続してエピタキシ
ャル成長する。
（ｂ）：通盾のホトエツチングにより、ソース電極及び
ドレイン電極を形成すべき部分の第２の半導体薄層８を
エッチ除去する。
（Ｃ）：露出した第１の半導体薄層（ｎ形ＧａＡｓ薄層
）２上に既知の方法によりＡｕ／Ｇｅ／Ｎｉを蒸着、熱
処理をしてオーム性接触をもったソース電極３及びドレ
イン電極４を形成する。
（ｄ）：ソース電極３とドレイン電極４間の第２の半導
体薄層（ｎ形Ｇａ　Ａｓ薄層）８上にホトレジストを用
いたリフトオフ加工により、Ｔｉ／Ａｕよりな−るゲー
ト屯極５を形成して主な製作工程を終了する。
なお、に記（ａ）の工程における半絶縁性半導体基板上
に第１及び第２の半導体薄層を形成する方法は、気相又
は液相エピタキシャル成長９分子線工゛ピタキシャル成
長及びイオン注入において注入時あ加速電圧とドーズ量
を調整した多段注入など、いずれの方法でもよい。
また、本発明の構成はソース、ドレイン間の直列抵抗を
低減するために、ゲート領域以外の結晶部分をイオン注
入等により高キャリヤ濃度化することを妨げるものでは
ない。
以」ユ説明したように、本発明のＦＥＴの構成によれば
、ゲート接合容量は第１図に示した従来型と比較して同
一ゲート面積（ゲート長×ゲート幅）。
において約１／＋（空乏層の厚さで比較）となり、従来
型におけるゲート長を約Ａ短縮したものと同様の効果を
持つ。従って、同一接合容量であればゲートメタル抵抗
は同一メタル厚さとして約％となる。この効果は第２の
半導体薄層８のキャリヤ濃。
一度を更に下げ、チャネルとの濃度差を大にすることに
より更に増大する。
また、本発明の構成による他の効果は、従来型のソース
、ゲート間及びゲート、ドレイン間の結・凸表面で生ず
る表面空乏層のチャネルに及ぼす影響（直列抵抗の増大
）を防止する利点を有する。
さらにまた、ゲートバイアス電圧の変化による接合容量
の変動が小さいため、マツチングに対しても有利となる
。
【図面の簡単な説明】
第１図は従来のＦＥＴの基本構成を示す能動部の模式的
な断面図、第２図は本発明のＦＥＴの基本構成を示す能
動部の模式的な断面図、第３図ｔａｌ〜（ｄｌは本発明
のＦＥＴの製作工程順に示した能動。 細断面図である。 １・・・半絶縁性半導体基板 ２・・・ｎ形半導体薄層（第１の半導体薄層）３・・・
ソース電極 ４・・・ドレイン電極 ５・・・ゲート電極 ６・・・ヒルトイン電圧による空乏層 ７・・・チ〜、ネル ８・・・ＩＩ形半導体薄層（第２の半導体薄層）。 特許出願人　日本電信電話公社 代理人弁理士　中村純之助 、ＩＰｌ　図 ４−２図 弓

Claims (1)

  1. 【特許請求の範囲】 半絶縁性半導体基板と、該半導体基板上に設けたチャネ
    ルを形成すべき第１の半導体薄層と、該第１の半導体薄
    層上に設けられ該第１の半導体と同一の導電形でキャリ
    ヤ濃度か該第１の半導体より。 低くかつ半導体と金属の接触で生ずるビルトイン電圧に
    よる空乏層厚さに相当する厚さを有する第２の半導体薄
    層を備え、上記第１の半導体薄層にソース及びドレイン
    電極を、上記第２の半導体薄ｒ４の表面にゲート電極を
    設けて構成したことを特。 徴とするショットキーバリアゲート電界効果トランジス
    タ。
JP172582A 1982-01-11 1982-01-11 シヨツトキ−バリアゲ−ト電界効果トランジスタ Pending JPS58119674A (ja)

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JP172582A JPS58119674A (ja) 1982-01-11 1982-01-11 シヨツトキ−バリアゲ−ト電界効果トランジスタ

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JPS58119674A true JPS58119674A (ja) 1983-07-16

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JP172582A Pending JPS58119674A (ja) 1982-01-11 1982-01-11 シヨツトキ−バリアゲ−ト電界効果トランジスタ

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5457969A (en) * 1977-10-18 1979-05-10 Sony Corp Electric field effect transistor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5457969A (en) * 1977-10-18 1979-05-10 Sony Corp Electric field effect transistor

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