JPS58114155A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の分野） 本発明は、それぞれ１つの自立プロセッサユニット、た
とえば中央処理装置および入出力装置を接続するため一
連のボートを備えた中央の主メモリを有するデータ処理
装置に関する。このようなデータ処理装置はたとえば”
　ＥｌθｋｔｒｏｎｉｓｃｈｅＲｅｃｈｅｎａｎ１．ａ
ｇｅｎ　”　第１１巻（１９６９年）第３号、第１５１
〜１６１頁および第２３巻（１９８１年）第３号、第１
０７〜１１５頁から多重プロセッサ装置用として知られ
ている。このようなデータ処理装置では、たとえば後で
自立プロセッサとしての入出力装置を追加接続するにあ
たり、主メモリに最初に設けられているボートの数では
ボート数が不足になる可能性がある。他方、後になって
も使用しないかもしれない余分な数のボートを最初から
用意しておくのは得策でない。

（発明の概要） 従って本発明の目的は、単一のボートへの複数個のプロ
セッサの接続を可能にするデータ処理装置を提供するこ
とである。この目的は１本発明によれば、特許請求の範
囲第１項記載のデータ処理装置によシ達成される。本発
明によるデータ処理装置では、同種のインタフェース制
御部を備えた複数個のプロセッサを直列に接続すること
かで＊、連鎖インタフェースはボートインタフェースと
ほぼ一致しておシ、また個々のインタフェース部の相互
に関係し合いかつインタフェース導線中の選択通過制御
部と連係する動作によシボートインタフエースの変更を
必！’させずかつアドレスにより制御される上位のアク
セス装置を必要とせずに連鎖回路のプロセッサがあたか
も単一のプロセッサしかボートに接続されていないかの
ように取扱われ得る。

本発明によるプロセッサの連鎖回路るたとえばドイツ連
邦共和ｌ特許第２８４８００２号明細書に記載されてい
るような連鎖回路とは下記の点で根本的に相違する。す
べての公知の連鎖回路は。

ボートとそれぞれのプロセッサとの間の接続構成のため
に上位制御部の８ｊｌ々の選択導線および選択機構によ
シ１つまたは他の形態で作動する。それに対して、本発
明の連鎖回路では、正常なメモリトラフィックの展開の
ためにメモリのボートと連鎖回路の個々のプロセッサと
の間に選択導線を必要とせず、またすべての連鎖プロセ
ッサが同種に構成されているので、連鎖回路が必要に応
じて回路モジュールの追加によシ拡張され得る。

本発明の実施態様はその他の特許請求の範囲にあげられ
ている。これらは特に、メモリ動作の開始のためのプロ
セッサの１つとボートとの間の接続形成の経過と、個々
のインタフェース制御部内で選択通過制御のために有利
な仕方で利用される現存のインタフェース信号を利用し
てメモリからプロセッサへ読出しデータを伝達するため
の（上記接続形成とは無関係の）接続形成の経過とに関
する。別の特許請求の範囲は、ボートのＬＯＣＫ動作の
際のロック制御の場合、または書込みエラー信号が接続
解除前に適時に検出され得ないときの臀込みエラー信号
の再伝送の場合のように特殊な場合に関する。

（実施例の説明） 以下、図面によシ本発明の実施例を詳細に説明する。

第１図には、’１ｌｅｋｔｒｏｎｉｓｃｈｅ　Ｒｅｃｈ
ｅｎａｎｌ、ａ−ｇｅｎ　”第１１巻（１９６９年）第
３号、第１５２頁の第２図にならって、自立プロセッサ
接続用の複数個のポートＰＯＲＴＩないしＰＯＲＴｘを
備えた中央の主メモリＰＭ８を有するデータ処理装置の
構成が示されている。□ボー）ＦＯＲＴＩには中央処理
装置ＣＰ１７が、ｔたボートＰＯＲＴｘには単一の入出
力装置工ＯＰのかわりに本発明により複数個の入出力装
置ｌ０ＰＱないしｌ０Ｐ２の連鎖回路が接続されている
。連＃回路のこれらの入出力装置はすべて自立プロセッ
サであシ、たとえばドイツ連邦共和国特許出願公告第２
８４５２１８号公報に記載されているように構成されて
＾てよい。個々の入出力装置工ｏｐｏないし工ｏｐ２に
はチャネル制御部Ｃ１Ｈ１ないしＣＨｎを介して周辺装
置（図示せず）が接続されている。

個々の入出力装置工ｏ、ｐｏないしｌ０Ｐ２の連鎖接続
は入出力装置に個々に付属している同種のインタフェー
ス制御部ＤＳＹを介して行なわれる。

これらのインタフェース制御部ＤＳＹは各入出力装置に
対して設けられ工いるインタフェース接続部の監視およ
び制御を行なう。個々の入出力装置工ＯＰＯないし工Ｏ
Ｐ２の間はインタフェースＳＳＤを介して接続されてお
シ、他方入出力装置ｚｏｐｏと主メモリＰＭ８のＦＯＲ
Ｔｘとの間はすべてのポート接続に対して等し臂インタ
フェースｓｓＩを介して接続されている。さらに、中央
処理装置ｃｐυと個々の入出力装置ｘｏｐｏないしｌ０
Ｐ２の間は内部インタフェースｓｓｌを介して接続され
ている。個々のチャネル制御部ＣＨＩないしＣＨｎへの
個々の周辺装置の接続はインタフェース５ＳＩＩｌｔ−
介して行なわれている。

個々の入出力装置工ｏｐに対するインタフェース接続は
第２図にグループにまとめて示されている。（７タフエ
ース接続は２つのグループにわけられ、第２図の上部に
示されているインタフェース接続は同時にポートインタ
フェースｓｓｌの構成部分であり、第２図の下部に示さ
れているインタフェース接続は連鎖制御用としてのみ必
要であり、従って連鎖回路の内部でしか必要上されない
。

ポートのインタフェース導線に３つの追加的なインタフ
ェース導線が設けられており、そのうち導線ＴＥＲＭは
連鎖制御用として無条件に必要であり、他の２つの導＠
ＬＯＣＫＲＥＱおよびＤＡＹＬＯＣ！にはボートがＬＯ
ＣＫ動作を行なう場合に限って必要である。他の２つの
導線束Ｍ、　ＲＫＱＵＩＤおよびＰ、ＲＫＱＵＩＤは、
ボートインタフェースｓｓｌが既存でないときにのみ追
加的に必要である。第２図の上部のそれ以外の導線束、
すなわち主メモリＦＭＳからのデータ用のＭ、ＤＡＴＡ
、入出カプロセッサから主メモリへのデータ用のＰ。

ＤＡＴＡ、　　メモリ信号用のＭ、８ＩＧおよびプロセ
ッサ信号用のＰ、ＳＩＧは通常各１つのメモリインク７
エースの構成部分である。個々のインタフェース導線ま
たはインタフェース導線束のＭａｉｌ接続の部分的に相
違する参照符号は、到来するデータまたは信号が場合に
よっては変更されて再伝送されることを示すものである
。

第３図には、入出力装置ｌ０ＰＯないしｌ０Ｐ２の各々
に設けられているインタフェース制御部ＤＳＹの概要が
示されている。連鎖回路の制御用の主要なインタフェー
ス接続が第２図に示されているインタフェース導線のグ
ループと同一のグループにわけて示されている。インタ
フェース制御部ＤＳＹの内部の制御経過を支配するのは
、第３図の下部に単にボックスで示されている監視およ
び割当制御部ＰＯＺ−ＢＴであり、これは他方の側で接
続されている入出力プロセッサエｏｐに対するインタフ
ェース制御部工ｏｐｓｓ−ｓ’ｒと密接な共同作用をす
る。従って、第３図によるインタフェース制御ＤＳＹの
理解のために、先ずこの監視制御部ＰＯＺ−ＳＴを第４
図によシ詳細に説明する。

第４図に示されている制御部ＳＴは２つの部分。

す々わちメモリポートへの接続を形成するため生起する
リクエストを監視するための両フリップフロップＦＦＩ
およびＦＦ２と付属のアンドゲートＵ４１およびＵ４２
ならびにオアゲート０４Ｌ！ないし０４４とから成る第
１の部分と、メモリポートから送出すべきデータおよび
信号に対する伝達路を中断するためのアンドゲートＵ−
４８ないし０４６ならびにオアゲートｏ４５および０４
６から成る第２の部分とにわけられる。加えて、接続さ
れるプロセッサが連鎖回路内のそれぞれ最初のプるかを
それぞれ示す２つの制御スイッチＳ−Ｆ工ＯＰおよび５
−ＬＩＯＰが設けられている。最初のプロセッサである
ことは信号ＰＩＯＰによシ、また最後のプロセッサであ
ることは信号ＬＩ○Ｐによシ示される。

制御部ＰＯＺ　−ＳＴはそれぞれ２つのリクエスト、す
なわち固有プロセッサからそのインタフェース制御部工
０ＰＳＥ−８Ｔを介して供給されるリクエストＬＤＲ］
ＩｃＱと、連鎖回路内の後段プロセッサから発せられ信
号ＰＩ　、５ＴＲＯＩＫによシ示されるリクエストとを
監視しなければならない。後段プロセッサのリクエスト
に対してはそれぞれポートへのプロセッサデータの伝達
を先導するパリディティマークが用いられる。両リクエ
ストは完全に等価に取扱われる。すなわち、両リクエス
トの間に優先性の相違はない。従って、そのつど最初に
到来するリクエストが有効となり、トリガされ念状、態
信号によジインタフエース制御部ＤＳＹの選択通過制御
部を制御する。これらの状態信号はフリップフロップＦ
ＦＩおよびＦＦ２から導出される。その際、フリップフ
ロップＦＦＩは信号ＰＣＯＮＯによシ固有リクエストの
受領を、またフリップフロップＦＦ２は信号ＰＣ！ＯＮ
Ｉにより外部リクエストの受領を信号する。フリップ７
０ツブＦＦ、１およびＦＦ２のセット入力端の駆動は、
反転された制御入力を介して交互に阻止され得るアンド
ゲートａ４１ｔたけＵ４２を介して行なわれるので、他
方の信号入力端を介して与えられるリクエストＬＤＲＢ
ＱまたはＰｌ。５ＴＲＯＢＥはフリップフロップが再び
リセットされるまでは当面有効になり得ない。

フリップフロップｐＦｌｔたはＦＦ２のリセットは、リ
セット入力端の前に接続されているオアゲート０４２ま
九は０４４により制御されて、固有リクエストの際には
インタフェース％ｔｌＪ　８１　部工０ＰＳＳ−８Ｔか
らの信号ＲＫＳＷＲＩ！ＱＯによりまた外部リクエスト
の際には到来する１ンタフ工−ス信号Ｐ１．ＴＥＲＭに
よシ示される書込み動作の終了時に、もしくは制御部Ｐ
ＯＺ−８Ｔの第２の部分から供給される信号ＲＫＳＲＤ
ＲＫＱＯまたはＲＥＥＩＲＤＲＥＱＩに関係して読出し
動作の終了時に行なわれる。これらの信号は、すべての
読出しデータ伝達の間に主メモＩＪ　Ｐ　Ｍ　Ｓから送
られ読出しデータに対するストローブパルスを先導する
インタフェース信号Ｍ１．ＧＯによシ初めてトリガされ
る。この信号は同時に両アンドゲートＵ４３およびＵ４
５に作用し１両アンドゲートはフリップフロップ信号Ｐ
Ｃ！０ＮＯｔたけＰＣＯＮｌに関係して導通状態に制御
される。このようにして導出された状轢信号ＭＯＯＮＯ
は、主メモＩＪＰＭＳから送られて固有プロセッサに供
給されるべき読出しデータに対する接続路の終了を示し
、また他方の状態信号ＭＣ！ＯＮＩは、受信された読出
しデータが後段のプロセッサに再伝送されるべきである
ことを示す。これらの状態信号からさらにアンドゲート
Ｕ４４またはＵ４ｆｔによシ、！ｌ！出レデータ伝達を
示す制御信号Ｒ］１ｅｓＲＤＲＫＱｏおよびＲＥＳＲＤ
ＲＪｌ：Ｑｌが導出される。

これに関連して既に、連鎖回路のすべてのメモリトラフ
ィックを制御する制御部ＰＯＺ−８Ｔの特性について言
及しである。すなわち、リクエストによリセットされた
フリップフロップＦＦＩまたはＦＦ２は読出しデータ伝
達の開始によシ既にリセットされるので、読出しデータ
伝達に対して並列に既に新たなリクエストが受入れられ
得る。

それによシ、新たなメモリ動作に対して主メモリへのデ
ータおよび信号に対する接続路が、読出しデータ伝達用
に逆向きに形成された接続路がまだ存立しているならば
既に接続され得る。

第４図の下部にはさらに、メモリ動作の範囲内で連鎖回
路に対するインタフェース制御部ＤＳＹとプロセッサイ
ンタフェース制御部ｘ　ｏ　ｐ　ｓ　ｓ　−８Ｔとの間
で交換すべき信号が示されている。

ｔ４３図に戻って、以下に先ず＝様なインタフェース接
続の制御の仕方を本発明の理解に必要な範囲で一層詳細
に説明する。

主メモ！ＪＰＭＳから供給されたデータＭ、　ＤＡＴＡ
はレジスタＬ−ＲＥＧＩに与えられ、それぞれパリディ
ティマークＭＯ，５ＴＲＯＢＦ！から導出された制御パ
ルスＬＯＡＤＭＬＡと共に再伝送されるので、それらは
後段のプロセッサからインタフェース接続を介しても固
有プロセッサからも受入れられ得る。同様のことが主メ
モリＰ　Ｍ　Ｓに送るべきプロセッサデータＰＯ，ＤＡ
ＴＡにもあてはまシ、その際には再伝送のために制御パ
ルスＬＯＡＤ″ＰＬＡが対応するバリディティマークＰ
Ｏ，５ＴＲＯＢＩＩ！から導出される。そあために用い
られているレジスタＬ、−ＲＥＧ２は２種類のデータす
なわち固有プロセッサからのデータと後段プロセッサか
ら入力端Ｐ１．ＤＡＴＡを介して与えられるデータとに
より駆動されるので、レジスタＬ−ＲＥＧ２の前に、状
態信号ｐ’ｃｏｍｔに関係して一方もしくは他方のデー
タ導線束を接続するマルチプレクサＭＵＸが設けられて
いる。

主メモリ信号のうち信号ＢＵＳＹ、８ＴＲＯＢＥ％　Ｗ
ＨＡＲＤＫＲおよびＧＯの４つに対してのみインタフェ
ース接続が図示されている。これらの信号の役割は次の
とおりである。

Ｍｌ、ＢＵＯＹ：この信号によシ主メモリは、主メモリ
が現在のとこ、ろ情報を受入れ得ないことを示す。この
信号はオアゲート０３１を介してインタフェース接続Ｍ
Ｏ，ＢＴ７［Ｙを経て連鎖回路の逆向きのプロセッサに
再伝送され、その際に、既に固有プロセッサが主メモリ
との接続に努めていることを示すため１号Ｐ　Ｑ、、Ｏ
Ｎ　ｉが重畳され得る。

Ｍｌ、ＧＯ：この信号はメモリから、同時に伝達する読
出しデータに対する最初のパリディティマークの前に送
られ、すべての読出しデータ伝達が終了するまで継続す
る。この信号は、制御部ｐｏｚ−ｆｌｌＴの状態信号Ｍ
ＯＯＮＩが存在するとき、すなわち受信された主メモリ
データを後段のプロセッサに再伝送すべきときにアンド
回路、Ｕ３３を介して逆向きのインタフェース接続ＭＯ
，ＧＯに再伝送される。

Ｍｌ、５ＴＲＯＢＦ：主メモリから送られるこの信号は
評価のために同時に送られる読出しデータをレリーズす
る。この信号は、同時にアンド回路Ｕ８３が導通状態に
制御されているときに、パルス更新回路Ｒ−ＥＩＴおよ
びその後に接続されているアンドグー）Ｕ８１’ｉ介し
て逆向きのインタフェース接続ＭＯ，５ＴＲＯＢＩｎに
再伝送される。このようにして、連鎖回路の逆向きのプ
ロセッサのうちの１つがアクティブなプロセッサとして
受信器であるときに限ってパリディティマークが連鎖回
路の逆向きのプロセッサに再伝送されることが保証され
る。

Ｍｌ、ＷＨＡＲＤＥＲ：この信号は、書込み動作の際に
除去不可能なエラーが検出されているときに主メモリか
ら送られるエラー信号である。このエラー信号はバリデ
ィティ信号と同じ仕方で制御部Ｒ−８Ｔによシ更新され
、アンドゲートＵ３２を介して対応する逆向きのインタ
フェース接続ＭＯ。

ＷＨＡＲＤＥＲに再伝送される。ただし、この再伝送は
、同時にアンドゲートＵ３３が導通状態に制（財）され
ていないときに限って行なわれる。

主メモＩＪ　Ｐ　Ｍ　Ｓから送られる他のすべてのイン
タ７　ｆ−−ス信号（図示せず）はインタフェース信号
Ｍ、ＧＯと同一の仕方でアントゲ−）Ｕ３３に相邑する
アンドゲートを介して制御部ＰＯＺ−８Ｔの状態信号Ｐ
ＣＯＮＩまたはＭＯＯＮＩに関係して、これらの信号が
書込み動作中に生ずるか読出し動作中に生ずるかに応じ
て伝送される。

主メモＩＪ　Ｐ　Ｍ　Ｓに通ずるプロセッサ信号゛のう
ち、インタフェース接続ＰＯ，５ＴＲＯＢＫおよびｐｌ
。

８ＴＲＯＢＢを有しパリディティマーク導通ｆるインタ
フェース導線のみが示されている。両インタフェース接
続の接続は制御部５ＴＢ−８Ｔの制御により形成される
。５ＴＢ−ＢＴは一方では選択通過回路と１−で作動し
、固有プロセッサが連鎖回路内の最終のプロセッサ（ｉ
／に終プロセッサは制御部ＰＯＺ−ＢＴから信号ＬＩＯ
Ｐｉ／Ｃよシ示される）でないときにはインタフェース
接続Ｐ１．８ＴＲＯＢＫに到来する信号を更新して再伝
送し。

モジくは固有プロセッサのリクエストにより発せられた
パリディティ信号を再伝送する。制御部５ＴＢ−８Ｔに
ついては、後で一層詳細に説明する。

主メモリに通ずるその他のすべてのプロセッサ信号のイ
ンタフェース導線は、２種類のデータンースすなわち固
有プロセッサもしくは後段プロセッサからデータを与え
られるので、それぞれ状態信号ＰＣ！ＯＮＩおよびＰＣ
ＯＮＯＫ関係して制御される選択通過回路を介して接続
される。

これまでに記載したインタフェース接続およびそれらの
相互接続とならんで、本発明の実施のためには、連鎖回
路の前段のインタフェース制御部ＤＳＹ内の書込み動作
の終了を示すためにインタフェース接続対Ｐ１．ＴＥＲ
Ｍ／ＰＯ，ＴＦｉＲＭが必要である。このようなインタ
フェース制御部の内部で両インタフェース接続は制御部
ＴＥＲＭ−８Ｔ念介して相互に接続されている。この制
御部は同じく選択通過回路として作動し、接続Ｐ　１　
、ＴＥＲＭに到来する信号を接続し、も１−〈は制御部
ｐｏｚ−８Ｔの信号に関係して自立的に発せられた信号
を再伝送する。この制御部Ｔ］！：ＲＭ−ＳＴについて
も、後で一層詳細に説明する。

それ以外に図示されているインタフェース′接続対は、
メモＩＪ　）ラフイックのために無条件に必要なもので
はなく、追加的な制御に用いられるものである。

追加的な制御に用いられるものとして、同定マークを生
メモリに伝達するため、選択通過制御部ＩＤ−８Ｔを介
して相互に接続されているインタフェース接続ｐ１．Ｒ
ＫＱＵＩＤおよびＰ　Ｏ，ＲＫＱＵＩＤがある。上記の
同定マークは書込みエラーの生起の際にエラー信号Ｍ１
．ＷＭＡＲＤＥＲと一緒にインタフェース導１１ＪＭ、
ＲＥＱＵよりｔ−介して再ひ返送され、それによりエラ
ーが連鎖回路の責任あるプロセッサに一義的に対応づけ
られ傅る。この場合にも、一方または他方の方向に再伝
送すべき同定マークがそれぞれ１つのレジスタＬ−ＲＫ
Ｇ４またはＬ−ＲＦｅ５を介して伝送され、その際に前
向き方向の中間記憶はレジスタＬ−ＲＫＧ２の場合と同
様に制御パルスＬＯＡＤＰＬＡに関係１−で、また逆向
き方向の中間記ｔｉｉＦ！インタフェース接続ＭＯ，Ｗ
ＨＡＲＤＫＲの駆動用のアンドゲートＵ３２の出力端か
ら導出される制御パルスに関係して行なわれる。

もう１つの追加的な制御と１−て、ポートにロック動作
をさせること、すなわちそのポートに接続されているプ
ロセッサによってのみメモリアクセスが行なわれ得るよ
うＫその他のすべてのポートを一時的に阻止することが
できる。そのためには連鎖回路内の１つのプロセッサが
その他のプロセンサによるリクエストに対して保讃され
なけれはならない。この保護を行なうため、連鎖回路内
に２つの追加的なインタフェース導ＷＭ、すなわちリク
ｘストＬＯＣＫＲＥＱ用のインタフェース尋朦およびア
クノレツジおよび阻止通報用のインタフェース４線が必
要とされる。両インタフェース導線Ｐ１．ＬＯＣＫＲＫ
Ｑ、ＰＯ，ＬＯＣＫＲＥＱ。

Ｍｌ、ＤＳＹＬＯＯＫおよびＭＯ，ＤＳＹＬｏｃＫの接
続は制御部ＬＯＣＫ−８Ｔを介して行なわれる。

追加的な制御のために設けられている制御部についても
、後で一層詳細に説明する。

第５図には第３図の制御部５ＴＢ−８Ｔの回路が示され
ている。この制御部は全部で４つの機能を、素足する。

第１ｖ機粍は外部ソース信号Ｐ１．５ＴＲＯＢＥまたは
自から発生するソース信号（同時に状態１ぎ号ＰＣＯＮ
Ｏによりトリガされる）を接続するための選択通過制御
の機能である。そのために、状態信号ＰＣＯＮＩまたは
ＰＣＯＮＯに関係する両アンドケートＵ５１およびＵ５
３が角いられる。

ケートＵ５１は、固有プロセッサが連鎖回路内の最終プ
ロセッサではなく、かつ信号ＬＩＯＰが阻止でないとき
、外部ソース信号Ｐ１．５ＴＲＯＢＫに対して導通状態
になる。

ゲートＵ５１の出力端に生じた信号５ＴＢＩＡＣＴはこ
の制御部の第２の機能により更新され、第２のパルス以
降は、遅延回路Ｖおよびオアゲート０５１により拡げら
れかつオアゲート０５２を介して信号ＰＳＴＢとして先
ず非阻止アンドゲートＵ５２の出力端ＰＯ，５ＴＲＯＢ
Ｅに到達することにより所与のパルス休止比にされる。

さらに、信号ＰＳＴＢの後縁によジオアゲート０５３を
介して、所与の長さの休止パルス休止比ＳＴを供給しか
つゲートＵ５２を阻止するパルス発生器ＰＧＩがトリガ
されるので、もう１つの信号パルス５ＴＢＩＡＣＴは休
止パルスＰＤＩＳＴの終了により初めてゲートＵ５２の
出力端に到達し得る。

第６図には上記の第２の機能がパルスダイアグラムで示
されており、所与のパルス間隔Ｔを有する継続時間ｔ、
１の・２ルスが継続時間ｔｖに拡げられ、その後に第２
の信号パルス以降では同一のパルス間隔Ｔで目標継続時
間ｔ８のパルス列にされている。同一の仕方でたとえば
ＰＭＳ信号Ｍｌ。

５ＴＩＲＯＢＫおよびＭｌ、ＷＨＡＲＩ）ＫＲＫ対する
第３図に示されている制御部Ｒ−８Ｔも作動する。

開祖１邪５ＴＢ−８Ｔの第３の機能は、同時にパルス発
生器ｐａ２およびオアゲート０５４′ｆｆ−介してゲー
トＵ５３の第３の信号入力端に作用する状態信号ＰＣＯ
ＮＯに対してゲー）Ｕ５３を阻止信号ＩＮＨＰ’ＡＲ８
ＴＢのａ断によりレリーズする固有プロセッサのリクエ
ストの際にパラメータデータをバリッドにする第１のパ
ラメーターストローブパルスを発生することである。そ
の際、パルス発生器ＰＧ２は、別の制御信号Ｍ１．ＢＵ
ＳＹ（この信号の役割については後でまた説明する）か
既に論理１０１である場合に、最短継続時間にわたるケ
ートＵ５３の導通を確実にする。他の場合には、この信
号はゲートｏ５４を介して、同じくゲート０５２を介し
て信号Ｐ　Ｓ　Ｔ　Ｂ’　（ゲートＵ５２を介して回路
の出力端に信号ＰＯ，ＥＩＴＲＯＢＥとして到達する信
号）になる信号１？ＡＲ８ＴＢの継続時間を定める。こ
のパルスＰＡＲ８ＴＢの終了時に、ゲート０５３を介し
てパルス発生器ＰＧＩが始動され、またゲートＵ５２が
阻止される。同時ニプロセッサインタフェース制偏部工
０ＰＳＥ−８Ｔ内でゲー）Ｕ５３の阻止のための阻止信
号工ＮＨＰＡＲ８ＴＢが再び有効状態に切換えられる。

これは書込み動作（ＲＫＡＤ＝Ｏ）の除に阻止信号ＩＮ
ＨＤＡＳＴＢの遮断、従ってまた制御部５ＴＢ−８Ｔの
第４の機能の開始すなわち薔込みストローブの発生に通
ずる。すなわち、阻止信号工ＮＨＤＡＢ■Ｂの消滅によ
り信号ＰＤ工ＳＴに対してオアゲートｏ５５が自由にな
るので、休止パルスの終了時にパルス発生器ｐａｓが始
動され、またゲート０５２およびｔＴ５２を介してデー
タワードの伝達のためのもう１つのパルスＰＯ。

５ＴＲＯＢＫが発せられる。

曹込み過程の形式に関係し′て、１つの薔込みパルスも
しくは４つの相い続く書込みノくルスが、たとえば単一
のデータワードが送られるべきか４つのデータワードが
送られるべきかに応じて発せられる。従って、阻止信号
工ＮＨＤＡＳＴＢは最初の曹込みパルスの間再び有効状
態になり、また場合によっては主メモＩＪ　Ｐ　Ｍ　Ｓ
からの返送信号ＳＴＲＥＡＭＥＮが存在するならば新た
に遮ａｐｒされる。

その際、第１の書込みパルスと第２の書込みノ々ルスと
の間に場合によっては一層長い休止期間が位置してよい
。他の場合には、すべての４つの簀込みパルスが均等間
隔で次々と肉ノクルス発生器ＰＧＩおよびＰＯ２の共同
作用により発せられる。ノ（ルス発生器ＰＧＩないしＰ
Ｏ２はそれ自体は公知の仕方で単安定マルチバイブレー
タとして構成されていてよい。

第７図はストローブパルスの発生を説明するためのパル
スダイアグラムであり、最初の部分にはストローブパル
スの継続時間への信号、Ｍｌ、ＢＵＳＹの影響が破線ま
たは鎖線で示されている。この信号が既に論理１０１で
あれば、）ζルス発生器ＰＧ２の始動以前に終了してい
れば、継続時間は所定の目標時間ｔ６に制限されている
。他の場合には、ストローブパルスは相応に長く継続す
る。相応に早くまたは遅く、所定の間隔ｔｐを有する誉
込み動作の際に、継続時間ｔ８を有する最初の書込みス
トローブパルスが続き、それに場合によっては信号ＳＴ
ＲＫＡＭＥＮの到来の際に相互間隔ｔ、ｐを有するもう
３つの書込みストローブノくルスが続く。

信号ＩＮＨＤＡＳＴＢの制御部は第４図のプロセッサイ
ンタフェース制御部ｌ０Ｐｓｓ−８Ｔ（７）一部分に示
されている。工ＮＨＰＡＲ８ＴＢ＝１かつＲＥＡＤ＝０
のとき、ゲートＵ４７および０４７を介してフリップフ
ロップＦＦ３がリセットされる。このフリップフロップ
は信号ＷＡＩＴによりセットされる。信号ＳＴＲＥＡＭ
ＫＮによジオアゲート０４７を介してフリップフロップ
ＦＦ３は新た−にリセットされ、ｔた新゛たな信号ＷＡ
ＴＴにより最終的に再びセットされる。

以上に説明した制御部にくらべて、第３図中の他の制御
部ははるかに簡単に構成されている。

制御ａ部ＴＥＲＭ−８Ｔは第８図のように２つのアンド
ゲートＵ８１およびＵ８２とそれらの出力を入力端に与
えられる１つのオアゲート０８】とから構成されている
。状態信号ＰＣＯＮＩはゲートＵ８１において外部ソー
ス信号Ｐｉ、ＴＥＦｔＭの再伝送を、固有プロセッサが
連鎖回路内の最終のプロセッサではなく（信号り工ｏＰ
が存在せず）かつ最初のプロセッサではなく（信号Ｆ工
ＯＰが存在せず）連鎖回路の内部インタフェース信号の
みに関するものであるときにのみ可能とするように制御
する。状態信号ＰＣＯＮＯはゲートＵ８２において、固
有リクエストの際の書込み終了を示す信号ＲＫ　Ｓ　Ｗ
　ＲＥ’Ｑ　Ｏの再伝送を、連鎖回路内の最初のプロセ
ッサに関するものであるときにのみ可能とするように制
御する。

第９図に示されている選択通過制御部Ｉ　Ｄ　−８Ｔも
同様に構成されている。この場合、両状態信号ＰＣ！Ｏ
ＮＩおよびＰＣＯＮＯは、２つのインタフェース導線を
制御する必要があるので、それぞれ２つのアンドゲート
、すなわちＵＯ３およびＵＯ３またはＵ９゜３およびＵ
Ｏ３を制御し、アンドゲートの出力は対をなしてオアゲ
ート０９１および０９２を通じてそれぞれ１つの出力端
に通される。

同定マークに関するものであるから、固有同定マークが
いまの場合には直接に信号ＦＩＯＰおよびＬＩＯＰから
導出される。その際に両信号のいずれも有効でなければ
、３つのプロセッサの連鎖回路では中央のプロセッサす
なわち工ｏｐ１が同定される。それに対して両信号が同
時に有効になるのは、連鎖回路が単一のプロセッサから
形成されている場合である。

最後に第１０図にはロック動作を行なうためのリクエス
トおよびブロック制御部ＬＯ（、に−８Ｔが示されてい
る。リフニス）　Ｐ、１’、　ＬＯＯＫまたはＬＯＯＫ
ＦＩＫＱＯの存在はアンドゲートＵ１０２およびｔｒ１
０３によシ監視される。これらのアンドゲートは交互に
阻止状態となるので、最初に生起するリクエストのみが
いずれかのアンドゲートを通過し後段のオアグー）０１
０１を介して次の連鎖ステップ忙再伝送される（連鎖（
ロ）路の最初のプロセッサに関するものでないがぎシ）
。既に前段のプロセッサからのロックリクエストが存゛
在するか否かは、インタフェース接Ｍ　Ｍ　１　、ＤＦ
３ＹＬＯＣＫに図面で見て左側から与えられる信号によ
り示さｎる。連鎖回路の最初のプロセッサに関するもの
であれば、アンドゲートＵ　１　ｆｌ　４は常に阻止さ
れている。グー）Ｕ２Ｏ５の出力端への固有リクエスト
の到来およびゲートＵ１０４の阻止はアントゲ−）Ｕ２
Ｏ５の出力端で連続的に監視され、もし出力信号Ｌ　Ｏ
，ＣＫ　Ａ　ＣＫが所定の最短時間を越えて継続するな
らば、そのことが固有リクエストの到来のアクナレッジ
として用いられる。また、後段のプロセッサに自由また
は阻止状態に関する情報を与えるため、オアグー）　０
１０　Ｂを介してアンドグー）Ｕ２Ｏ５およびＵ２Ｏ５
の出力信号がインタフェース接続ＭＯ，ＤＳＹＬＯＣＫ
　に再伝送される。

最後に、連鎖回路の最終のプロセッサエＯＰ２と主メモ
リＰＭＳとの間のメモリ動作を行なう計の連鎖回路内の
ず固々のインタフェース制御ＤＳＹの共同作用について
、第３図のブロック回路図と第１１図および第１２図の
パルスダイアグラムとによシ一層詳細に説明する。

リクエストの存在はプロセッサインタフェース制御部工
０ＰＳＳ−８Ｔから信号ＬＤＲＫＱにより通報され、制
御部ＰＯＺ−ＥＴ（第４図）によシ状態信号ＰＣＯＮＯ
がセットされる。それによシ第５図の回路でインタフェ
ース信号ＰＯ，５ＴＲＯＢＢが発せられ、それがリクエ
スト信号色してインタフェースＳＳＤを介して中央ステ
ップのプロセッサエＯＰＩに再伝送され、そこでリクエ
ストＰ１．Ｓ・ＴＲ０ＢＫとして認識される。その際、
連鎖回路内の単一のリクエストに関するものであれば、
トリガされた状態信号ＰＣＯＮＩを介してそのリクエス
トはＰＯ，Ｓ？’ＲＯＢＫとして最初のプロセッサｒｏ
ｐｏに、また同一の制＃過程の繰返し後に最後に主メモ
ＩＪ　Ｐ　Ｍ　Ｓのポートに！＋伝送され、そこでＰ、
５ＴＲＯＢＫとして終了し、また同時に随伴伝達される
パラメータデータＰＯ，ＤＡＴＡおよび同定マークｐｏ
、ＲＥｃｌ、ｍ工ｎがバリッドと宣言する。

このリクエストの伝送は第１１図に左側の上昇矢印列に
よシ示されている。なお１時間ずれは内部伝搬および圏
期化時間により、また個々のインタフェースを介しての
伝達時間により生ずるものである。

ＦＭＳ信号Ｍ、ＢＵＳＹ＝０から出発して喰初のプロセ
ッサｌ０ＰＯ内の状態信号ＰＣＯＮＩによｐ信号ＭＯ０
ＢＴＪＳＹ＝０が逆向きに送られ、第２のプロセッサｌ
０ＰＩのＭｌ、　ＢＵＳＹ、　ＭＯ。

ＢＵＳＹを介してアクノレツジＭ１．．ＢＵＳＹ＝０と
して最初の下降矢印列に従って、リクエストしているプ
ロセッサｌ０Ｐ２に到達し、それに王メ％　ＩＪ　Ｐ　
Ｍ　Ｓへの接続が形成されており主メモリがインタフェ
ース動作の準備ができていることを示す。

第１１図に示されているように、アクノレツジＭ１．Ｂ
ＵＳＹ＝０は最終プロセッサｌ０Ｐ２におけるリクエス
ト信号ＰＯ，５ＴＲＯＢＫの終了に通じ、さらに第２の
上昇矢印列によシ示されている過程を順次に経て主メモ
ＩＪＰＭｓにおけるリクエスト信号Ｐ、５ＴＲＯＢＫの
終了に通ずる。

書込み動作の場合には、アクティブなプロセッサｌ０Ｐ
２がストローブシーケンスを制御しなければならないの
で、第１１図に示されているように第１のストローブパ
ルスＰＯ，５ＴＲＯＢＫの後に所定の間隔をおいて第２
のパルスＰＯ，５ＴＲＯＢＫが発せられ、それが第１の
パルス′と同様に付属のデータワードと一緒に主メモＵ
ＰＭＳに再伝送される。誉込み動作の形式に関係して、
第２のストローブパルスは単一であってもよいし。

３つの後続パルスを伴っていてもよい。書込み動作の終
了はプロセッサインタフェース制御部ｌ０ＰＳＳ−８Ｔ
から信号ＲＩＩＣ８ＷＲＥＱＯにより通報される。図示
の例では、この終了信号は第２のストローブ信号ＰＯ，
５ＴＲＯ］３にの直後に続き、同時にリクエスト信号Ｌ
ＤＲＫＱを！！断し、かつ状態信号ＰＣＯＮＯ（第４図
）を消去する。゛さらに、第８図の回路によりインタフ
ェース信号ＰＯ。

ＴＥＲＭが形成され、この信号が終了信号として、個々
のインタフェース制御部ＤＳＹ内でそれぞれ状態信号Ｐ
ＣＯＮＩを消去することにより、連鎖（ロ）路内に存在
している接続路全最初のプロセッサ■○ｐｏまで再びト
リガする。たとえばｐｓｙアクノリッジを待つため、　
　ＲＥｓｗＲｇＱｏは遅らされてトリガされてもよい。

なお、ストローブパルスＰＯ，５ＴＲＯＢＫの後縁ニよ
りプロセッサインタフェース制御部工０ＰＳ−８Ｔ内で
アドレスカウンタが１だけ高められ得る。それにより、
次に伝達すべきデータワーカウンタから終了信号ＲＥＳ
ＷＲＥＱＯも導出されることは有利である。

読出し動作の際には、メインメモ！ＪＰ’ＭＳへの接続
形成は、トリガする信号ＬＤＲＥＱに基づいて書込み動
作の際と同一の仕方で行なわれる。すなわち、リクエス
ト信号ＰＯ，５ＴＲＯＢＫが発せられ、パラメータデー
タと一緒に主メモリに伝達される。しかし、このストロ
ーブパルスのａ町後、書込み動作の際のような他のスト
ローブパルスは発せられず、アクティブなプロセッサエ
ＯＰ２は主メモ！Ｊ　Ｐ　Ｍ　Ｓからの読出しデータの
伝達を待ち、その伝達は主メモリにアクノレツジとして
の信号Ｍ１．ＧＯにより示される。この信号はその起源
を、Ｍｌ、ＧＯとして連鎖回路の敵初のプロセッサｌ０
ＰＯに到達するＰＭＳ信号Ｍ、（）Ｏ内に有する。そこ
で状態信号ＭＣ０ＮＩが発せられ、それによシ信号Ｍ、
１．ＧＯがＭＯ，ＧＯとして再伝送される。さらに、後
続信号ＲＩＣ８ＲＤＲＥＱＩにより状態信号ＰＣＯＮＩ
が消去される。この経過１ハ、第１２図中の左側の下降
矢印列に従って、続いてプロセッサｌ０ＰＩ内で、また
最後にアクティブなプロセッサｌ０Ｐ２内で繰返される
。ただし、相違点として、アクティブなプロセッサｌ０
Ｐ２内では状態信号ＭＯＱＮＯおよび信号ＲＥＳＲＤＲ
ＥＱ○が発せられまた状態信号ＰＣＯＮＯが消去される
。状態信号ＭＯＯＮＩまたはｙｃ○Ｎｏのセットにより
主メモリＰＭＳからアクティブなプロセッサエＯＰ２へ
の接続路が形成され、また同時に個々の連鎖ステップ内
の状態信号ＰＣＯＮＩまたはＰＣＯＮＯの消去により書
込みリクエストに対する接続路がレリーズされるので、
読出しデータ伝達に対して並列に既に新たな接続路が主
メモリＰ　Ｍ　Ｓへの他のプロセッサのアクセスに基つ
いて形成され得る。王メモリＰＭＢからアクティブなプ
ロセッサエＯＰ２への存在している接続路は、第１２図
中の第２の下降矢印列によシ示されているように、読出
しデータが完全に伝達されており、またＰＭＳ信号Ｍ、
ＧＯ＝０が現われ、この信号がステップからステップへ
と再伝送され、また状態信号ＭＯＯＮＩまたはＭＯＯＮ
Ｏが再び消滅ｊ−１従って最後に信号ＲＥＳＲＤＲＥＱ
１またはＲＥＳＲＤＲＥＱも再び消滅するときに初めて
レリーズされる。

読出しデータ伝達の間は読出し動作の形式に関係して再
びそのつど単一のストローブパルスＭ。

Ｓ↑ＲＯＢＥ″または４つの相い続くストローブパルス
が読出しデータＭ、ＤＡＴＡと一緒に伝達され、その際
にストローブパルスからそれ自体は公卸の仕方で誓込み
パルスが形成され、これらの薔込みパルスによりデータ
がそのつどのアドレスのもとにアクティブなプロセノサ
エＯＰの’２Ｍバッファ内に書込まれる。主メモリから
のデータおよび主メモリへのデータの伝達の際に、接続
すべきデータのバリディティ範囲の幅およびそのつどの
バリディティストローブに対するそれらの相対的位置は
ほぼ一定にとどまるように、既に第３図で説明１〜たよ
りに、各連鎖ステップ内のデータＭ。

ＤＡＴＡ％　Ｐ、ＤＡＴＡ、ＦｔＥＱ、ＵＩＤはいわゆ
るラッチレジスタＬ−１’ｌ：Ｇを介して導かれ％また
先導パリディティ信号ＭＯ，ＥＴＲＯＢＥ、ＰＯ。

５ＴＲＯＢＫまたはＭＯ，ＷＨＡＲＤＥＲから導出され
た制御信号によりレリーズされる。さらにパリディティ
信号は前記のようにそれぞれ編集される。

以上に説明したように、本発明によれば、連鎖回路を形
成する複数個のプロセッサの各々にインタフェース制御
部ＤＳＹを設けることにより、メモリポートにおけるイ
ンタフェース条件の変更を必要とせずに、非常に有能か
つフレキシブルなデータ処理装置が実現される。

個々の図面中の個々の信号の機能的相互関係をわかりや
すくするため１個々に必要とされる同期化クロックおよ
び時間的分解のために必要とされる中間回路の図示は省
略した。なぜならば、それらを含めた制御回路の実現は
本明細督の開示に基

【図面の簡単な説明】

第１図は本発明によるデータ処理装置の構成および主要
なインタフェースを示すブロック回路図、 第２図は連鎖回路の１つのプロセッサにおけるインタフ
ェース接続を示す図、 第３図は第１図および第２図による種々のインタフェー
ス接続を有するインタフェース制御部のブロック回路図
、 第４図は制御信号によｐ　ＩＪクエストをその他のイン
タフェース制御部および接続されているプロセッサに再
伝送するための監視装置のブロック回路図、 第５図はリクエストの再伝送のために選択通過制御部と
共同作用してデータの伝送のためのパリディティマーク
としてプロセッサストローブ［９を発生する制御部のブ
ロック回路・図、第６図は第５図におけるパルス再生を
説明するためのパルスダイアグラム。 第７図は、第５図におけるストローブパルス発生を説明
するためのパルスダイアグラム、第８図は第３図に灼す
る補足として書込み動作の終了のための選択通過制御部
を示す図、第９図は第３図に対する補足として同定マー
クの発生および再伝送のための選択通過制御部を示す図
、 第１０図は第３図に対する補足としてロック制御部を示
す図。 第１１図は書込み動作の開始の際の接続形成の説明およ
び誉込み動作の説明のためのパルスダイアグラム、 第１２図は読出し動作の説明のためのパルスダイアグラ
ムである。 ＯＨ・・チャネル制御部、ＣＰＵ・・・中央処理装置、
ＤＳＹ・・インタフェース制御部、ＦＦ・・・フリツプ
フロツプ、工ＯＰ・・・入出力装置、工ＯＰ　Ｓ　Ｓ　
−ＥｔＴ・インタフェース制御部、Ｌ−ＲＥ６・・・レ
ジスタ。 ＭＵＸ・・・マルチプｔ／クサ、Ｏ・・・オアゲート、
　　ＰＭＳ・・・中央主メモＩＪ、ＰＯＲＴ・・・ボー
３　ｐｏｚ−８Ｔ・・・監視制御部、Ｒ−８Ｔ・・・パ
ルス更新回路、５−Ｆｌ、ＯＰ、Ｓ−Ｌ工ＯＰ・・・制
御スイッチ、ＳＳＤ、ｓｓｌ、ｓｓ［，５ｓｌｌｌ・・
・インタフェース。

Claims (1)

1. 【特許請求の範囲】 １）それぞれ１つの自立プロセッサユニット。 たとえば中央処理装置（ｃｐＵ）および入出力装置ｔ（
   工ＯＰ）を接続するため一連のボート（ＰＯＲＴＩない
   しＰＯＲＴｘ）を備えた中央の主メモＩＪ（ＦＭＳ）を
   有するデータ処理装置において、 単一のボート（たとえばＦＯＲＴＸ）に複数１固のプロ
   セッサユニット（たとえばｌ０ＰＯないしｌ０Ｐ２）を
   接続するため、プロセッサユニットが連鎖回路を形成し
   かつ同種のインタフェース制御部（ＤＳ　Ｙ）を有して
   おシ。 これらのインタフェース制御部が連鎖回路のすべてのプ
   ロセッサに対して同種のインタフェース（ＳＳＤ）の接
   続を両方向に監視かつ制御しており、またインタフェー
   ス接続の数はポートインタフェース（ｓｓ’ｌ）の数ニ
   〈らべて拡張されておシ、 個々のインタフェース制御［１部（ＤＳＹ）Ｈのリクエ
   ストを交互阻止によシアドレス制御部 なしに、あたかも単一のプロセッサしか≠啼毫メモリの
   ポートに接続されていないかのように、順次に有効なら
   しめ、 ポートへのアクセスの展開のため、またそのつど所望の
   メモリ動作の実行のため、連鎖回路の各プロセッサのメ
   モリトラフィックを制御するインタフェース導線中に、
   場合によってはインタフェース信号（たとえばＰＯｌＳ
   ＴＲＯＢＥ、Ｍｌ、ＧＯ）によシ影響される状態信号（
   ＰＣＯＮＯ，ＩｔたけＭ　ＯＯＮ　０゜１）に関係して
   、到来するインタフェース信号を再伝送し、もしくは固
   有プロセッサがアクティブであれば到来インタフェース
   信号を阻止しまたは固有信号を伝送する選択通過制偏部
   （ＳＴＢ−８Ｔ％　ＴＥＲＭ−８Ｔ％　ＩＤ−８Ｔ％　
   ＬＯＣ！に−ＢＴ、０３１．　　Ｕ３１〜Ｕ３３）が設
   けられている ことを特徴とするデータ処理装置。 ２）プロセッサの１つ（たとえば■ｏＰｌ）Ｋよるリク
   エスト（ＬＤＲＥＱ）を同定するため、バリディティマ
   ークに対するインタフェース接続（ＰＯ，５ＴＲＯＢＫ
   ）がプロセッサから主メモＩＪ（ＰＭＳ）へのデータの
   伝達のために用いら２１″Ｌ、 各インタフェース制御部（ＤＳＹ）のなかＫＦＩＦＯ原
   理で作動する監視装ｆ［（ＰＯＺ−ｓＴ）が設けられて
   お９、この監視装置が町有プロセッサ（たとえば工０Ｐ
   １）からのリクエストおよび後段のプロセッサ（たとえ
   ば工０Ｐ２）からのリクエストの存在全監視し、そのつ
   ど最初に到来するリクエスト（ｐｉ。 ５ＴＲＯＢＩＩＣまたはＬＤＲＩＩＣＱ）を有効ならし
   め、 状態信号（ＰＣＯＮＯおよびＰＣＯＮＩまたはＰＣＯＮ
   りに関係して、ボート（ＦＯＲＴＸ）への接続形成のた
   めに必要とされるインタフェース接続（ＰＯ，５ＴＲＯ
   ＢＫ）と連鎖回路の後段のプロセッサ（工０Ｐ２）に対
   してホードのビジィ状態を示すインタフェース接続（Ｍ
   Ｏ，ＢＵＳＹ）とが付属の選択通過制御部（ＳＴＢ−８
   Ｔまたは０３１）を介して影響され、 リクエストしているプロセッサ（たとえば工０Ｐ１）か
   らポー）（ＰＯＲＴｘ）へのリクエスト信号の伝達後に
   連鎖回路の最初のプロセッサ（ＩＯＰＯ）から逆向きに
   ボートのビジィ状態を示すボートのビジィ状態マーク用
   のインタフェースｉ続（ＭＯ，ＢＵＳＹ）がリクエスト
   しているプロセッサ（ＩＩ　ＯＰ　ｌ　）に向けてレリ
   ーズされ、 その後にリクエストしているプロセッサ（ＩＯＰＩ）内
   にインタフェース接続（Ｍｌ。 ＢＵ’ＳＹ）を介して到来するボートのフリーマークが
   、リクエストをトリガし同時にデータ導＃Ｊ（ＰＯ，Ｄ
   ＡＴＡ）上のパラメータデータ（ＰＯ，５ＴＲＯＢＩＩ
   Ｃ）を有効状態に切換えているバリディティ信号を遮断
   する ことを特徴とする特許請求の範囲第１項記載のデータ処
   理装置。 ３）１つのプロセッサ（たとえばＩ　ＯＰ２　）の書込
   みリクエストの際にポー）　（ＦＯＲＴｘ）への先導パ
   ラメータデータの伝達およびパラメータデータに対する
   バリディティ信号の遮町の後に書込みデータがそれ自体
   は公知の仕方でボートに伝達され、 アクティブなプロセッサ（Ｉ’０Ｐ２）から連鎖回路に
   対してのみ設けられているインタフェース導＊（接ｉＰ
   Ｏ，ＴＥＲＭ）’ｉ介［、テの読出しデータ伝達の終了
   とともに読出し終了が主メモＩＪ（ＰＭＳ）への方向に
   前段に接続されているすべてのプロセッサ（工ＯＰＯお
   よび工０Ｐ１）に伝達され、またこれらのプロセッサ内
   でそこの監視装ｆｉｔ（ＰＯＺ−ＢＴ）によってリクエ
   ストによりセットされた状態信号（ＰＣＯＮＩ　）が再
   び消去され、それてよシ他のリクエストが処理され得る
   ようになり、 アクティブなプロセッサ（ｚｏｐ２）内Ｔリクエストに
   よシセットされた状態信号（ＰＣＯＮＯ）が再び消去さ
   れる ことを特徴とする特許請求の範囲第２項記載のデータ処
   理装置。 ４）１つのプロセッサ（たとえばｌ０Ｐ２）による読出
   しリクエストの際にボート（ＰＯＲＴＸ）への先導パラ
   メータデータの伝達後に生メモＩＪ（ＰＭＳ）からの読
   出しデータの伝達がそれ自体は公知の仕方でボートのイ
   ンタフェース信号（Ｍ、ＧＯ）により開始され１段階的
   にアクティブなプロセッサ（工ｏｐ２）ｔで前段に接続
   されているプロセッサ（ＩＯＰＯおよびｌ０ＰＩ）内で
   発せられる監伏装＃（ＰＯ２−８Ｔ）の状態信号（ＭＯ
   ＯＮＩ　）に関係して再伝送されまたそれによシ主メモ
   リ（ＰＭＳ）からアクティブなプロセッサ（ＬＯＰ２）
   への接続路が形成され、他方同時にリクエストによシト
   リガされる状態信号（ＰＣＯＮＩまたはＰＣｏＮＯ）の
   消去によシ伝達路に関与したプロセッサ（工○ＰＯ＠い
   ｌ、、ｌ０Ｐ２）内でアクティブなプロセッサ（工０Ｐ
   ２）からボート（ＰＯＲＴｘ）への接続路が再びレリー
   ズさｎ、また読出しデータの伝達後にボート内の先導イ
   ンタフェース８号（Ｍ、　Ｇｏ）の遮直とともにアクテ
   ィブなプロセッサ（工０Ｐ２）への接続路に関与したプ
   ロセッサ（１０ＰＯないし工０Ｐ２）内でセットされた
   状態信号（ＭＯＯＮＩまたはＭＣ０ＮＯ）が再び消去さ
   れることを特徴とする特許請求の範囲ＲＸ２項記載のデ
   ータ処理装置、 ５）ボート（ＰＯＲＴｘ）へのまたはボート（ＦＯＲＴ
   Ｘ）からの接続路に関与するプロセッサ（ＩＯＰＯ力い
   しｌ０Ｐ２）の各々のなかで到来しかつ再伝送すべきバ
   リディティ信号（Ｐｌ、Ｓ’ＴＲ０ＢＪ　Ｍｌ、５ＴＲ
   ＯＢＫ）が更新され、また′ＦｇＴＩＩ４のデータ（Ｐ
   、　ＤＡＴＡ。 Ｍ、ＤＡＴＡ）が更新されたパリディティ信号（ＰＯ，
   ５ＴＲＯＢＪ　　ＭＯ，５ＴＲＯＢＫ）から導出された
   制御信号（ＬＯＡＤＰＬＡ。 ＬＯＡＤＭＬＡ）によりそれぞれレジスタ（Ｌ−ＲＫＧ
   ２、Ｌ−ＲＫＧｌ）内に中間記憶されることを特徴とす
   る特許請求の範囲第１項ないし第４＠のいずれかに記載
   のデータ処理装置。 ６）連鎖回路内の個々のプロセッサ（工ＯＰ○ないし工
   ０Ｐ２）のインタフェース制御部（ＤＳＹ）が連鎖回路
   に対してのみ設けられているもう２つのインタフェース
   導線（ｉ、ｏｃＫＲＥＱ、ＤＳＹＬＯＯＫ）とそれらと
   連結された１つの阻止および監視制御部（ＬＯＣＫ−８
   Ｔ）とを有し、この阻止および監視制御部が連鎖回路内
   でボート（ＰＯＲＴｘ）のロック動作の際に個々のプロ
   セッサのリクエストｔメモリリクエストと類似の仕方で
   次々と有効ならしめ、 １つのプロセッサのリクエスト信号（’Ｌ　０ＣＫＲＥ
   Ｑ、ＰＩ　、ＬＯＣ’ＫＲ刊Ｑ）が選択通過制御部（Ｕ
   　１０　’３．０１０１）を介１−で阻止リクエストと
   して一方のインタフェース接続（ｐｏ、ｂｏｃｘＲｇＱ
   ）を介して連鎖始端の方向にまた固有リクエストの際に
   は追加的に阻止信号として他方のインタフェース接続（
   ＭＯ，ＤＳＹＬＯＣＫ）を介して連鎖終端の方向にも送
   られ、 連鎖始端から来るインタフェース接続（Ｍｌ。 ＤｓｙＬｏｃｘ）における二？−シているβ且止信号が
   固有リクエストの際にはアクル・ノジ信号（ＬＯＣ！Ｋ
   ＡＣＫ）をトリガし、または外部リクエストの際には連
   鎖終端の方向に付属インタフェース接続（ＭＯ、ＤＳＹ
   ＬＯＣＫ）を介して再伝送されることを特徴とする特許
   請求の範囲第１項ないし第５項のいずれかに記載のデー
   タ処理装置。 ７）起源場所を１町定する念め、Ｗ込み動作の間に現わ
   れアクティブなプロセッサ（たとえばｒｏｐｌ）とボー
   ）（Ｐ’０ＲＴｘ）との間の接続の解除後にはもはや割
   当可能でない薔込みエラー（ＷＨＡＲＤＫＲ）の隙には
   １つのプロセッサの谷リクエスト（ＰＯ，５ＴＲＯＢＪ
   によシパラメータデータと一緒に同定マークが選択通過
   制伽１部（ＩＤ−８Ｔ）に関係してインタフェ−スｉｉ
   ［ｌ（接続ＰＯ，ＲＥＱＵＩＤ）を介して伝達され、こ
   の同定マークがエラー信号（Ｍ、ＷＨＡＲＤＥＲ）と共
   にボートから別ｔｖイ／ｐ−ｙエース４＃（接続Ｍ、Ｒ
   ＥＱＵＩＤ）を介して°インタフェース制御部（ＤＳＹ
   ）に返送されかつ当該のプロセッサによりｉｆｆ価され
   、その際にエラー信号がその他の信号と同一の仕方でそ
   れぞれ更新されまた同定マークがデータと同様にレジス
   タ（Ｌ−ＲＫＧ４％Ｌ−ＲＫＧ３）内に中間記憶される
   ことを特徴とする特許請求の範囲第１項ないし第６項の
   いずれかに記載のデータ処理装置。 ８）プロセッサ連鎖の各インタフェース制御部（ＤＳＹ
   ）が、付属のプロセッサが連鎖内の最初のプロセッサ（
   Ｆ４０Ｐ）であるか最後のプロセッサ（ＬＸ　ＯＰ）で
   あるかを示しかつインタフェース導Ｓが接続されていな
   い時にインク７エース接続が有効にな゛るのを妨げる２
   つのスイッチ（１３−Ｆｌ：ＯＰおよび５−ＬＩＯＰ）
   を有することを特徴とする特許請求の範囲第１項ないし
   第７項のいずれかに記載のデータ処理装置。 ９）連鎖回路が３つのプロセッサ（ＩＯＰＯｌＩＯＰＩ
   および工０Ｐ２）（、か含んでいない場合にスイッチ（
   Ｓ−Ｐ工ＯＰおよびＳ−Ｌ工ｏｐ）が直接に同定マーク
   を２つの導線（接続ＰＯ，ＲＥＱＵＩＤＯおよびＰＯ，
   ＲＩＣＱＵＩＤＩ）上に供給することを特徴とする特許
   請求の範囲第７項または第８項記載のデータ処理装置。