JPS58103047A - 命令トレ−ス装置 - Google Patents
命令トレ−ス装置Info
- Publication number
- JPS58103047A JPS58103047A JP56201620A JP20162081A JPS58103047A JP S58103047 A JPS58103047 A JP S58103047A JP 56201620 A JP56201620 A JP 56201620A JP 20162081 A JP20162081 A JP 20162081A JP S58103047 A JPS58103047 A JP S58103047A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- instruction
- stored
- branch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、テイジタル物子計算機によって実行された命
令を記憶する場合に、特にその実行順序および実行回数
全知る必要がない場合に好適な実行命令を記憶する命令
トレース装置に関する。
令を記憶する場合に、特にその実行順序および実行回数
全知る必要がない場合に好適な実行命令を記憶する命令
トレース装置に関する。
最近、ソフトウェアプログラムの尚信頼化のために、テ
ストのために用意したすべてのテストデータを実行させ
た時に、被テストプログラム中のパスの実行がどの程度
網らされたかを測定する、テスト充分性評価が行なわれ
ており、その際に命令トレース装ｍ’ｉ用いれば、被テ
ストプログラムの実行に影響を与えないという利点があ
る。
ストのために用意したすべてのテストデータを実行させ
た時に、被テストプログラム中のパスの実行がどの程度
網らされたかを測定する、テスト充分性評価が行なわれ
ており、その際に命令トレース装ｍ’ｉ用いれば、被テ
ストプログラムの実行に影響を与えないという利点があ
る。
従来の命令トレース装置は、すべての実ｈ８６令ろるい
は分岐都令をその実行順序に従って記憶するため、配憶
すべき命令が膨大となり、大きな記憶容ｉｔｉ有する記
憶装置を必要とするという欠点、およびこの記憶容量の
制限のために命令トレースの期間が比較的短時間に限ら
れるという欠点があった。
は分岐都令をその実行順序に従って記憶するため、配憶
すべき命令が膨大となり、大きな記憶容ｉｔｉ有する記
憶装置を必要とするという欠点、およびこの記憶容量の
制限のために命令トレースの期間が比較的短時間に限ら
れるという欠点があった。
本発明の目的は、この問題を解決するために、小さな記
憶容量を有する記憶装置ｔ’に用いるたけでよく、かつ
、命令トレースの期間を長時間にできる命令トレース装
置全提供することにある。
憶容量を有する記憶装置ｔ’に用いるたけでよく、かつ
、命令トレースの期間を長時間にできる命令トレース装
置全提供することにある。
このような目的全達成するために、本発明では、最も最
近に入力された特定個数の、分岐命令アドレスとその分
岐アドレスの対を別の高速アクセス記憶装置に記憶して
おき、新たに記憶させようとする分岐命令アドレスと分
岐先アドレスの対が、この記憶装置内に記憶されている
時はそれをトレース記憶装置に記憶しないようにしたこ
とに特徴がある。
近に入力された特定個数の、分岐命令アドレスとその分
岐アドレスの対を別の高速アクセス記憶装置に記憶して
おき、新たに記憶させようとする分岐命令アドレスと分
岐先アドレスの対が、この記憶装置内に記憶されている
時はそれをトレース記憶装置に記憶しないようにしたこ
とに特徴がある。
本発明は、プログラムのテストを行った際に、未だ１度
も実行されていないパスの検出を、命令トレースによっ
て行う場合に有効である。すなわち、通常、命令トレー
スはプログラムの実行順序を調べるのに用いるので、分
岐命令の実行順序が重要であるが、未実行バス検出の場
合は、実行の有無のみ調べれば良く、そのような場合に
本発明全通用すれば効果的である。
も実行されていないパスの検出を、命令トレースによっ
て行う場合に有効である。すなわち、通常、命令トレー
スはプログラムの実行順序を調べるのに用いるので、分
岐命令の実行順序が重要であるが、未実行バス検出の場
合は、実行の有無のみ調べれば良く、そのような場合に
本発明全通用すれば効果的である。
以下、本発明の実施例を図面により説明する。
第１図は本発明による命令トレース装置の一実施例の構
成を示すものでめる。従来の命令トレース装置は、ディ
ジタル電子計算機１において実行芒れる命令に関する、
命令アドレス、命令の種類。
成を示すものでめる。従来の命令トレース装置は、ディ
ジタル電子計算機１において実行芒れる命令に関する、
命令アドレス、命令の種類。
分岐先アドレスなどのデータを取込み、分岐命令選択部
２において分岐命令のみを選択し、トレース用メモリ制
御部５においてその分岐命令の命令アドレスと分岐先ア
ドレスの対をトレース用メモリ制御部５を通してトレー
ス用メモリ６に誉き込むという動作全ディジタル電子計
算機１において命令が実行される毎に繰返すと共に、ト
レース用メモリ６ ｉ／Ｃ畳き込まれたサーチが一定量
になるとそのサーチをトレース用メモリ制御部５が外部
記憶装置７に書き出すようになっている。
２において分岐命令のみを選択し、トレース用メモリ制
御部５においてその分岐命令の命令アドレスと分岐先ア
ドレスの対をトレース用メモリ制御部５を通してトレー
ス用メモリ６に誉き込むという動作全ディジタル電子計
算機１において命令が実行される毎に繰返すと共に、ト
レース用メモリ６ ｉ／Ｃ畳き込まれたサーチが一定量
になるとそのサーチをトレース用メモリ制御部５が外部
記憶装置７に書き出すようになっている。
第１図の命令トレース装置１００内の照合用メモリ制御
部３および高速アクセス可能な照合用メモリ４は本発明
により設けられた部分であり、照合用メモリ制御部３は
次の動作を行う。
部３および高速アクセス可能な照合用メモリ４は本発明
により設けられた部分であり、照合用メモリ制御部３は
次の動作を行う。
（１） 分岐命令選択部２によって選択された分岐命
令の命令アドレスと分岐先アドレスの対と同じものが照
合用メモリ４内に有るか否が全調べ、もし有れば、本デ
ータをトレース用メモリ制御部５に送らないようにする
。従って、本データはトレース用メモリ６には誉き込ま
れない。
令の命令アドレスと分岐先アドレスの対と同じものが照
合用メモリ４内に有るか否が全調べ、もし有れば、本デ
ータをトレース用メモリ制御部５に送らないようにする
。従って、本データはトレース用メモリ６には誉き込ま
れない。
（２）本データが照合メモリ４内に無い場合は、そのデ
ータ全照合メモリ４内に畳き込むと共に、トレース用メ
モリ制御部５に送り、トレース用メモリ６にも蕾き込む
。
ータ全照合メモリ４内に畳き込むと共に、トレース用メ
モリ制御部５に送り、トレース用メモリ６にも蕾き込む
。
（３） （２）において、本データ全書き込む場合に
、照合用メモリ４内に空きエリアが無い場合は、既に畳
き込まれているデータのうちで初めに誉き込まれたデー
タのエリアに本データを書き込む。
、照合用メモリ４内に空きエリアが無い場合は、既に畳
き込まれているデータのうちで初めに誉き込まれたデー
タのエリアに本データを書き込む。
第２図は第１図の照合用メモリ制御部３での動作の詳細
なフローを示すものである。
なフローを示すものである。
第２図に示すように、まず、ステップ１１において、サ
ーチ用ポインタｓｐに照合メモリ４の先頭番地をセット
する。次に、ステップ１２において分岐命令選択部２よ
多分岐命令が送られてくると、その入力された分岐命令
アドレスと分岐先アドレスの対が、ポインタｓｐで指す
照合メモリ４内のサーチと同じかどうかを調べ、もし、
同じでめれば、処理會終了してサーチをトレース用メモ
リ制御部に送らないようにする。
ーチ用ポインタｓｐに照合メモリ４の先頭番地をセット
する。次に、ステップ１２において分岐命令選択部２よ
多分岐命令が送られてくると、その入力された分岐命令
アドレスと分岐先アドレスの対が、ポインタｓｐで指す
照合メモリ４内のサーチと同じかどうかを調べ、もし、
同じでめれば、処理會終了してサーチをトレース用メモ
リ制御部に送らないようにする。
一方、入力さｎたサーチがポインタｓｐで指す照合メモ
リ４のデータと同じでなければ、ステップ１３において
、ポインタｓｐに１デ一タ分の長さ？加え、ステップ１
４において、その値が照合メモリ４の最後尾番地より大
きいかどうか全調べ、もし、大きくなければ上述したス
テップ１２がらの動作を繰り返す。もし、ポインタｓｐ
の値が照合メモリ４の最後尾番地より大きくなれは、ス
テップ１５に進み、書き込み用ポインタｗｐの指す照合
メモリ４内のエリアに入カデータを書き込む。
リ４のデータと同じでなければ、ステップ１３において
、ポインタｓｐに１デ一タ分の長さ？加え、ステップ１
４において、その値が照合メモリ４の最後尾番地より大
きいかどうか全調べ、もし、大きくなければ上述したス
テップ１２がらの動作を繰り返す。もし、ポインタｓｐ
の値が照合メモリ４の最後尾番地より大きくなれは、ス
テップ１５に進み、書き込み用ポインタｗｐの指す照合
メモリ４内のエリアに入カデータを書き込む。
次に、ステップ１６．１７では、ポインタｗｐに１デ一
タ分の長さを加え、その値が、照合メモリ４の最後尾番
地より大きいかどうかを調べ、もし大きければ、ステッ
プ１８において、ポインタｗｐに照合メモリ４の先頭番
地をセットする。
タ分の長さを加え、その値が、照合メモリ４の最後尾番
地より大きいかどうかを調べ、もし大きければ、ステッ
プ１８において、ポインタｗｐに照合メモリ４の先頭番
地をセットする。
なお、上述した例では、入力サーチと照合用メモリ４内
データとの比較は、照合用メモリ４の最後尾番地まで行
なわれる場合について説明したが、書き込み用ポインタ
ｗｐの指す帯地まで行なうようにしてもよい。
データとの比較は、照合用メモリ４の最後尾番地まで行
なわれる場合について説明したが、書き込み用ポインタ
ｗｐの指す帯地まで行なうようにしてもよい。
本発明の具体的な動作例を説明するために、次のような
フォートラン（Ｆｏｒｔｒａｎ）プログラムが計算機１
上で実行される場合全方える。
フォートラン（Ｆｏｒｔｒａｎ）プログラムが計算機１
上で実行される場合全方える。
１０ ＲＥＡＤ（５，１００）Ｍｌｏｏ） Ｉ＝１
３０ Ｃ０ＮＴＩＮＵＥ
４０ Ｉ＝Ｉ＋１
５０ ＩＦ（１，ＬＥ、ＭＡＸ） ＧＯ’ｌ’Ｏａ
０６０ ５ＴＯＰ 本プログラムにおいて、文番号５０の実行によｊ９ Ｉ
くＭＡＸが成立している場合は、文番号３０への分岐が
生じる。従って、例えばＭＡＸが１００の場合、プログ
ラムの実行順と文番号で表すと、０ ０ ０ となる。
０６０ ５ＴＯＰ 本プログラムにおいて、文番号５０の実行によｊ９ Ｉ
くＭＡＸが成立している場合は、文番号３０への分岐が
生じる。従って、例えばＭＡＸが１００の場合、プログ
ラムの実行順と文番号で表すと、０ ０ ０ となる。
これに本発明の実施例を適用した場合、以、下の動作乞
する。
する。
（１） 文番号１０．２０．３０．４０の文は分岐命
令を含まないので、分岐命令選択部２を通過しない。
令を含まないので、分岐命令選択部２を通過しない。
（２）文番号５０は分岐命令選択部盆通過後、照合用メ
モリ制御部３が文番号５０のアドレスと分岐先でめる文
番号３０のアドレスの対を照合用メモリ４に記憶すると
共に、そのテークをトレース用メモリ制御部５に送る。
モリ制御部３が文番号５０のアドレスと分岐先でめる文
番号３０のアドレスの対を照合用メモリ４に記憶すると
共に、そのテークをトレース用メモリ制御部５に送る。
（３）文番号５０の２度目以降の実行時は、照合用メモ
リ制御部３が、照合用メモリ４内に文番号５０から文番
号３０への分岐データがｎピ憶されていること全確認し
て、そのテークをトレース用メモリ制御部５へ送らない
ようにする。
リ制御部３が、照合用メモリ４内に文番号５０から文番
号３０への分岐データがｎピ憶されていること全確認し
て、そのテークをトレース用メモリ制御部５へ送らない
ようにする。
（４）トレース用メモリ制御部５は、照合用メモリ制御
部３から送ら扛る分岐テークをトレース用メモリ６に記
憶する。
部３から送ら扛る分岐テークをトレース用メモリ６に記
憶する。
以上のように、従来の命令トレース装置では文番号５０
から３０への分岐テークをその実際の笑何回数分（上記
例では９９回分）たけトレース用メモリに記憶するが、
本実施例では１回分で隣む。
から３０への分岐テークをその実際の笑何回数分（上記
例では９９回分）たけトレース用メモリに記憶するが、
本実施例では１回分で隣む。
なお、本発明の実施例には第３図および第４図に示すよ
うな俊形例が考えら扛る。
うな俊形例が考えら扛る。
第３図は、第１図の照合用メモリ４の代りに、トレース
用メモリ６盆兼用する例でめる。通常は照合用メモリ４
は七の用法に依存してトレース用メモリ６よりもアクセ
ス時間が短いものを用いる必要がるる場合が多いが、そ
の必要のない場合は、本方式が可能である。
用メモリ６盆兼用する例でめる。通常は照合用メモリ４
は七の用法に依存してトレース用メモリ６よりもアクセ
ス時間が短いものを用いる必要がるる場合が多いが、そ
の必要のない場合は、本方式が可能である。
第４図は、第１図のトレース用メモリ６を設けず、直接
、外部配憶装置７に書き込む例である。
、外部配憶装置７に書き込む例である。
通常は外部記憶装置への書き込みに要する時間はトレー
ス用命令の入力間隔より大きいため、トレース用メモリ
６をバッファとして用いるが、そうでない場合は本方式
が可能でるる。
ス用命令の入力間隔より大きいため、トレース用メモリ
６をバッファとして用いるが、そうでない場合は本方式
が可能でるる。
以上述べた実施例からも解るように、本発明によれは、
従来の命令トレース装置において、実際の夾行回数分の
分岐命令テークを収集していたもの葡はとんどの場合１
回分のテークたけ収集するようにしたため、トレース用
メモリの使用効率を大幅に向上できる。
従来の命令トレース装置において、実際の夾行回数分の
分岐命令テークを収集していたもの葡はとんどの場合１
回分のテークたけ収集するようにしたため、トレース用
メモリの使用効率を大幅に向上できる。
第１図は本発明による命令トレース装置の一実施例の構
成図、第２図は第１図の照合用メモリ制（９） 軸部の動作の一例會示すフローチャート、第３図および
第４図はそれぞｆ本発明による命令トレース装置の他の
実施例の構成図でめる。 ３・・・照合用メモリ制御部、４・・・照合用メモリ、
６・・・トレース用メモリ。 代理人 弁理士 薄田利辛 （１０） 茅１図 葛 ２ 図 第３図 肩 ４ 図
成図、第２図は第１図の照合用メモリ制（９） 軸部の動作の一例會示すフローチャート、第３図および
第４図はそれぞｆ本発明による命令トレース装置の他の
実施例の構成図でめる。 ３・・・照合用メモリ制御部、４・・・照合用メモリ、
６・・・トレース用メモリ。 代理人 弁理士 薄田利辛 （１０） 茅１図 葛 ２ 図 第３図 肩 ４ 図
Claims (1)
- 【特許請求の範囲】 １、最も最近に入力された所定数の分岐命令のアドレス
とその分岐先アドレスの対のデータを記憶する第１のメ
モリ手段と、新たに入力された一 分岐命令のアドレスとその分許先アドレスの対のデータ
が、上記第１のメモリ手段に記憶されているかどうか全
照合し、配憶されていない時のみそのデータを出力する
よう制御する制御手段とを備えたことを特徴とする命令
トレース装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56201620A JPS58103047A (ja) | 1981-12-16 | 1981-12-16 | 命令トレ−ス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56201620A JPS58103047A (ja) | 1981-12-16 | 1981-12-16 | 命令トレ−ス装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58103047A true JPS58103047A (ja) | 1983-06-18 |
| JPH0434181B2 JPH0434181B2 (ja) | 1992-06-05 |
Family
ID=16444074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56201620A Granted JPS58103047A (ja) | 1981-12-16 | 1981-12-16 | 命令トレ−ス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58103047A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7155570B1 (en) | 2000-09-29 | 2006-12-26 | Intel Corporation | FIFO write/LIFO read trace buffer with software and hardware loop compression |
| US7885806B2 (en) | 2002-08-19 | 2011-02-08 | Semiconductor Technology Academic Research Center | Simulation method and simulation system of instruction scheduling |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5567853A (en) * | 1978-11-16 | 1980-05-22 | Nec Corp | Logic device |
-
1981
- 1981-12-16 JP JP56201620A patent/JPS58103047A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5567853A (en) * | 1978-11-16 | 1980-05-22 | Nec Corp | Logic device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7155570B1 (en) | 2000-09-29 | 2006-12-26 | Intel Corporation | FIFO write/LIFO read trace buffer with software and hardware loop compression |
| US7885806B2 (en) | 2002-08-19 | 2011-02-08 | Semiconductor Technology Academic Research Center | Simulation method and simulation system of instruction scheduling |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0434181B2 (ja) | 1992-06-05 |
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