JPH1198381A - ビデオ信号処理装置および方法 - Google Patents

Abstract

(57)【要約】 【課題】 大容量のメモリを別途設けること無く、簡易
な構成で、入力ビデオ信号と外部同期信号との位相差を
吸収する。 【解決手段】 ラインメモリ５７に対する書き込みは、
入力同期信号に基づいてなされ、読み出しは、外部同期
信号に同期してなされる。判定回路５４で、入力同期信
号と読み出しアドレスとから、メモリ５７で読み／書き
のアドレスが競合が判定される。競合が有れば、端子５
２Ｂ及び端子７１Ｂが選択され、遅延回路７０を介した
入力同期信号に基づく書き込みアドレス信号ＷＡに従
い、信号が遅延回路５１を介してメモリ５７に書き込ま
れる。競合が無ければ、端子５２Ａ及び端子７１Ａが選
択され、入力同期信号に基づく信号ＷＡに従い書き込ま
れる。読み出されたビデオ信号は、後段の圧縮符号化の
ためのシャフリング回路で、フレームメモリを利用して
ライン単位の位相差を吸収される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、入力されるビデ
オ信号と外部から供給される同期信号との位相差を、効
率的に吸収するようにしたビデオ信号処理装置および方
法に関する。

【０００２】

【従来の技術】例えば業務用ＶＴＲ（ビデオテープレコ
ーダ）では、編集や同期運用を行うために、基準信号と
して、入力ビデオ信号とは別に外部より供給される外部
同期信号が用いられることがある。ビデオ信号の編集を
行なうスタジオなどでは、それぞれの装置を同期させて
運用するために、同一の外部同期信号が編集器やカメ
ラ、ＶＴＲなどといった複数の機器に接続される。

【０００３】このとき、ビデオ信号は、例えば信号経路
を切り換えるスイッチャなどの機器を経由するため、こ
の外部同期信号に対して遅れる場合がある。また、場合
によっては、ビデオ信号が外部同期信号に対して進むこ
とも有り得る。したがって、このような目的に使用され
る機器においては、外部同期信号と入力ビデオ信号との
間にある程度の位相差が存在しても、その位相差を吸収
し、問題無く動作するようになされている。

【０００４】図７は、この位相差を吸収するようにされ
た、従来例によるビデオテープレコーダの構成の一例を
示す。入力端１００からビデオ信号が入力される。ここ
では、このビデオ信号は、クロック周波数が例えば７
４．２５Ｈｚのディジタルビデオデータとして供給され
る。入力ビデオ信号は、ＴＢＣ(Time Base Corrector)
バッファ１０１に供給される。このＴＢＣバッファ１０
１は、通常ＦＩＦＯなどのメモリによって構成され、入
力ビデオ信号と外部同期信号との位相差を吸収する。こ
の従来例における位相差の吸収については、後述する。

【０００５】ＴＢＣバッファ１０１によって一定の位相
に揃えられたビデオ信号は、ディジタルフィルタ１０２
で帯域制限されると共に、サンプリング位相を変換され
る。フィルタ１０２の出力がクロック乗せ替え回路１０
３に供給される。クロック乗せ替え回路１０３で、ビデ
オ信号のクロック周波数が７４．２５ＭＨｚから５／８
の略４６．４１ＭＨｚのシステムクロックへと乗せ替え
られる。

【０００６】クロックの乗せ替えがなされたビデオ信号
がシャフリング回路１０４に供給される。シャフリング
回路１０４では、フレームメモリ１０５を用いて、フレ
ーム単位の画像データの構成をシャフリングしランダム
にする。シャフリング回路１０４の出力がＢＲＲ(Bit R
ate Reduction)エンコーダ１０６で所定の方法により圧
縮符号化され２系統の信号とされた後、ＥＣＣ(Error C
orrecting Code) エンコーダ１０７で、記録再生におけ
る誤り訂正のために誤り訂正符号化される。この信号が
記録アンプ１０８に供給され記録に適した信号とされ、
それぞれ互いにアジマスの異なる一対のヘッドからなる
記録ヘッド１０９Ａおよび１０９Ｂによって、ヘリカル
スキャン方式で以て磁気テープ１１０に対して記録され
る。

【０００７】再生時は、それぞれ互いにアジマスの異な
る一対のヘッドからなる再生ヘッド１２０Ａおよび１２
０Ｂによって、磁気テープ１１０から再生信号が読み出
される。再生信号は、再生アンプ１２１を介してＥＣＣ
デコーダ１２２に供給され、誤り訂正符号を復号化され
ＢＲＲデコーダ１２３に供給される。ＢＲＲデコーダ１
２３で圧縮符号化を解かれると共に、１系統とされたビ
デオ信号がデシャフリング回路１２４に供給され、ラン
ダムにされた画像データの構成が戻される。

【０００８】デシャフリング回路１２４から出力された
ビデオ信号は、コンシール回路１２５に供給され、ＥＣ
Ｃデコーダ１２２で誤り訂正しきれなかった画像データ
の修整がなされ、クロック乗せ替え回路１２６に供給さ
れ、４６．４１ＭＨｚから７４．２４ＭＨｚへとクロッ
ク周波数の乗せ替えが行なわれる。クロック乗せ替え回
路１２６から出力されたビデオ信号は、補間フィルタ１
２７で元のサンプリング位相に変換され、出力端１２８
から出力される。

【０００９】なお、外部同期信号は、端子１３０を介し
てタイミング発生回路１３１に対して供給される。タイ
ミング発生回路１３１では、供給された外部同期信号に
基づき、このビデオテープレコーダで使用される、種々
のタイミング信号を発生する。図７において、記録側で
はクロック乗せ替え回路１０３以降、再生側ではクロッ
ク乗せ替え回路１０３以前がこのタイミング信号に基づ
き動作する。

【００１０】このような従来技術による構成において、
ＴＢＣバッファ１０１で行なわれる、入力ビデオ信号と
外部同期信号との位相差吸収の動作を、図８のタイミン
グチャートを用いて説明する。なお、図８Ａに入力デー
タとして例示されるビデオ信号は、第１ラインから第１
１２５ラインまでの１１２５本のラインデータで構成さ
れる、ＨＤ(High Definition) ＴＶ信号である。図８Ｂ
の外部同期信号に対して、入力データが図８Ｃ〜図８Ｅ
に示される、位相１〜位相３の範囲で位相ずれを生じた
例である。なお、図８Ｃ以下は、図８Ａおよび図８Ｂに
おけるフレームの切り変わりの部分が拡大されて示され
ている。すなわち、図８Ｂと図８Ｆとに示される外部同
期信号は、同一の信号を示す。

【００１１】外部同期信号に対して位相が進んだ位相１
の入力データの場合は、”ａ”の位置のデータを、例え
ばＴＢＣバッファ１０１が有するＦＩＦＯメモリで”
ｘ”の位置まで遅延され、図８Ｇに示される入力位相差
補正後の位相とされる。また、外部同期信号と位相が略
一致した位相２の場合でも、”ｂ”の位置のデータが”
ｘ”まで遅延される。同様に、外部同期信号に対して位
相が遅れた位相３の場合は、”ｃ”の位置のデータが”
ｘ”まで遅延される。このように、位相１から位相３の
範囲での位相差に入力されたデータは、ＦＩＦＯメモリ
によって、常に一定の位相に揃えられる。

【００１２】この動作は、ＦＩＦＯメモリの書き込み制
御を入力データから作成し、読み出し制御を外部同期信
号から作成することで実現できる。また、この従来例の
場合では、吸収可能な外部同期信号と入力信号の位相差
は、このＦＩＦＯメモリの容量で決まることは明らかで
ある。つまり、ＦＩＦＯのメモリ容量に応じた大きさの
ウィンドウによって、位相１と位相３の位置が決定され
る。

【００１３】

【発明が解決しようとする課題】このように、従来例で
は、入力データと外部同期信号との位相差を吸収するた
めのウインドウを大きく持たせようとした場合には、入
力部に大容量のＦＩＦＯメモリを設けなければならない
という問題点があった。

【００１４】また、この従来例の構成では、入力クロッ
クからビデオテープレコーダ内部のクロックであるシス
テムクロックへの乗せ替えを行ない、その上、７４．２
５ＭＨｚから４６．４１ＭＨｚへのクロック周波数の乗
せ替えをする必要があった。そのため、クロックの管理
が複雑になってしまうという問題点があった。

【００１５】さらに、入力部に大容量のＦＩＦＯメモリ
を設ける必要があるために、構成をＩＣ化する場合に、
ＩＣの中に組み込むには大き過ぎてしまい、外部メモリ
が必要となってしまう。そのため、部品点数の増加を招
き、消費電力やコストなどが嵩んでしまうという問題点
があった。

【００１６】したがって、この発明の目的は、大容量の
メモリを別途設けること無く、簡易な構成で、入力ビデ
オ信号と外部同期信号との位相差を吸収するようなビデ
オ信号処理装置および方法を提供することにある。

【００１７】

【発明が解決しようとする課題】この発明は、上述した
課題を解決するために、外部同期信号が供給され、入力
されたビデオ信号を外部同期信号と同期させて信号処理
を行なうビデオ信号処理装置において、１ライン分より
小さい遅延量を有する遅延手段と、少なくとも１ライン
分の容量を有し、入力ビデオ信号に基づき書き込みがな
されると共に外部同期信号に基づき読み出しがなされ、
書き込みと読み出しとが並列的に行なわれるメモリと、
入力ビデオ信号をメモリに書き込む際に、入力ビデオ信
号に対して遅延手段による遅延を与えるかどうかを選択
する選択手段と、メモリの書き込みアドレスと読み出し
アドレスとの関係を監視し、監視結果に基づき、書き込
みアドレスと読み出しアドレスとの間の競合を防止する
ように、選択手段による選択を制御する判定手段とを備
えたことを特徴とするビデオ信号処理装置である。

【００１８】また、この発明は、上述した課題を解決す
るために、外部同期信号が供給され、入力されたビデオ
信号を外部同期信号と同期させて信号処理を行なうビデ
オ信号処理方法において、１ライン分より小さい遅延量
を有する遅延のステップと、少なくとも１ライン分の容
量を有し、入力ビデオ信号に基づき書き込みがなされる
と共に外部同期信号に基づき読み出しがなされ、書き込
みと読み出しとが並列的に行なわれるメモリと、入力ビ
デオ信号をメモリに書き込む際に、入力ビデオ信号に対
して遅延のステップによる遅延を与えるかどうかを選択
する選択のステップと、メモリの書き込みアドレスと読
み出しアドレスとの関係を監視し、監視結果に基づき、
書き込みアドレスと読み出しアドレスとの間の競合を防
止するように、選択のステップによる選択を制御する判
定手段とを備えたことを特徴とするビデオ信号処理方法
である。

【００１９】上述したように、この発明は、少なくとも
１ライン分の容量を有するメモリに対して入力ビデオ信
号が書き込まれ、外部同期信号に基づきメモリからの読
み出しがなされると共に、入力ビデオ信号に基づきメモ
リに対する書き込みがなされる。そして、読み出しアド
レスと書き込みアドレスとの間の競合を防止するよう
に、入力ビデオ信号に対して選択的に遅延が与えられて
メモリに書き込まれるようにされているために、外部同
期信号と入力ビデオ信号との間の１ライン内での位相差
が吸収される。

【００２０】

【発明の実施の形態】以下、この発明の実施の一形態
を、図面を参照しながら説明する。図１は、この発明が
適用されたビデオテープレコーダの構成の一例を示す。
この発明では、図７に示した従来例の構成と異なり、入
力端１から供給された入力ビデオ信号は、ＴＢＣバッフ
ァを介さずに、直接的に、帯域圧縮などを行なうフィル
タ回路２に供給される。また、クロック乗せ替え回路３
は、クロック乗せ替え処理を行なうと共に、１ライン内
の位相差の吸収を行なうようにしている。さらに、シャ
フリング回路４で、シャフリングに用いられるフレーム
メモリを利用することによって、ライン単位での位相差
吸収を行なっている。すなわち、この発明においては、
クロック乗せ替え回路３とシャフリング回路４のフレー
ムメモリとを組み合わせて、入力ビデオ信号と外部同期
信号との位相差を吸収する。

【００２１】図１において、入力端１から、クロック周
波数が例えば７４．２５Ｈｚのディジタルビデオデータ
が入力ビデオ信号として供給される。この入力ビデオ信
号は、ＨＤＴＶ信号であり、ライン数１１２５本，ライ
ン当たり２２００サンプルからなる。この入力ビデオ信
号には、垂直および水平同期に関する情報が含まれる。
この入力ビデオ信号がディジタルフィルタ２に供給さ
れ、例えば４：２：２方式のコンポーネントビデオ信号
が３：１：１方式の信号に帯域圧縮される。この帯域圧
縮により、１ライン当たりのサンプル数が２２００サン
プル×５／８＝１３７５サンプルとされる。帯域圧縮に
より、１フレームの期間内で余裕が生じる。

【００２２】また、このフィルタ２では、サンプリング
位相の変換が行なわれると共に、入力ビデオ信号に含ま
れる垂直および水平同期に関する情報が取り出される。
取り出された垂直および水平同期に関する情報に基づ
き、ライン周期のクロックである入力同期信号が生成さ
れる。

【００２３】一方、端子３０に対して、例えばフレーム
同期信号といった所定の外部同期信号が供給される。こ
の外部同期信号は、タイミング発生回路３１に供給され
る。タイミング発生回路３１では、供給された外部同期
信号に基づき、このビデオテープレコーダ内で使用され
る種々のタイミング信号を発生し、出力する。図１にお
いては、記録側ではクロック乗せ替え回路３以降、再生
側ではクロック乗せ替え回路２６以前がこのタイミング
信号に基づき動作する。

【００２４】フィルタ２の出力がクロック乗せ替え回路
３に供給される。このクロック乗せ替え回路３は、ビデ
オ信号のクロック周波数を７４．２５ＭＨｚから５／８
の４６．４１ＭＨｚ（４６．４０６２５ＭＨｚ）へと乗
せ替える。フィルタ２において、４：２：２方式から
３：１：１方式への帯域圧縮が行われているため、この
クロック周波数の乗せ替えは可能である。また、詳細は
後述するが、このクロック乗せ替え回路３は、１ライン
内の位相差を吸収するようにされた構成を有する。

【００２５】クロック乗せ替え回路３の出力がシャフリ
ング回路４に供給される。シャフリング回路４では、接
続されたフレームメモリ５を用いてフレーム単位の画像
データの構成がシャフリングされランダムにされる。こ
のシャフリングは、フレームデータが分割され、所定の
順序に従い取り出されることによってなされる。したが
って、１フレーム分の遅延が生じるため、フレームメモ
リ５は、少なくとも２フレーム分の容量を必要とする。

【００２６】ところで、ビデオ信号の垂直ブランキング
期間においては、例えば上述のシャフリング処理といっ
たデータ処理を行なう必要が無い。したがって、フレー
ムメモリ５に対する書き込み処理および読み出し処理と
の関係には、この垂直ブランキング期間に相当する余裕
が存在することになる。この余裕期間を利用して、書き
込まれるデータと読み出されるデータとの位相を調整す
ることができる。これを利用して、ライン単位での位相
の調整を行なう。

【００２７】この発明では、このシャフリング回路４の
フレームメモリ５と、上述のクロック乗せ替え回路３と
を組み合わせることによって、入力ビデオ信号と外部同
期信号との位相差の吸収を行なう。

【００２８】図２は、この発明による、入力ビデオ信号
と外部同期信号との位相差吸収の動作を示すタイミング
チャートである。図２Ａ〜図２Ｆは、従来技術で既に説
明した図８Ａ〜図８Ｆと同一である。図２Ａに示される
ように、１フレーム当たり１１２５ラインからなるＨＤ
ＴＶ信号が入力データとして供給され、図２Ｂに示され
る外部同期信号は、１フィールド毎に反転する。

【００２９】図２Ｃ以下は、フレームの切り替わり点を
拡大して示す。図２Ｃ〜図２Ｅは、図２Ｂの外部同期信
号に対して、それぞれ位相１，位相２，および位相３の
位相ずれを生じた入力データの例である。ライン番号を
データ毎に記す。入力データは、先ず、クロック乗せ替
え回路３で、１ライン内の位相差を吸収される。この例
では、位相１で入力されたデータは、”ａ”の位置のデ
ータが”ｘ”の位置まで補正される（図２Ｇ）。入力デ
ータが位相２の場合は、”ｂ”の位置のデータが”ｙ”
の位置まで補正される（図２Ｈ）。位相３の場合に
は、”ｃ”の位置のデータが”ｚ”の位置まで補正され
る（図２Ｉ）。このように、クロック乗せ替え回路３で
は、１ライン単位で、位相が所定位置に合わせ込まれ
る。

【００３０】このままでは、記録されるデータにおい
て、位相によってライン単位のずれが生じてしまう。こ
のライン単位のずれは、シャフリング回路４において、
フレームメモリ５に対してこのビデオ信号が書き込まれ
る際の書き込みアドレスを、入力データに基づき発生さ
せると共に、フレームメモリ５からビデオ信号を読み出
す際の読み出しアドレスは、外部同期信号に基づき発生
させることで、補正することができる。図２Ｊは、この
ような制御によりフレームメモリ５から読み出されるデ
ータの例を示す。上述したように、垂直ブランキング期
間にはシャフリング処理を行なう必要が無いため、この
ようなライン単位の位相のずれを補正し、吸収すること
ができる。

【００３１】なお、垂直ブランキング期間の信号は、こ
のシャフリング回路４の後段においてビデオ信号に付加
することができるし、また、記録時には垂直ブランキン
グ期間の信号の記録を行なわずに、再生後に付加するよ
うにもできる。

【００３２】このように、シャフリング回路４で位相を
補正されたビデオ信号は、ＢＲＲエンコーダ６に供給さ
れ、動き検出ならびにＤＣＴを用いて圧縮符号化される
と共に、２系統の信号とされる。これらの信号は、ＥＣ
Ｃエンコーダ７に供給され、記録再生における誤り訂正
のために、例えばリード・ソロモン符号を用いた積符号
によって誤り訂正符号化され、記録アンプ８を介して記
録に適した信号とされ、記録ヘッド９Ａおよび９Ｂによ
って、ヘリカルスキャン方式で以て磁気テープ１０に対
して記録される。

【００３３】ＢＲＲエンコーダ６で２系統に振り分けら
れたビデオ信号が回転ドラムの１回転で記録される。図
示しないが、記録ヘッド９Ａおよび９Ｂは、それぞれ、
互いにアジマスが異ならされ回転ドラムに対して対向す
る位置に設けられる２つのヘッドからなる。記録アンプ
８は、回転ドラムの１８０°の回転で切り替えられるス
イッチ回路を有し、ビデオ信号が供給されるヘッドを選
択する。したがって、この例では、回転ヘッドの１回転
で、４トラックが同時に形成される。

【００３４】再生時は、磁気テープ１０から再生ヘッド
２０Ａおよび２０Ｂで再生信号が読み出される。なお、
再生ヘッド２０Ａおよび２０Ｂは、記録ヘッド９Ａおよ
び９Ｂと略同様の構成によってなる。再生信号は、再生
アンプ２１を介してＥＣＣデコーダ２２に供給され、誤
り訂正符号を復号化される。誤り訂正の結果は、ビデオ
信号と共に後段に送られる。ＥＣＣデコーダ２２の出力
がＢＲＲデコーダ２３に供給される。ＢＲＲデコーダ２
３で２系統の信号が１系統に戻され、圧縮符号化を解か
れる。圧縮符号化を解かれたビデオ信号がデシャフリン
グ回路２４に供給され、ランダムにされた画像データの
構成が戻される。

【００３５】デシャフリング回路２４から出力されたビ
デオ信号は、コンシール回路２５に供給される。コンシ
ール回路２５では、ビデオ信号と共に送られた誤り訂正
結果に基づき、ＥＣＣデコーダ１２２で誤り訂正しきれ
なかった画像データの修整を行なう。この修整は、例え
ば画像の相関性を利用して、時間軸または画面内の情報
に基づきなされる。コンシール回路２５から出力された
ビデオ信号は、クロック乗せ替え回路２６に供給され、
４６．４１ＭＨｚから７４．２４ＭＨｚへとクロック周
波数の乗せ替えが行なわれる。クロック乗せ替え回路２
６から出力されたビデオ信号は、補間フィルタ２７で元
のサンプリング位相に変換され、出力端２８から出力さ
れる。

【００３６】次に、上述の、クロック乗せ替え回路３に
ついて説明する。図３は、クロック乗せ替え回路３の構
成の一例を示す。この回路では、１ライン分のメモリ
と、極く僅かな遅延のためのメモリとを組み合わせるこ
とで、１ライン内の位相変動を、全ての状態について補
正する。

【００３７】クロック乗せ替え回路３に供給されたビデ
オ信号は、端子５０から遅延回路５１に供給されると共
に、セレクタ５２の端子５２Ａに供給される。遅延回路
５１は、ビデオ信号に対して例えば数１０サンプル程度
の遅延を生じさせるような、例えば小規模なメモリある
いはフリップフロップからなる。遅延回路５１の出力
は、セレクタ５２の端子５２Ｂに供給される。セレクタ
５２の出力は、書き込みと読み出しとを並行して行なう
ことが可能なデュアルポートメモリ５７に供給される。

【００３８】デュアルポートメモリ５７は、ビデオ信号
の１ライン分、すなわち１３７５サンプルのデータが記
憶可能な容量を有する。このデュアルポートメモリ５７
からのデータの読み出しは、読み出しアドレス発生回路
５９で発生された読み出しアドレス信号ＲＡによって制
御される。読み出しアドレス発生回路５９に対して、タ
イミング発生回路５６から、端子５５から供給された外
部同期信号に基づき発生された読み出し開始信号６２が
供給される。この信号６２に基づき、読み出しアドレス
発生回路５９によって読み出しアドレス信号ＲＡが発生
される。

【００３９】一方、デュアルポートメモリ５７に対する
データの書き込みは、書き込みアドレス発生回路５８で
発生された書き込みアドレス信号ＷＡによって制御され
る。この書き込みアドレス発生信号ＷＡの発生について
説明する。

【００４０】上述した入力同期信号がフィルタ回路２か
らこのクロック乗せ替え回路３に対して供給される。こ
の入力同期信号が端子５３を介して判定回路５４の一方
の入力端に供給される。また、それと共に、入力同期信
号は、遅延回路７０ならびにセレクタ７１の端子７１Ａ
に供給される。遅延回路７０の出力がセレクタ７１の端
子７１Ｂに供給される。遅延回路７０は、上述の遅延回
路５１と同一の遅延時間で以て入力信号を遅延させる。

【００４１】判定回路５４の他方の入力端には、読み出
しアドレス発生回路５９から読み出しアドレス信号ＲＡ
が供給される。判定回路５４において、入力同期信号に
基づき読み出しアドレス信号ＲＡが監視され、デュアル
ポートメモリ５７において読み出しと書き込みのアドレ
スが競合しないかどうかが判定される。すなわち、入力
同期信号と読み出しアドレス信号ＲＡとが比較され、信
号ＲＡにおけるライン先頭を示すアドレス信号と入力同
期信号とが所定タイミング以内に接近していないかどう
かが判定される。

【００４２】この判定結果に基づき、アドレスの競合を
防止するように、セレクタ５２に対して端子５２Ａおよ
び端子５２Ｂとを選択する制御信号が供給されると共
に、セレクタ７１に対して端子７１Ａおよび端子７１Ｂ
とを選択する制御信号が供給される。セレクタ７１の出
力が書き込み開始信号６１として、書き込みアドレス発
生回路５８に対して供給される。書き込みアドレス発生
回路５８において、書き込み開始信号６１に基づき書き
込みアドレス信号ＷＡが発生される。

【００４３】なお、読み出しアドレス信号ＲＡによるメ
モリ５７からのデータの読み出しは、このクロック乗せ
替え回路３の出力側のクロック、この例では周波数４
６．４１ＭＨｚのクロックに基づきなされる。また、書
き込みアドレス信号ＷＡによるデータの書き込みは、ク
ロック乗せ替え回路の入力側のクロック、この例では周
波数７４．２５ＭＨｚのクロックに基づきなされる。こ
れにより、このクロック乗せ替え回路３でのクロック乗
せ替えが行なわれる。

【００４４】判定回路５４における判定について、さら
に詳細に説明する。セレクタ５２で端子５２Ａから供給
される信号を書き込もうとする際の書き込みアドレス
と、読み出しアドレス信号ＲＡによって示される読み出
しアドレスとの関係から、メモリ５７において、書き込
みアドレスと読み出しアドレスとが競合しているかどう
かを知ることができる。端子５２Ａから供給される信号
は、入力同期信号に同期する信号である。したがって、
上述したように、入力同期信号と読み出しアドレス信号
ＲＡとを監視することで、メモリ５７における読み出し
および書き込みのアドレスの競合を知ることができる。

【００４５】これらのアドレスが競合しない場合は、セ
レクタ５２は、判定回路５４によって端子５２Ａを選択
するように制御される。また、それと共に、セレクタ７
１は、端子７１Ａを選択するように制御される。

【００４６】一方、若し、上述の条件、すなわちセレク
タ５２で端子５２Ａが選択されている条件の下でアドレ
ス競合が起こりそうな場合には、セレクタ５２が端子５
２Ｂを選択し、セレクタ７１が端子７１Ｂを選択するよ
うに制御される。すると、入力データが遅延回路５１で
遅延されてメモリ５７に供給される。それと共に、入力
同期信号が遅延回路７０で遅延された書き込み開始信号
６１に基づき、書き込みアドレス信号ＷＡがデータの遅
延に対応させて発生される。これにより、メモリ５７に
おける、書き込みアドレスと読み出しアドレスとの競合
が防がれる。

【００４７】このように制御することで、遅延回路５１
の遅延量は、メモリ５７の書き込みと読み出し動作でア
ドレス競合が回避できるだけの、ごく小さな量を確保す
るだけでよい。

【００４８】なお、このような制御を行なう際に、例え
ばセレクタ５２を切り替えるための判定条件付近に、書
き込みおよび読み出しのアドレスが存在すると、セレク
タ５２の制御が端子５２Ａおよび５２Ｂとの間で安定し
なくなることが考えられる。これを防ぐために、この実
施の一形態では、この遅延動作を選択するセレクタ５２
の動作に、ヒステリシスを持たせている。これは、遅延
動作をＯＮからＯＦＦへ、ＯＦＦからＯＮへと切り替え
るアドレス関係の条件をずらしておくことで実現でき
る。これにより、異種クロック間での微妙な位相関係時
に発生する選択動作を安定させることができる。

【００４９】図４は、セレクタ５２において端子５２Ａ
が選択される場合について示す。図４Ａに示される入力
信号データが端子５２Ａに供給される。図４Ｂは、図４
Ａの入力信号データに同期した、先頭位置を示すタイミ
ング信号である入力同期信号を示す。図４Ｃは、図４Ａ
の入力信号データを遅延素子５１で遅延させたものであ
り、この信号が端子５２Ｂに供給される。図４Ｄに示さ
れる遅延同期信号は、図４Ｃの信号に同期したタイミン
グ信号、すなわち、遅延回路６１の出力である。また、
図４Ｅは、読み出しアドレス信号ＲＡおよびセレクタ５
２の選択状態を示す。図４Ｆは、書き込みアドレス信号
ＷＡであり、図４Ｇは、書き込み開始信号６２である。

【００５０】なお、図４Ｅでは、図４下部に凡例として
示される、端子５２Ａを選択する区間（図の白色の区
間），端子５２Ｂを選択する区間（濃い斜線の区間），
および入力信号の位相との関係により状態が変化される
区間（薄い斜線の区間）の、３種類の区間が存在する。
なお、最後の、薄い斜線の区間は、入力信号の位相がこ
の区間を通過したかどうかでセレクタ５２の制御を切り
替える。入力信号の位相がこの区間を通過した場合に
は、セレクタ５２の選択を切り替える。すなわち、この
区間を通過せずに入力信号の位相が戻った場合には、選
択は変化しない。このように、セレクタ５２の選択に関
して、薄い斜線および濃い斜線の区間で示されるヒステ
リシスが設けられる。

【００５１】図４Ｂに示される入力同期信号で、判定回
路５４に図４Ｅに示される読み出しアドレス信号ＲＡが
取り込まれる。そして、この読み出しアドレス信号ＲＡ
から得られる読み出しアドレスと、入力同期信号のタイ
ミングとが比較されることにより、メモリ５７の書き込
みと読み出しとのアドレスが競合するかどうかが判る。
競合しないとされた場合には、図４Ａの入力データ信号
と図４Ｂの入力同期信号とから書き込みアドレス信号Ｗ
Ａが発生され、この信号ＷＡに従って、入力データ信号
がメモリ５７に書き込まれる。

【００５２】図５は、セレクタ５２において端子５２Ｂ
が選択される場合について示す。なお、図５Ａ〜図５Ｇ
のそれぞれおよび凡例の意味は、上述の図４と同一であ
る。図５Ｂに示される入力同期信号で、判定回路５４に
図５Ｅの読み出しアドレス信号ＲＡが取り込まれる。こ
の図５の場合には、図５Ｂに示される入力同期信号で、
判定回路５４に図５Ｅの読み出しアドレス信号ＲＡが取
り込まれる。そして、上述と同様にして、読み出しアド
レスと入力同期信号とにより、この図５の例では、書き
込みと読み出しとが接近しておりアドレスの競合が発生
しそうであることが判る。

【００５３】この場合には、端子５０から入力されてき
た信号をそのままメモリ５７に書き込まない。セレクタ
５２が端子５２Ｂに切り替えられ、遅延回路５１で遅延
された入力データ信号が選択されると共に、セレクタ７
１で、図５Ｄに示される遅延同期信号が選択される。し
たがって、遅延回路５１で遅らせた分、メモリ５７への
書き込み動作がタイミングが遅れる。これにより、メモ
リ５７の書き込みアドレスと読み出しアドレスとが離さ
れ、アドレスの競合が避けられる。

【００５４】図６は、入力データの位相変化の方向によ
る、セレクタ５２の切り替えタイミングの一例について
示す。図中の矢印は、位相の変化の方向を示す。位相が
図中で左から右へ変化する場合と、右から左へと変化す
る場合とで、セレクタ５２の切り替えのタイミングをそ
れぞれ図６Ｂおよび図６Ｃに示されるように異ならせ
る。こうすることにより、図６Ａに示されるように、セ
レクタ５２の選択動作に対してヒステリシスが持たされ
る。

【００５５】なお、上述の図３では、クロック乗せ替え
回路３を遅延素子５１とセレクタ５２とで構成している
が、これはこの例に限定されるものではない。例えば、
これらを共にメモリで構成し、メモリの遅延量を切り替
えることで同様の効果を得ることも可能である。

【００５６】また、上述では、クロック乗せ替え回路３
において、異なる周波数の異なるクロックに変換する場
合について説明したが、これはこの例に限定されるもの
ではない。この構成は、クロック乗せ替え回路３におい
て、同一周波数で異なるクロックに変換する場合につい
ても有効なものである。この場合、例えば、入力データ
信号および出力データ信号のクロック周波数は、共に７
４．２５ＭＨｚであり、メモリ５７は、２２００サンプ
ル分の容量が必要とされる。

【００５７】

【発明の効果】以上説明したように、この発明によれ
ば、クロック乗せ替え回路が有するメモリに対するビデ
オ信号の書き込みの際に、読み出しアドレスと入力同期
信号との関係に基づき、読み出しアドレスと書き込みア
ドレスとが競合しないようにしている。そのため、クロ
ック乗せ替え回路で、外部同期信号と入力ビデオ信号と
のライン内での位相差を吸収することができる。また、
垂直ブランキング期間を利用することで、シャフリング
回路が有するフレームメモリを利用して、ライン単位の
位相差を吸収することができる。

【００５８】そのため、入力部におけるＴＢＣバッファ
を省略でき、さらに入力部におけるクロック変換処理を
削減できるため、構成をシンプルにすることができる効
果がある。したがって、回路規模やメモリを削減でき、
コストや消費電力などの点で有利であるという効果があ
る。

【００５９】また、容量の大きな、シャフリングに使用
されるフレームメモリを位相差吸収とで共用すること
で、メモリー容量を増加させること無く、大きな入力ウ
インドウを持たせることが容易に可能であるという効果
がある。

【００６０】さらに、クロック乗せ替え回路における１
ライン内での位相差吸収処理では、従来では２ライン分
の容量を有するメモリを必要としてた。しかしながら、
この発明では、上述したように、１ライン内の位相差吸
収の構成を、１ライン分の容量に僅かな容量を加えただ
けの小容量のメモリで実現している。そのため、構成を
ＩＣ化する場合にも、１つのチップ内に組み込むことが
容易となるという効果がある。

【図面の簡単な説明】

【図１】この発明が適用されたビデオテープレコーダの
構成の一例を示すブロック図である。

【図２】この発明による、入力ビデオ信号と外部同期信
号との位相差吸収の動作を示すタイミングチャートであ
る。

【図３】クロック乗せ替え回路の構成の一例を示すブロ
ック図である。

【図４】書き込みアドレスのヒステリシス動作を説明す
るための図である。

【図５】書き込みアドレスのヒステリシス動作を説明す
るための図である。

【図６】書き込みアドレスのヒステリシス動作を説明す
るための図である。

【図７】従来例によるビデオテープレコーダの構成の一
例を示すブロック図である。

【図８】従来例による、入力ビデオ信号と外部同期信号
との位相差吸収の動作を示すタイミングチャートであ
る。

【符号の説明】

２・・・ディジタルフィルタ、３・・・クロック乗せ替
え回路、４・・・シャフリング回路、５・・・フレーム
メモリ、６・・・ＢＲＲエンコーダ、５１・・・遅延回
路、５２・・・セレクタ、５４・・・判定回路、５７・
・・デュアルポートメモリ、５８・・・書き込みアドレ
ス発生回路、５９・・・読み出しアドレス発生回路、６
１・・・書き込み開始信号、６２・・・読み出し開始信
号、７０・・・遅延回路、７１・・・セレクタ、ＷＡ・
・・書き込みアドレス信号、ＲＡ・・・読み出しアドレ
ス信号

Claims (4)

【特許請求の範囲】
1. 【請求項１】 外部同期信号が供給され、入力されたビ
   デオ信号を上記外部同期信号と同期させて信号処理を行
   なうビデオ信号処理装置において、 １ライン分より小さい遅延量を有する遅延手段と、 少なくとも１ライン分の容量を有し、入力ビデオ信号に
   基づき書き込みがなされると共に外部同期信号に基づき
   読み出しがなされ、該書き込みと該読み出しとが並列的
   に行なわれるメモリと、 上記入力ビデオ信号を上記メモリに書き込む際に、該入
   力ビデオ信号に対して上記遅延手段による遅延を与える
   かどうかを選択する選択手段と、 上記メモリの書き込みアドレスと読み出しアドレスとの
   関係を監視し、監視結果に基づき、上記書き込みアドレ
   スと上記読み出しアドレスとの間の競合を防止するよう
   に、上記選択手段による選択を制御する判定手段とを備
   えたことを特徴とするビデオ信号処理装置。
2. 【請求項２】 請求項１に記載のビデオ信号処理装置に
   おいて、 上記選択手段による上記選択にはヒステリシスが持たさ
   れることを特徴とするビデオ信号処理装置。
3. 【請求項３】 請求項１に記載のビデオ信号処理装置に
   おいて、 上記メモリから読み出されたビデオ信号に対して圧縮符
   号化のためのシャフリングを施すシャフリング手段と、 上記シャフリング手段に接続されるフレームメモリとを
   さらに備え、 上記フレームメモリに書き込まれた上記ビデオ信号を上
   記外部同期信号に同期させて読み出すことで、上記ビデ
   オ信号と上記外部同期信号とのライン単位での位相差を
   補正し、上記メモリと上記フレームメモリとを組み合わ
   せて上記入力ビデオ信号と上記外部同期信号との位相差
   を吸収するようにしたことを特徴とするビデオ信号処理
   装置。
4. 【請求項４】 外部同期信号が供給され、入力されたビ
   デオ信号を上記外部同期信号と同期させて信号処理を行
   なうビデオ信号処理方法において、 １ライン分より小さい遅延量を有する遅延のステップ
   と、少なくとも１ライン分の容量を有し、入力ビデオ信
   号に基づき書き込みがなさ れると共に外部同期信号に基づき読み出しがなされ、該
   書き込みと該読み出しとが並列的に行なわれるメモリ
   と、 上記入力ビデオ信号を上記メモリに書き込む際に、該入
   力ビデオ信号に対して上記遅延のステップによる遅延を
   与えるかどうかを選択する選択のステップと、 上記メモリの書き込みアドレスと読み出しアドレスとの
   関係を監視し、監視結果に基づき、上記書き込みアドレ
   スと上記読み出しアドレスとの間の競合を防止するよう
   に、上記選択のステップによる選択を制御する判定手段
   とを備えたことを特徴とするビデオ信号処理方法。