JPH1195260A - Ｔｆｔアレイ基板およびその製造方法並びに液晶表示装置 - Google Patents
Ｔｆｔアレイ基板およびその製造方法並びに液晶表示装置Info
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- JPH1195260A JPH1195260A JP26045797A JP26045797A JPH1195260A JP H1195260 A JPH1195260 A JP H1195260A JP 26045797 A JP26045797 A JP 26045797A JP 26045797 A JP26045797 A JP 26045797A JP H1195260 A JPH1195260 A JP H1195260A
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Abstract
(57)【要約】
【課題】 同一平面内に互いに平行に配置されたゲート
配線と補助容量配線や隣接するゲート配線間の静電気破
壊の発生を防止できるＴＦＴアレイ基板および液晶表示
装置を提供する。 【解決手段】 ゲート配線３や補助容量配線５と、絶縁
膜を介して配置されているソース配線１１や補助容量配
線の共通配線１３との層間ショートを防止する目的で形
成されているアモルファスシリコン層７ａおよびｎ型ア
モルファスシリコン層８ａを、互いに絶縁された状態で
配置されているゲート配線３と補助容量配線５や隣接す
るゲート配線３間において分離して形成する。
配線と補助容量配線や隣接するゲート配線間の静電気破
壊の発生を防止できるＴＦＴアレイ基板および液晶表示
装置を提供する。 【解決手段】 ゲート配線３や補助容量配線５と、絶縁
膜を介して配置されているソース配線１１や補助容量配
線の共通配線１３との層間ショートを防止する目的で形
成されているアモルファスシリコン層７ａおよびｎ型ア
モルファスシリコン層８ａを、互いに絶縁された状態で
配置されているゲート配線３と補助容量配線５や隣接す
るゲート配線３間において分離して形成する。
Description
【０００１】
【発明の属する技術分野】この発明は、薄膜トランジス
タ（以下、ＴＦＴと称する）をスイッチング素子として
搭載したＴＦＴアレイ基板およびその製造方法並びにＴ
ＦＴ型液晶表示装置に関するものである。
タ（以下、ＴＦＴと称する）をスイッチング素子として
搭載したＴＦＴアレイ基板およびその製造方法並びにＴ
ＦＴ型液晶表示装置に関するものである。
【０００２】
【従来の技術】図６は従来のＴＦＴ型液晶表示装置のＴ
ＦＴ素子を搭載したＴＦＴアレイ基板の平面図、図７は
図６のＥ−Ｅ線およびＦ−Ｆ線に沿った断面図である。
また、図６のＣ−Ｃ線に沿った断面図を図３に示す。Ｔ
ＦＴ素子は、ゲート電極２上にゲート絶縁膜６を介して
アモルファスシリコン膜からなる半導体層７、ｎ型アモ
ルファスシリコン膜からなるコンタクト層８、およびソ
ース電極１０とドレイン電極１２が順次形成されること
により構成されている。ＴＦＴアレイ基板には、ガラス
基板等の透明絶縁性基板１上にマトリクス状に配列され
た透明導電膜からなる画素電極９、この画素電極９とド
レイン電極１２を介して電気的に接続されているＴＦＴ
素子、および隣接する画素電極９の間に互いに交差する
方向に配置されたゲート電極２に接続されるゲート配線
３とソース電極１０に接続されるソース配線１１が形成
されている。また、ゲート配線３と平行に補助容量電極
４を有する補助容量配線５が形成され、補助容量電極４
と画素電極９を絶縁膜（ゲート絶縁膜６）を介して対向
させることにより保持容量を形成している。補助容量配
線５は、補助容量配線の共通配線１３に、コンタクトホ
ール１４を介して電気的に接続されている。
ＦＴ素子を搭載したＴＦＴアレイ基板の平面図、図７は
図６のＥ−Ｅ線およびＦ−Ｆ線に沿った断面図である。
また、図６のＣ−Ｃ線に沿った断面図を図３に示す。Ｔ
ＦＴ素子は、ゲート電極２上にゲート絶縁膜６を介して
アモルファスシリコン膜からなる半導体層７、ｎ型アモ
ルファスシリコン膜からなるコンタクト層８、およびソ
ース電極１０とドレイン電極１２が順次形成されること
により構成されている。ＴＦＴアレイ基板には、ガラス
基板等の透明絶縁性基板１上にマトリクス状に配列され
た透明導電膜からなる画素電極９、この画素電極９とド
レイン電極１２を介して電気的に接続されているＴＦＴ
素子、および隣接する画素電極９の間に互いに交差する
方向に配置されたゲート電極２に接続されるゲート配線
３とソース電極１０に接続されるソース配線１１が形成
されている。また、ゲート配線３と平行に補助容量電極
４を有する補助容量配線５が形成され、補助容量電極４
と画素電極９を絶縁膜（ゲート絶縁膜６）を介して対向
させることにより保持容量を形成している。補助容量配
線５は、補助容量配線の共通配線１３に、コンタクトホ
ール１４を介して電気的に接続されている。
【０００３】次に、製造方法を説明する。まず透明絶縁
性基板１上に膜厚４００ｎｍのゲート電極２、ゲート配
線３、補助容量電極４および補助容量配線５を同時に形
成する。次にプラズマＣＶＤ法によりゲート絶縁膜６を
４００ｎｍ、半導体層７を構成するアモルファスシリコ
ン膜を１２０ｎｍ、コンタクト層８を構成するｎ型アモ
ルファスシリコン膜を３０ｎｍ連続して成膜した後、ア
モルファスシリコン膜とｎ型アモルファスシリコン膜を
パターニングし、ゲート電極２上に半導体層７とコンタ
クト層８、および後工程において補助容量配線の共通配
線１３とソース配線１１が形成される領域にアモルファ
スシリコン層７ａとｎ型アモルファスシリコン層８ａを
形成する。次に透明導電膜であるＩＴＯを１００ｎｍ成
膜し、パターニングして画素電極９を形成する。次に補
助容量配線５上にコンタクトホール１４を形成する。次
に膜厚５００ｎｍのソース電極１０、ソース配線１１、
ドレイン電極１２および補助容量配線の共通配線１３を
形成する。このとき、補助容量配線５と補助容量配線の
共通配線１３がコンタクトホール１４を介して電気的に
接続される。以上の工程によりＴＦＴアレイ基板が形成
される。
性基板１上に膜厚４００ｎｍのゲート電極２、ゲート配
線３、補助容量電極４および補助容量配線５を同時に形
成する。次にプラズマＣＶＤ法によりゲート絶縁膜６を
４００ｎｍ、半導体層７を構成するアモルファスシリコ
ン膜を１２０ｎｍ、コンタクト層８を構成するｎ型アモ
ルファスシリコン膜を３０ｎｍ連続して成膜した後、ア
モルファスシリコン膜とｎ型アモルファスシリコン膜を
パターニングし、ゲート電極２上に半導体層７とコンタ
クト層８、および後工程において補助容量配線の共通配
線１３とソース配線１１が形成される領域にアモルファ
スシリコン層７ａとｎ型アモルファスシリコン層８ａを
形成する。次に透明導電膜であるＩＴＯを１００ｎｍ成
膜し、パターニングして画素電極９を形成する。次に補
助容量配線５上にコンタクトホール１４を形成する。次
に膜厚５００ｎｍのソース電極１０、ソース配線１１、
ドレイン電極１２および補助容量配線の共通配線１３を
形成する。このとき、補助容量配線５と補助容量配線の
共通配線１３がコンタクトホール１４を介して電気的に
接続される。以上の工程によりＴＦＴアレイ基板が形成
される。
【０００４】従来のＴＦＴアレイ基板では、ソース配線
１１および補助容量配線の共通引き出し配線１３の下層
には、アモルファスシリコン層７ａおよびｎ型アモルフ
ァスシリコン層８ａを形成することにより、ゲート配線
３および補助容量配線５とソース配線１１との層間ショ
ート、およびゲート配線３と補助容量配線の共通配線１
３との層間ショートを防止している。
１１および補助容量配線の共通引き出し配線１３の下層
には、アモルファスシリコン層７ａおよびｎ型アモルフ
ァスシリコン層８ａを形成することにより、ゲート配線
３および補助容量配線５とソース配線１１との層間ショ
ート、およびゲート配線３と補助容量配線の共通配線１
３との層間ショートを防止している。
【０００５】
【発明が解決しようとする課題】従来の液晶表示装置の
ＴＦＴアレイ基板は以上のように構成されているので、
ソース配線１１および補助容量配線の共通配線１３の下
層に形成されているアモルファスシリコン層７ａおよび
ｎ型アモルファスシリコン層８ａのパターンエッジに沿
って、ゲート配線３と補助容量配線５との間等、特に配
線間隔が小さい部分で静電気破壊が多発するなどの問題
があった。
ＴＦＴアレイ基板は以上のように構成されているので、
ソース配線１１および補助容量配線の共通配線１３の下
層に形成されているアモルファスシリコン層７ａおよび
ｎ型アモルファスシリコン層８ａのパターンエッジに沿
って、ゲート配線３と補助容量配線５との間等、特に配
線間隔が小さい部分で静電気破壊が多発するなどの問題
があった。
【０００６】この発明は、上記のような問題を解決する
ためになされたもので、ゲート配線と補助容量配線との
間等での静電気破壊の発生を防止できるＴＦＴアレイ基
板を形成することにより、信頼性の高い液晶表示装置を
高歩留りで提供することを目的とする。
ためになされたもので、ゲート配線と補助容量配線との
間等での静電気破壊の発生を防止できるＴＦＴアレイ基
板を形成することにより、信頼性の高い液晶表示装置を
高歩留りで提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明に係わるＴＦＴ
アレイ基板は、絶縁性基板上に制御電極を有して互い平
行に形成された複数本の制御電極配線と、制御電極およ
び制御電極配線上に形成された絶縁膜と、絶縁膜上に形
成された半導体層と、制御電極上に絶縁膜を介して形成
された半導体層と共に半導体素子を構成する第一の電極
および第二の電極と、第一の電極に電気的に接続され制
御電極配線と交差する方向に形成された複数本の第一の
電極配線と、第二の電極と電気的に接続された透明導電
膜よりなる画素電極を備え、第一の電極配線の下に形成
された半導体層は、隣接する制御電極配線間において少
なくとも一箇所で分離されているものである。また、隣
接する制御電極配線間に、この制御電極配線と同時に形
成された補助容量配線を有し、第一の電極配線の下に形
成された半導体層は、隣接する制御電極配線と補助容量
配線の間の少なくとも間隔が小さい部分では分離されて
いるものである。また、第一の電極配線と同時に形成さ
れ、コンタクトホールを介して補助容量配線に電圧を供
給する共通配線を有し、共通配線の下に形成された半導
体層は、隣接する制御電極配線と補助容量配線の間の少
なくとも間隔が小さい部分では分離されているものであ
る。また、この発明に係わる液晶表示装置は、上記ＴＦ
Ｔアレイ基板と、ＴＦＴアレイ基板と共に液晶材料を挟
持する対向基板を備えたものである。
アレイ基板は、絶縁性基板上に制御電極を有して互い平
行に形成された複数本の制御電極配線と、制御電極およ
び制御電極配線上に形成された絶縁膜と、絶縁膜上に形
成された半導体層と、制御電極上に絶縁膜を介して形成
された半導体層と共に半導体素子を構成する第一の電極
および第二の電極と、第一の電極に電気的に接続され制
御電極配線と交差する方向に形成された複数本の第一の
電極配線と、第二の電極と電気的に接続された透明導電
膜よりなる画素電極を備え、第一の電極配線の下に形成
された半導体層は、隣接する制御電極配線間において少
なくとも一箇所で分離されているものである。また、隣
接する制御電極配線間に、この制御電極配線と同時に形
成された補助容量配線を有し、第一の電極配線の下に形
成された半導体層は、隣接する制御電極配線と補助容量
配線の間の少なくとも間隔が小さい部分では分離されて
いるものである。また、第一の電極配線と同時に形成さ
れ、コンタクトホールを介して補助容量配線に電圧を供
給する共通配線を有し、共通配線の下に形成された半導
体層は、隣接する制御電極配線と補助容量配線の間の少
なくとも間隔が小さい部分では分離されているものであ
る。また、この発明に係わる液晶表示装置は、上記ＴＦ
Ｔアレイ基板と、ＴＦＴアレイ基板と共に液晶材料を挟
持する対向基板を備えたものである。
【０００８】さらにこの発明の製造方法は、絶縁性基板
上に制御電極および制御電極配線を形成する工程と、制
御電極および制御電極配線上に絶縁膜を形成する工程
と、絶縁膜上に半導体膜を成膜する工程と、制御電極
上、および第一の電極配線が形成される領域に隣接する
制御電極配線間で少なくとも一箇所の分離部分を有する
半導体層を半導体膜をパターニングすることにより同時
に形成する工程と、半導体層上に第一の電極配線を有す
る第一の電極および第二の電極を形成する工程を含むも
のである。また、絶縁性基板上に制御電極、制御電極配
線および補助容量配線を形成する工程と、制御電極、制
御電極配線および補助容量配線上に絶縁膜を形成する工
程と、絶縁膜上に半導体膜を成膜する工程と、制御電極
上、および第一の電極配線と補助容量配線の共通配線が
形成される領域に隣接する上記制御電極配線と補助容量
配線の間で分離部分を有する半導体層を半導体膜をパタ
ーニングすることにより同時に形成する工程と、半導体
層上に第一の電極配線を有する第一の電極および第二の
電極と、補助容量配線の共通配線を形成する工程を含む
ものである。
上に制御電極および制御電極配線を形成する工程と、制
御電極および制御電極配線上に絶縁膜を形成する工程
と、絶縁膜上に半導体膜を成膜する工程と、制御電極
上、および第一の電極配線が形成される領域に隣接する
制御電極配線間で少なくとも一箇所の分離部分を有する
半導体層を半導体膜をパターニングすることにより同時
に形成する工程と、半導体層上に第一の電極配線を有す
る第一の電極および第二の電極を形成する工程を含むも
のである。また、絶縁性基板上に制御電極、制御電極配
線および補助容量配線を形成する工程と、制御電極、制
御電極配線および補助容量配線上に絶縁膜を形成する工
程と、絶縁膜上に半導体膜を成膜する工程と、制御電極
上、および第一の電極配線と補助容量配線の共通配線が
形成される領域に隣接する上記制御電極配線と補助容量
配線の間で分離部分を有する半導体層を半導体膜をパタ
ーニングすることにより同時に形成する工程と、半導体
層上に第一の電極配線を有する第一の電極および第二の
電極と、補助容量配線の共通配線を形成する工程を含む
ものである。
【０００９】
実施の形態１．以下、この発明の一実施の形態であるＴ
ＦＴアレイ基板および液晶表示装置を図について説明す
る。図１は本発明の実施の形態１によるＴＦＴ型液晶表
示装置のＴＦＴ素子を搭載したＴＦＴアレイ基板の平面
図、図２は図１のＡ−Ａ線およびＢ−Ｂ線に沿った断面
図である。また、図３は図１のＣ−Ｃ線に沿った断面図
である。図において、１はガラス基板等の透明絶縁性基
板、３は透明絶縁性基板１上に形成された制御電極（本
実施の形態ではゲート電極）２を有する制御電極配線
（本実施の形態ではゲート配線）、５は透明絶縁性基板
１上に形成された補助容量電極４を有する補助容量配線
で、ゲート配線３と補助容量配線５は互いに平行に配置
されている。６はゲート電極２、ゲート配線３、補助容
量電極４および補助容量配線５を覆うように形成された
ゲート絶縁膜、７はゲート電極２上にゲート絶縁膜６を
介して形成されたアモルファスシリコン膜からなる半導
体層、８は半導体層７上に形成されたｎ型アモルファス
シリコン膜からなるコンタクト層で、コンタクト層８は
互いに間隔をおいて二つに分割されている。９はゲート
絶縁膜６上に形成されたＩＴＯ（Indium Tin Oxide）等
の透明導電膜からなる画素電極で、補助容量電極４と絶
縁膜（ゲート絶縁膜６）を介して対向することにより保
持容量を形成している。１０、１２は二つに分割された
コンタクト層８のそれぞれの上に形成された第一の電極
（本実施の形態ではソース電極）と第二の電極（本実施
の形態ではドレイン電極）で、ソース電極１０は第一の
電極配線（実施の形態ではソース配線）１１に接続さ
れ、ドレイン電極１２は画素電極９と電気的に接続され
ている。１３は補助容量配線の共通配線、１４は補助容
量配線５と補助容量配線の共通配線１３を電気的に接続
するためのコンタクトホールである。
ＦＴアレイ基板および液晶表示装置を図について説明す
る。図１は本発明の実施の形態１によるＴＦＴ型液晶表
示装置のＴＦＴ素子を搭載したＴＦＴアレイ基板の平面
図、図２は図１のＡ−Ａ線およびＢ−Ｂ線に沿った断面
図である。また、図３は図１のＣ−Ｃ線に沿った断面図
である。図において、１はガラス基板等の透明絶縁性基
板、３は透明絶縁性基板１上に形成された制御電極（本
実施の形態ではゲート電極）２を有する制御電極配線
（本実施の形態ではゲート配線）、５は透明絶縁性基板
１上に形成された補助容量電極４を有する補助容量配線
で、ゲート配線３と補助容量配線５は互いに平行に配置
されている。６はゲート電極２、ゲート配線３、補助容
量電極４および補助容量配線５を覆うように形成された
ゲート絶縁膜、７はゲート電極２上にゲート絶縁膜６を
介して形成されたアモルファスシリコン膜からなる半導
体層、８は半導体層７上に形成されたｎ型アモルファス
シリコン膜からなるコンタクト層で、コンタクト層８は
互いに間隔をおいて二つに分割されている。９はゲート
絶縁膜６上に形成されたＩＴＯ（Indium Tin Oxide）等
の透明導電膜からなる画素電極で、補助容量電極４と絶
縁膜（ゲート絶縁膜６）を介して対向することにより保
持容量を形成している。１０、１２は二つに分割された
コンタクト層８のそれぞれの上に形成された第一の電極
（本実施の形態ではソース電極）と第二の電極（本実施
の形態ではドレイン電極）で、ソース電極１０は第一の
電極配線（実施の形態ではソース配線）１１に接続さ
れ、ドレイン電極１２は画素電極９と電気的に接続され
ている。１３は補助容量配線の共通配線、１４は補助容
量配線５と補助容量配線の共通配線１３を電気的に接続
するためのコンタクトホールである。
【００１０】また、ソース配線１１と補助容量配線の共
通配線１３の下層には、アモルファスシリコン膜からな
る半導体層７およびｎ型アモルファスシリコン膜からな
るコンタクト層８のパターニングと同時に、アモルファ
スシリコン層７ａおよびｎ型アモルファスシリコン層８
ａが形成されている。なお、ゲート配線３と補助容量配
線５の間隔が小さい部分では、アモルファスシリコン層
７ａおよびｎ型アモルファスシリコン層８ａは、ゲート
配線３と補助容量配線５間で分離されている。
通配線１３の下層には、アモルファスシリコン膜からな
る半導体層７およびｎ型アモルファスシリコン膜からな
るコンタクト層８のパターニングと同時に、アモルファ
スシリコン層７ａおよびｎ型アモルファスシリコン層８
ａが形成されている。なお、ゲート配線３と補助容量配
線５の間隔が小さい部分では、アモルファスシリコン層
７ａおよびｎ型アモルファスシリコン層８ａは、ゲート
配線３と補助容量配線５間で分離されている。
【００１１】次に、製造方法を説明する。まず透明絶縁
性基板１上に膜厚４００ｎｍのゲート電極２、ゲート配
線３、補助容量電極４および補助容量配線５を同時に形
成する。次にプラズマＣＶＤ法によりゲート絶縁膜６を
４００ｎｍ、半導体層７を構成するアモルファスシリコ
ン膜を１２０ｎｍ、コンタクト層８を構成するｎ型アモ
ルファスシリコン膜を３０ｎｍ連続して成膜した後、ア
モルファスシリコン膜とｎ型アモルファスシリコン膜を
パターニングし、ゲート電極２上に半導体層７とコンタ
クト層８、および後工程において補助容量配線の共通配
線１３とソース配線１１が形成される領域にアモルファ
スシリコン層７ａとｎ型アモルファスシリコン層８ａを
形成する。なお、ゲート配線３と補助容量配線５の間隔
が小さい部分では、アモルファスシリコン層７ａおよび
ｎ型アモルファスシリコン層８ａを、ゲート配線３と補
助容量配線５間で分離して形成する。次に透明導電膜で
あるＩＴＯを１００ｎｍ成膜し、パターニングして画素
電極９を形成する。次に補助容量配線５上のゲート絶縁
膜６、アモルファスシリコン層７ａおよびｎ型アモルフ
ァスシリコン層８ａをエッチングしてコンタクトホール
１４を形成する。次に膜厚５００ｎｍのソース電極１
０、ソース配線１１、ドレイン電極１２および補助容量
配線の共通配線１３を形成する。このとき、補助容量配
線５と補助容量配線の共通配線１３がコンタクトホール
１４を介して電気的に接続される。以上の工程によりＴ
ＦＴアレイ基板を形成する。
性基板１上に膜厚４００ｎｍのゲート電極２、ゲート配
線３、補助容量電極４および補助容量配線５を同時に形
成する。次にプラズマＣＶＤ法によりゲート絶縁膜６を
４００ｎｍ、半導体層７を構成するアモルファスシリコ
ン膜を１２０ｎｍ、コンタクト層８を構成するｎ型アモ
ルファスシリコン膜を３０ｎｍ連続して成膜した後、ア
モルファスシリコン膜とｎ型アモルファスシリコン膜を
パターニングし、ゲート電極２上に半導体層７とコンタ
クト層８、および後工程において補助容量配線の共通配
線１３とソース配線１１が形成される領域にアモルファ
スシリコン層７ａとｎ型アモルファスシリコン層８ａを
形成する。なお、ゲート配線３と補助容量配線５の間隔
が小さい部分では、アモルファスシリコン層７ａおよび
ｎ型アモルファスシリコン層８ａを、ゲート配線３と補
助容量配線５間で分離して形成する。次に透明導電膜で
あるＩＴＯを１００ｎｍ成膜し、パターニングして画素
電極９を形成する。次に補助容量配線５上のゲート絶縁
膜６、アモルファスシリコン層７ａおよびｎ型アモルフ
ァスシリコン層８ａをエッチングしてコンタクトホール
１４を形成する。次に膜厚５００ｎｍのソース電極１
０、ソース配線１１、ドレイン電極１２および補助容量
配線の共通配線１３を形成する。このとき、補助容量配
線５と補助容量配線の共通配線１３がコンタクトホール
１４を介して電気的に接続される。以上の工程によりＴ
ＦＴアレイ基板を形成する。
【００１２】なお、本実施の形態では、ソース配線１１
と補助容量配線の共通配線１３の下層に形成されたアモ
ルファスシリコン層７ａおよびｎ型アモルファスシリコ
ン層８ａの分類領域は、静電気破壊が発生しやすいゲー
ト配線３と補助容量配線５の間隔が小さい部分にのみ設
けたが、配線間隔が大きい部分（図１において、補助容
量配線５と図中下側のゲート配線３の間）に分離領域を
設けてもよい。以上の工程により形成されたＴＦＴアレ
イ基板と、他の透明絶縁性基板上に対向電極等が形成さ
れた対向基板の表面に配向膜を形成後対向させ、この間
に液晶を注入してシール材で封入すると共に、対向する
ＴＦＴアレイ基板と対向基板の外側に偏光板を配置する
ことにより液晶表示素子を構成する。
と補助容量配線の共通配線１３の下層に形成されたアモ
ルファスシリコン層７ａおよびｎ型アモルファスシリコ
ン層８ａの分類領域は、静電気破壊が発生しやすいゲー
ト配線３と補助容量配線５の間隔が小さい部分にのみ設
けたが、配線間隔が大きい部分（図１において、補助容
量配線５と図中下側のゲート配線３の間）に分離領域を
設けてもよい。以上の工程により形成されたＴＦＴアレ
イ基板と、他の透明絶縁性基板上に対向電極等が形成さ
れた対向基板の表面に配向膜を形成後対向させ、この間
に液晶を注入してシール材で封入すると共に、対向する
ＴＦＴアレイ基板と対向基板の外側に偏光板を配置する
ことにより液晶表示素子を構成する。
【００１３】この発明によれば、ソース配線１１および
補助容量配線の共通配線１３の下層には、アモルファス
シリコン膜からなるアモルファスシリコン層７ａおよび
ｎ型アモルファスシリコン膜からなるｎ型アモルファス
シリコン層８ａが形成されているため、ゲート配線３お
よび補助容量配線５とソース配線１１との層間ショー
ト、およびゲート配線３と補助容量配線の共通配線１３
との層間ショートを防止できる）と共に、アモルファス
シリコン層７ａおよびｎ型アモルファスシリコン層８ａ
を平行に配置されているゲート配線３と補助容量配線５
の間で分離しているため、ソース配線１１および補助容
量配線の共通配線１３の下層に形成されているアモルフ
ァスシリコン層７ａおよびｎ型アモルファスシリコン層
８ａのパターンエッジに沿った、ゲート配線３と補助容
量配線５間の静電気破壊の発生を防止することができ
る。
補助容量配線の共通配線１３の下層には、アモルファス
シリコン膜からなるアモルファスシリコン層７ａおよび
ｎ型アモルファスシリコン膜からなるｎ型アモルファス
シリコン層８ａが形成されているため、ゲート配線３お
よび補助容量配線５とソース配線１１との層間ショー
ト、およびゲート配線３と補助容量配線の共通配線１３
との層間ショートを防止できる）と共に、アモルファス
シリコン層７ａおよびｎ型アモルファスシリコン層８ａ
を平行に配置されているゲート配線３と補助容量配線５
の間で分離しているため、ソース配線１１および補助容
量配線の共通配線１３の下層に形成されているアモルフ
ァスシリコン層７ａおよびｎ型アモルファスシリコン層
８ａのパターンエッジに沿った、ゲート配線３と補助容
量配線５間の静電気破壊の発生を防止することができ
る。
【００１４】実施の形態２．図４はこの発明の実施の形
態２を示すＴＦＴ型液晶表示装置のＴＦＴ素子を搭載し
たＴＦＴアレイ基板の平面図、図５（ａ）は図４のＤ−
Ｄ線に沿った断面図である、図５（ｂ）は図４のＧーＧ
線に沿った断面図である。図において、１５は補助容量
電極４上に形成された層間絶縁膜、１６は補助容量電極
とゲート配線３を電気的に接続するためのコンタクトホ
ールである。なお、図１と同一部分については同符号を
付し説明を省略する。本実施の形態のＴＦＴアレイ基板
では、実施の形態１における補助容量配線５および補助
容量配線の共通配線１３を有しない構造を採用してい
る。次に製造方法を説明する。
態２を示すＴＦＴ型液晶表示装置のＴＦＴ素子を搭載し
たＴＦＴアレイ基板の平面図、図５（ａ）は図４のＤ−
Ｄ線に沿った断面図である、図５（ｂ）は図４のＧーＧ
線に沿った断面図である。図において、１５は補助容量
電極４上に形成された層間絶縁膜、１６は補助容量電極
とゲート配線３を電気的に接続するためのコンタクトホ
ールである。なお、図１と同一部分については同符号を
付し説明を省略する。本実施の形態のＴＦＴアレイ基板
では、実施の形態１における補助容量配線５および補助
容量配線の共通配線１３を有しない構造を採用してい
る。次に製造方法を説明する。
【００１５】次に製造方法を説明する。まず、透明絶縁
性基板１上に補助容量電極４を形成する。次にプラズマ
ＣＶＤ法により層間絶縁膜１５を成膜する。次に補助容
量電極５上の層間絶縁膜１５にコンタクトホール１６を
形成する。次にゲート電極２を有するゲート配線３を形
成する。その後実施の形態１と同様の方法により、ゲー
ト絶縁膜６、半導体層７、コンタクト層８、および後工
程においてソース配線１１が形成される領域にアモルフ
ァスシリコン層７ａおよびｎ型アモルファスシリコン層
８ａを形成する。なお、アモルファスシリコン層７ａお
よびｎ型アモルファスシリコン層８ａには、隣接するゲ
ート配線３間に分離領域を設ける。次に透明導電膜であ
るＩＴＯを１００ｎｍ成膜し、パターニングして画素電
極９を形成する。次に膜厚５００ｎｍのソース電極１
０、ソース配線１１およびドレイン電極１２を形成す
る。以上の工程によりＴＦＴアレイ基板が形成される。
を設ける。
性基板１上に補助容量電極４を形成する。次にプラズマ
ＣＶＤ法により層間絶縁膜１５を成膜する。次に補助容
量電極５上の層間絶縁膜１５にコンタクトホール１６を
形成する。次にゲート電極２を有するゲート配線３を形
成する。その後実施の形態１と同様の方法により、ゲー
ト絶縁膜６、半導体層７、コンタクト層８、および後工
程においてソース配線１１が形成される領域にアモルフ
ァスシリコン層７ａおよびｎ型アモルファスシリコン層
８ａを形成する。なお、アモルファスシリコン層７ａお
よびｎ型アモルファスシリコン層８ａには、隣接するゲ
ート配線３間に分離領域を設ける。次に透明導電膜であ
るＩＴＯを１００ｎｍ成膜し、パターニングして画素電
極９を形成する。次に膜厚５００ｎｍのソース電極１
０、ソース配線１１およびドレイン電極１２を形成す
る。以上の工程によりＴＦＴアレイ基板が形成される。
を設ける。
【００１６】本実施の形態によれば、ソース配線１１の
下層には、アモルファスシリコン膜からなるアモルファ
スシリコン層７ａおよびｎ型アモルファスシリコン膜か
らなるｎ型アモルファスシリコン層８ａが形成されてい
るため、ゲート配線３とソース配線１１との層間ショー
トを防止できると共に、アモルファスシリコン層７ａお
よびｎ型アモルファスシリコン層８ａを、隣接するゲー
ト配線３間で分離して形成しているため、ソース配線１
１の下層に形成されているアモルファスシリコン層７ａ
およびｎ型アモルファスシリコン層８ａのパターンエッ
ジに沿った、隣接するゲート配線３間の静電気破壊の発
生を防止することができる。
下層には、アモルファスシリコン膜からなるアモルファ
スシリコン層７ａおよびｎ型アモルファスシリコン膜か
らなるｎ型アモルファスシリコン層８ａが形成されてい
るため、ゲート配線３とソース配線１１との層間ショー
トを防止できると共に、アモルファスシリコン層７ａお
よびｎ型アモルファスシリコン層８ａを、隣接するゲー
ト配線３間で分離して形成しているため、ソース配線１
１の下層に形成されているアモルファスシリコン層７ａ
およびｎ型アモルファスシリコン層８ａのパターンエッ
ジに沿った、隣接するゲート配線３間の静電気破壊の発
生を防止することができる。
【００１７】
【発明の効果】以上のように、この発明によれば、ソー
ス配線や補助容量配線の共通配線等の下層に、半導体層
を構成するアモルファスシリコン膜およびコンタクト層
を構成するｎ型アモルファスシリコン膜を残存させるこ
とにより、ゲート配線や補助容量配線とソース配線との
層間ショート、ゲート配線と補助容量配線の共通配線と
の層間ショートを防止することができると共に、ソース
配線や補助容量配線の共通配線の下層に互いに絶縁され
た状態で配置されているゲート配線と補助容量配線や隣
接するゲート配線の間では、ソース配線や補助容量配線
の共通配線の下層に形成されているアモルファスシリコ
ン膜およびｎ型アモルファスシリコン膜は分離して形成
しているため、アモルファスシリコン膜およびｎ型アモ
ルファスシリコン膜のパターンエッジに沿った、ゲート
配線と補助容量配線間や隣接するゲート配線間の静電気
破壊の発生を防止することができ、信頼性の高い液晶表
示装置を高歩留りで提供することができる。また、ソー
ス配線や補助容量配線の共通配線下に形成されるアモル
ファスシリコン膜およびｎ型アモルファスシリコン膜は
薄膜トランジスタの半導体層およびコンタクト層形成と
同時に形成でき、さらに分離部分形成においても半導体
層およびコンタクト層のパターニング時に同時に行える
ため、工程数を増加させることなく、静電気破壊の発生
を防止したＴＦＴアレイ基板を形成することができる。
ス配線や補助容量配線の共通配線等の下層に、半導体層
を構成するアモルファスシリコン膜およびコンタクト層
を構成するｎ型アモルファスシリコン膜を残存させるこ
とにより、ゲート配線や補助容量配線とソース配線との
層間ショート、ゲート配線と補助容量配線の共通配線と
の層間ショートを防止することができると共に、ソース
配線や補助容量配線の共通配線の下層に互いに絶縁され
た状態で配置されているゲート配線と補助容量配線や隣
接するゲート配線の間では、ソース配線や補助容量配線
の共通配線の下層に形成されているアモルファスシリコ
ン膜およびｎ型アモルファスシリコン膜は分離して形成
しているため、アモルファスシリコン膜およびｎ型アモ
ルファスシリコン膜のパターンエッジに沿った、ゲート
配線と補助容量配線間や隣接するゲート配線間の静電気
破壊の発生を防止することができ、信頼性の高い液晶表
示装置を高歩留りで提供することができる。また、ソー
ス配線や補助容量配線の共通配線下に形成されるアモル
ファスシリコン膜およびｎ型アモルファスシリコン膜は
薄膜トランジスタの半導体層およびコンタクト層形成と
同時に形成でき、さらに分離部分形成においても半導体
層およびコンタクト層のパターニング時に同時に行える
ため、工程数を増加させることなく、静電気破壊の発生
を防止したＴＦＴアレイ基板を形成することができる。
【図１】 この発明の実施の形態１による液晶表示装置
のＴＦＴアレイ基板を示す平面図である。
のＴＦＴアレイ基板を示す平面図である。
【図２】 この発明の実施の形態１による液晶表示装置
のＴＦＴアレイ基板を示す断面図である。
のＴＦＴアレイ基板を示す断面図である。
【図３】 この発明の実施の形態１による液晶表示装置
のＴＦＴアレイ基板を示す断面図である。
のＴＦＴアレイ基板を示す断面図である。
【図４】 この発明の実施の形態２による液晶表示装置
のＴＦＴアレイ基板を示す平面図である。
のＴＦＴアレイ基板を示す平面図である。
【図５】 この発明の実施の形態２による液晶表示装置
のＴＦＴアレイ基板を示す断面図である。
のＴＦＴアレイ基板を示す断面図である。
【図６】 従来のこの種液晶表示装置のＴＦＴアレイ基
板を示す平面図である。
板を示す平面図である。
【図７】 従来の液晶表示装置のＴＦＴアレイ基板を示
す断面図である。
す断面図である。
１ 透明絶縁性基板、２ ゲート電極、３ ゲート配
線、４ 補助容量電極、５ 補助容量配線、６ ゲート
絶縁膜、７ 半導体層、７ａ アモルファスシリコン
層、８ コンタクト層、８ａ ｎ型アモルファスシリコ
ン層、９ 画素電極、１０ ソース電極、１１ ソース
配線、１２ ドレイン電極、１３ 補助容量配線の共通
配線、１４ コンタクトホール。
線、４ 補助容量電極、５ 補助容量配線、６ ゲート
絶縁膜、７ 半導体層、７ａ アモルファスシリコン
層、８ コンタクト層、８ａ ｎ型アモルファスシリコ
ン層、９ 画素電極、１０ ソース電極、１１ ソース
配線、１２ ドレイン電極、１３ 補助容量配線の共通
配線、１４ コンタクトホール。
Claims (6)
- 【請求項１】 透明絶縁性基板と、 透明絶縁性基板上に制御電極を有して互い平行に形成さ
れた複数本の制御電極配線と、 上記制御電極および制御電極配線上に形成された絶縁膜
と、 上記絶縁膜上に形成された半導体層と、 上記制御電極上に上記絶縁膜を介して形成された上記半
導体層と共に半導体素子を構成する第一の電極および第
二の電極と、 上記第一の電極に電気的に接続され上記制御電極配線と
交差する方向に形成された複数本の第一の電極配線と、 上記第二の電極と電気的に接続された透明導電膜よりな
る画素電極を備え、 上記第一の電極配線の下に形成された上記半導体層は、
隣接する上記制御電極配線間において少なくとも一箇所
で分離されていることを特徴とするＴＦＴアレイ基板。 - 【請求項２】 隣接する制御電極配線間に、この制御電
極配線と同時に形成された補助容量配線を有し、 第一の電極配線の下に形成された上記半導体層は、隣接
する上記制御電極配線と上記補助容量配線の間の少なく
とも間隔が小さい部分では分離されていることを特徴と
する請求項１記載のＴＦＴアレイ基板。 - 【請求項３】 第一の電極配線と同時に形成され、コン
タクトホールを介して補助容量配線に電圧を供給する共
通配線を有し、 上記共通配線の下に形成された上記半導体層は、隣接す
る制御電極配線と上記補助容量配線の間の少なくとも間
隔が小さい部分では分離されていることを特徴とする請
求項２記載のＴＦＴアレイ基板。 - 【請求項４】 請求項１〜請求項３のいずれか一項記載
のＴＦＴアレイ基板と、 上記ＴＦＴアレイ基板と共に液晶材料を挟持する対向基
板を備えたことを特徴とする液晶表示装置。 - 【請求項５】 絶縁性基板上に制御電極および制御電極
配線を形成する工程と、 上記制御電極および制御電極配線上に絶縁膜を形成する
工程と、 上記絶縁膜上に半導体膜を成膜する工程と、 上記制御電極上、および第一の電極配線が形成される領
域に隣接する上記制御電極配線間で少なくとも一箇所の
分離部分を有する半導体層を上記半導体膜をパターニン
グすることにより同時に形成する工程と、 上記半導体層上に上記第一の電極配線を有する第一の電
極および第二の電極を形成する工程を含むことを特徴と
するＴＦＴアレイ基板の製造方法。 - 【請求項６】 絶縁性基板上に制御電極、制御電極配線
および補助容量配線を形成する工程と、 上記制御電極、制御電極配線および補助容量配線上に絶
縁膜を形成する工程と、 上記絶縁膜上に半導体膜を成膜する工程と、 上記制御電極上、および第一の電極配線と上記補助容量
配線の共通配線が形成される領域に隣接する上記制御電
極配線と上記補助容量配線の間で分離部分を有する半導
体層を上記半導体膜をパターニングすることにより同時
に形成する工程と、 上記半導体層上に上記第一の電極配線を有する第一の電
極および第二の電極と、上記補助容量配線の共通配線を
形成する工程を含むことを特徴とするＴＦＴアレイ基板
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26045797A JP3279969B2 (ja) | 1997-09-25 | 1997-09-25 | Ｔｆｔアレイ基板およびその製造方法並びに液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26045797A JP3279969B2 (ja) | 1997-09-25 | 1997-09-25 | Ｔｆｔアレイ基板およびその製造方法並びに液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1195260A true JPH1195260A (ja) | 1999-04-09 |
| JP3279969B2 JP3279969B2 (ja) | 2002-04-30 |
Family
ID=17348220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26045797A Expired - Fee Related JP3279969B2 (ja) | 1997-09-25 | 1997-09-25 | Ｔｆｔアレイ基板およびその製造方法並びに液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3279969B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012108315A (ja) * | 2010-11-17 | 2012-06-07 | Hitachi Displays Ltd | 表示装置 |
| US8704967B2 (en) | 2008-11-18 | 2014-04-22 | Japan Display Inc. | Display device |
-
1997
- 1997-09-25 JP JP26045797A patent/JP3279969B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8704967B2 (en) | 2008-11-18 | 2014-04-22 | Japan Display Inc. | Display device |
| US9052556B2 (en) | 2008-11-18 | 2015-06-09 | Japan Display, Inc. | Display device |
| US9620530B2 (en) | 2008-11-18 | 2017-04-11 | Japan Display Inc. | Display device |
| US10025151B2 (en) | 2008-11-18 | 2018-07-17 | Japan Display Inc. | Display device |
| JP2012108315A (ja) * | 2010-11-17 | 2012-06-07 | Hitachi Displays Ltd | 表示装置 |
| US9070335B2 (en) | 2010-11-17 | 2015-06-30 | Japan Display Inc. | Display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3279969B2 (ja) | 2002-04-30 |
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