JPH1188360A - ショートセル多重装置 - Google Patents

Abstract

(57)【要約】 【課題】コストを抑えつつショートセルの読み出し順序
の変更処理の負担を軽減できるショートセル多重装置を
提供すること。 【解決手段】ショートセル多重装置４０の順序指定手段
２０ａにおいて、読み出し間隔設定レジスタ６４ａ〜６
４ｃの夫々には、品質クラス１〜３に対応した読み出し
間隔が設定されている。また、カウンタメモリ６１ａ〜
６１ｃには、読み出されたショートセル１の個数が格納
される。順序指定手段２０ａは、各読み出し間隔，及び
読み出されたショートセル１の個数に基づいて、ショー
トセルの個数が読み出し間隔に達している品質クラスを
特定し、そのクラスのショートセルの読み出しを指示す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＡＴＭ(非同期転
送モード)での通信において、低ビットレートの情報を
格納した複数のショートセルを、ＡＴＭコネクション上
にて多重処理する装置に関する。

【０００２】

【従来の技術】一般に、ＡＴＭ網を用いて通信を行う場
合には、４８バイトの固定長のデータ格納領域であるペ
イロードにデータが埋め込まれたＡＴＭセルを送信元か
ら送信先へ転送することで行われる。ＡＴＭセルは、Ａ
ＴＭ網内を伝送される際には、１コネクションにつき１
つの宛先(ＶＰＩ／ＶＣＩ：バーチャルパス識別子／バ
ーチャルコネクション識別子)が割り当てられる。この
ため、１つのＡＴＭセルのヘッダには、１コネクション
のみの情報が埋め込まれて伝送される。

【０００３】ところで、無線を利用した移動通信の分野
では、通信帯域の有効利用のため、ＡＴＭセルのペイロ
ードには、伝送すべき情報が圧縮符号化された状態で埋
め込まれる(セル化)。この圧縮符号化された情報(圧縮
符号化情報)は、数ｂｐｓ〜数十ｂｐｓであり、ＡＴＭ
セルの伝送速度と比較すると非常に低ビットレートの情
報である。低ビットレートの情報は、その発生(到着)に
時間がかかる。このため、例えば、順次発生する圧縮符
号化情報をＡＴＭセルのペイロードに直接格納し、ペイ
ロードが圧縮符号化情報で満たされた場合にはそのＡＴ
ＭセルをＡＴＭ網へ送出するといった手法を採ると、セ
ル化の遅延，即ち、データ伝送の遅延が生じる。このデ
ータ伝送の遅延は、通信の品質低下を招いてしまうので
望ましくない。

【０００４】そこで、上述したセル化遅延によるデータ
伝送の遅延を抑制し、且つ伝送帯域の有効利用を図るこ
とのできる転送方式が、ＡＴＭフォーラムやＩＴＵ−Ｔ
等で検討されている。この検討における転送方式の一つ
として、ＡＴＭセルのペイロードに情報長の短い可変長
のショートセルを複数埋め込む方式が提案されている。

【０００５】図１５は、ショートセルをＡＴＭセルのペ
イロードに多重処理する際の概念図である。図１５にお
いて、ショートセル１は、ショートセルヘッダ２とショ
ートセルペイロード３とからなる。ショートセルヘッダ
２内には、ショートセルのコネクションを識別するため
のＣＩＤ(ショートセルコネクション識別子)と、そのシ
ョートセルのペイロード長を示す長さ表示(ＬＩ)が含ま
れている。

【０００６】そして、図１５に示すように、複数のショ
ートセル１は、ＡＴＭセル５のペイロード７内に多重化
されて転送される。このとき、ショートセル１がペイロ
ード７に埋め込まれる位置によっては、一つのショート
セル１が二つのＡＴＭセル５にまたがって埋め込まれる
場合もある(オーバーラップという)。

【０００７】このように、複数のショートセル１を同一
のコネクション上で転送されるＡＴＭセル５内に多重化
すれば、各ショートセルに付されるＣＩＤの分だけＡＴ
Ｍセル５のペイロード７が満杯となる時間の短縮が図ら
れるので、セル化の遅延，即ちデータ伝送の遅延が抑え
られる。

【０００８】ところで、ＡＴＭセル５のペイロード７内
に一つの情報元からのデータを埋め込む技術として、Ｃ
ＬＡＤ(CELL ASSEMBLY AND DISASSEMBLY：セル分解・組
立)がある。図１６は、ＣＬＡＤの構成図である。図１
６において、ＣＬＡＤ８は、データ格納バッファ９，デ
ータ量監視部１０，読み出し制御部１１，及びＡＴＭセ
ルヘッダ作成部１２からなる。データ格納バッファ９
は、情報元から入力されるデータを蓄積する。データ量
監視部１０は、データ格納バッファ９にデータ量が１セ
ル分以上格納されたか否かを監視し、データが１セル分
以上たまると、その旨を読み出し制御部１１に通知す
る。読み出し制御部１１は、データ量監視部１０から通
知を受け取ると、データ格納バッファ９から１セル分の
データを読み出して、ＡＴＭセルヘッダ作成部１２に与
える。ＡＴＭセルヘッダ作成部１２は、データ格納バッ
ファ９から読み出された１セル分のデータ(ＡＴＭセル
５のペイロード７に埋め込まれたデータ)にＡＴＭセル
ヘッダ６を付加し、ＡＴＭセル５を生成する。そして、
生成されたＡＴＭセル５が、ＡＴＭ網へと送出される。

【０００９】ところが、上述したＣＬＡＤ８は、ＡＴＭ
セル５のペイロード７に格納されるデータが同一のコネ
クションにて伝送されることを前提として構成されてい
る。このため、上述したショートセル１をＣＬＡＤ８を
用いて多重化する場合には、各ショートセル１が同一の
コネクション情報を有している(同一のコネクション上
を転送される)ことを要し、異なるコネクション情報を
有する複数のショートセル１を多重化することはできな
かった。

【００１０】この問題を解決するには、異なるコネクシ
ョン情報を有する複数のショートセル１をＡＴＭセル５
のペイロード７に多重化して埋め込むショートセル多重
装置が必要となる。

【００１１】ここで、例えば、コネクションの状態(種
類)を含む品質条件毎にクラス分けされた品質クラスに
相当するバッファを設け、夫々の品質クラスの読み出し
帯域を指定し、これに従って読み出しを行うバッファの
順序を指定し、指定されたバッファからショートセル１
を一つずつ読み出して多重すれば、上述のショートセル
多重装置を実現することが可能である。

【００１２】図１７は、上述した構成を備えるショート
セル多重装置の概念図である。図１７において、ショー
トセル多重装置は、ショートセル識別手段１６，ショー
トセル書き込み手段１７，ショートセル格納手段１８，
ショートセル読み出し手段１９，及び読み出し順序制御
手段２０から構成される。ショートセル識別手段１６に
は、到着したショートセル１が入力される。

【００１３】ショートセル識別手段１６は、自身に入力
されたショートセル１のショートセルヘッダ２に格納さ
れたＣＩＤに基づいて、コネクションの識別処理(コネ
クションの設定有無の確認を行い、例えば「設定なし」
であった場合にはそのショートセル１を廃棄する等)を
行う。また、ショートセル１のＣＩＤに基づいて、ショ
ートセル１がどの品質クラスに属するかの識別処理を行
う。

【００１４】ショートセル格納手段１８は、複数のＦＩ
ＦＯ２２ａ〜２２ｎで構成される。ＦＩＦＯ２２ａ〜２
２ｎの夫々は、上述した品質クラスに応じたショートセ
ル１の各格納領域を構成する。ＦＩＦＯ２２ａ〜２２ｎ
の夫々には、ショートセル識別手段１６の識別結果に基
づいて、同一のＣＩＤを有するショートセル１が夫々格
納される。

【００１５】ショートセル書き込み手段１７は、例えば
セレクタで構成される。ショートセル書き込み手段１７
は、ショートセル識別手段１６からショートセル１を受
け取るとともに、ショートセル識別手段１６による識別
結果(例えば、品質クラス番号)を受け取る。すると、シ
ョートセル書き込み手段１７は、品質クラス番号に従っ
て自身の出力を切り替えることによって、ショートセル
識別手段１６から転送されてきたショートセル１を、該
当する品質クラスのＦＩＦＯ２２に格納する。

【００１６】読み出し順序制御手段２０は、ＦＩＦＯ２
２ａ〜２２ｎの夫々に格納されたショートセル１の読み
出し順序をショートセル読み出し手段１９に指示する。
例えば、読み出し順序制御手段２０は、予め設定された
送出帯域に応じた読み出し順序を指定するアルゴリズム
に従って、読み出したいショートセル１の品質クラスの
指定指示をショートセル読み出し手段１９に与える。

【００１７】ショートセル読み出し手段１９は、読み出
し順序制御手段２０から品質クラスの指定指示を受け取
ると、自身の出力を切り替ることによって、指定指示に
対応するＦＩＦＯ２２からショートセル１を読み出す。
このとき、ショートセル読み出し手段１９は、該当する
ＦＩＦＯ２２からショートセル１を一つ読み出す。この
とき、読み出し順序制御手段２０は、読み出されたショ
ートセル１が埋め込まれるペイロード７が満杯となって
いるか否かを判定し、満杯になっていない場合には、品
質クラスの指定指示をショートセル読み出し手段１９に
与える。このようにして、読み出し順序制御手段２０
は、ペイロード７が満杯となったと判定するまでショー
トセル読み出し手段１９に品質クラスの指定指示を与え
る。これによって、ＦＩＦＯ２２ａ〜２２ｎの何れかか
ら複数のショートセル１が順次読み出され、ＡＴＭセル
ヘッダ生成部１２に対して送出される。

【００１８】そして、ＡＴＭセルヘッダ生成部１２が、
ショートセル読み出し手段１９から読み出された複数の
ショートセル１にＡＴＭセルヘッダ６を付加して出力す
ることによって、ペイロード５に多重化されたショート
セル１が埋め込まれたＡＴＭセル５が作成され、このＡ
ＴＭセル５がＡＴＭ網へ転送される。

【００１９】ここで、ＦＩＦＯ２２ａ〜２２ｎに格納さ
れたショートセル１の読み出し順序を指定するアルゴリ
ズムとして、ＦＩＦＯ２２ａ〜２２ｃからのショートセ
ル１の読み出し順序パターンを設定しておき、この順序
パターンに従って読み出し順序制御手段２０がショート
セル１を読み出す何れかのＦＩＦＯ２２ａ〜２２ｃを指
定するものがある。

【００２０】図１８は、読み出し順序制御手段２０によ
る順序指定制御の概念図である。本方法では、読み出し
順序制御手段２０が有するメモリ又はレジスタ内に品質
クラス番号を読み出したい順序で並べた読み出し順序パ
ターンを記憶させておく。

【００２１】図１８に示す例では、メモリ又はレジスタ
には１０個の設定領域が形成されており、各設定領域の
それぞれには、クラス１,クラス２,クラス３からなる品
質クラスの何れかのクラス番号が格納されている。そし
て、設定領域の夫々に格納されたクラス番号は、紙面の
左側から読み出し順序の順番で並べられている。これに
よって、読み出し順序制御手段２０は、１→２→１→２
→１→２→３→１→２→１という順序(読み出し順序パ
ターン)で品質クラスの指定指示(ショートセル１の読み
出し指示)をショートセル読み出し手段１９に繰り返し
与える。すると、ショートセル読み出し手段１９は、上
記順序でＦＩＦＯ２２ａ〜２２ｃの夫々からショートセ
ル１を読み出す。

【００２２】

【発明が解決しようとする課題】しかしながら、上述し
た方法には以下の問題があった。即ち、上述した方法で
は、品質クラス毎にどの程度の読み出し帯域とするかを
予め決めておき、上述した読み出し順序設定パターン内
でその品質クラス番号を何回指定するかで帯域を決める
こととなる。図１８に示す例では、全体の読み出し速度
を１０Ｍｂｐｓとすれば、例えばクラス１の読み出し帯
域は、読み出し順序指定を行うためのメモリが１巡する
までにクラス１が５回指定されているため、クラス１の
読み出し帯域は１０Ｍｂｐｓ×５／１０＝５Ｍｂｐｓと
なる。従って、読み出し帯域を細かく制御するために
は、読み出し順序パターンにおける指定回数をできるだ
け多くとることが必要であり、そのためには大量のメモ
リ領域を必要とするので、ハードウェアのコストが上昇
してしまう問題があった。

【００２３】また、読み出し順序パターンの１サイクル
において指定される品質クラスの個数は読み出し帯域の
精度に係わっている。図１８に示す例では、読み出し順
序パターンの１サイクルにおいて品質クラスが１０回指
定されるので、１回だけ読み出されるショートセル１
(例ではクラス３のショートセル)の読み出し速度が最低
ビットレートとなる。即ち、この例では１Ｍｂｐｓが最
低ビットレートとなり、それ以下の最低ビットレートの
設定はできない。また、この方法では、ビットレートを
１Ｍｂｐｓ単位でしか設定しかできなかった。

【００２４】さらに、ショートセル１のコネクション数
の増減に応じてショートセル１の読み出し帯域を変更す
ることを要する場合があるが、上記した方法では、読み
出し帯域を変更するには読み出し順序パターンにおける
品質クラス番号の順序や品質クラス番号の個数等の再設
定が必要なため、読み出し帯域の設定変更処理が著しく
困難となる問題があった。

【００２５】本発明は上記問題に鑑みなされたものであ
り、ハードウェアのコスト上昇を抑えることができ、且
つ読み出し帯域の変更処理が容易なショートセル多重装
置を提供することを課題とする。

【００２６】

【課題を解決するための手段】本発明は、上述した問題
を解決するために以下の構成を採用する。すなわち、請
求項１の発明は、複数のクラスの何れかに夫々属する複
数のショートセルを記憶する記憶手段，前記記憶手段に
記憶された複数のショートセルを読み出す順序を指定す
る順序指定手段，前記順序指定手段によって指定された
順序に従って前記記憶手段から複数のショートセルを順
次読み出す読み出し手段，及び前記記憶手段から読み出
された複数のショートセルを多重化する多重化手段を備
えたショートセル多重装置であって、前記順序指定手段
が、同一クラスに属する二つのショートセルを時間をお
いて読み出す際のショートセルの読み出し間隔値をクラ
ス毎に保有する読み出し間隔保有手段と、前記読み出し
手段によってショートセルが読み出され得るタイミング
数を計数する計数手段と、前記計数手段によって計数さ
れたタイミング数が前記読み出し間隔値に達したクラス
に属するショートセルの読み出し指示を前記読み出し手
段に与えるクラス指定手段とを有することを特徴とす
る。

【００２７】請求項１の発明によれば、計数手段が読み
出し手段によって読み出され得るショートセルのタイミ
ング数を計数する。クラス指示手段は、タイミング数と
読み出し間隔保有手段に格納されている読み出し間隔値
とを対比し、タイミング数が読み出し間隔値に達したク
ラスのショートセルの読み出し指示を読み出し手段に与
える。これによって、読み出し手段は、記憶手段から該
当するクラスのショートセルを読み出す。

【００２８】請求項２の発明は、請求項１のクラス指定
手段が、前記計数手段によって計数されたショートセル
の個数が前記読み出し間隔値に達したクラスが複数存す
る場合には、これらの複数のクラスから所定の優先順位
に従って一つのクラスを特定し、特定したクラスに属す
るショートセルの読み出し指示を前記読み出し手段に与
えることで、特定したものである。

【００２９】請求項３の発明は、複数のクラスの何れか
に夫々属する複数のショートセルを記憶する記憶手段，
前記記憶手段に記憶された複数のショートセルを読み出
す順序を指定する順序指定手段，前記順序指定手段によ
って指定された順序に従って前記記憶手段から複数のシ
ョートセルを順次読み出す読み出し手段，及び前記記憶
手段から読み出された複数のショートセルを多重化する
多重化手段を備えたショートセル多重装置であって、前
記順序指定手段が、複数のクラスから一つのクラスを指
定するためのバイト数であるクレジット値をクラス毎に
保有するクレジット保有手段と、前記読み出し手段によ
ってショートセルが読み出された際に、そのショートセ
ルの属するクラスのクレジット値から当該ショートセル
のバイト数を減算する減算手段と、クレジット保有手段
に保有されたクレジット値が最も大きいクラスに属する
ショートセルの読み出し指示を前記読み出し手段に与え
るクラス指定手段とを有することを特徴とする。

【００３０】請求項４の発明は、請求項３のクレジット
保有手段が、前記順序指定手段による読み出し順序の指
定が開始される際にクレジット値の初期値をなす所定の
クレジット設定値をクラス毎に保有することで、特定し
たものである。

【００３１】請求項５の発明は、請求項４の順序指定手
段が、前記クレジット保有手段に保有されたクレジット
値の全てが所定の閾値以下となった場合に各クレジット
値に対応するクレジット設定値を加算する加算手段をさ
らに有することで、特定したものである。

【００３２】請求項６の発明は、請求項４の順序指定手
段が、クレジット保有手段に保有されたクレジット値が
最も大きいクラスが複数ある場合には、これらの複数の
クラスから所定の優先順位に従って一つのクラスを特定
し、特定したクラスに属するショートセルの読み出し指
示を前記読み出し手段に与えることで、特定したもので
ある。

【００３３】請求項７の発明は、複数のクラスの何れか
に夫々属する複数のショートセルを記憶する記憶手段，
前記記憶手段に記憶された複数のショートセルを読み出
す順序を指定する順序指定手段，前記順序指定手段によ
って指定された順序に従って前記記憶手段から複数のシ
ョートセルを順次読み出す読み出し手段，及び前記記憶
手段から読み出された複数のショートセルを多重化する
多重化手段を備えたショートセル多重装置であって、前
記順序指定手段が、複数のクラスから一つのクラスを指
定するためのバイト数であるクレジット値をクラス毎に
保有するクレジット保有手段と、前記読み出し手段によ
ってショートセルが読み出された際に、そのショートセ
ルの属するクラスのクレジット値から当該ショートセル
のバイト数を減算する減算手段と、前記読み出し手段に
よって最後に読み出されたショートセルの属するクラス
である前回クラスを示す前回クラス情報が記憶される前
回クラス情報記憶手段と、前記クレジット保有手段に保
有された各クレジット値について所定の閾値以上である
か否かを判定する判定手段と、前記前回クラス情報及び
前記判定手段の各判定結果に基づいて複数のクラスから
一つのクラスを選択しこの選択したクラスに属するショ
ートセルの読み出し指示を前記読み出し手段に与えるク
ラス選択手段とを有することを特徴とする。

【００３４】請求項８の発明は、請求項７のクラス選択
手段が、前記クレジット保有手段に保有された複数のク
レジット値のうち二以上のクレジット値が前記所定の閾
値以上であり且つこの二以上のクレジット値に対応する
各クラスに前記前回クラスが含まれる場合には、前記二
以上のクレジット値に対応する各クラスのうち前回クラ
ス以外のものから一つのクラスを選択することで、特定
したものである。

【００３５】請求項９の発明は、請求項５,７,８の所定
の閾値が零であることで、特定したものである。請求項
１０の発明は、請求項７のクラス選択手段が、前記所定
の閾値以上のクレジット値を有し且つ前記前回クラス以
外のクラスが複数ある場合には、これらの複数のクラス
から所定の優先順位に従って一つのクラスを特定し、特
定したクラスに属するショートセルの読み出しを前記読
み出し手段に与えることで、特定したものである。

【００３６】請求項１１の発明は、複数のクラスの何れ
かに夫々属する複数のショートセルを記憶する記憶手
段，前記記憶手段に記憶された複数のショートセルを読
み出す順序を指定する順序指定手段，前記順序指定手段
によって指定された順序に従って前記記憶手段から複数
のショートセルを順次読み出す読み出し手段，及び前記
記憶手段から読み出された複数のショートセルを多重化
する多重化手段を備えたショートセル多重装置であっ
て、前記順序指定手段が、各クラスに割り当てられた帯
域の比率及び前記記憶手段から読み出されたショートセ
ルの長さに基づいてこのショートセルと同一クラスに属
するショートセルが次に読み出される予定時刻をバイト
単位でクラス毎に算出する演算手段と、前記演算手段に
よって算出された各予定時刻と現時刻とを夫々対比して
現時刻が予定時刻に達したクラスに属するショートセル
の読み出し指示を前記読み出し手段に与えるクラス指定
手段とを有することを特徴とする。

【００３７】請求項１２の発明は、請求項１１のクラス
指定手段が、前記現時刻が予定時刻に達したクラスが複
数ある場合には、これらの複数のクラスから所定の優先
順位に従って一つのクラスを特定し、特定したクラスに
属するショートセルの読み出し指示を前記読み出し手段
に与えることで、特定したものである。

【００３８】請求項１３の発明は、請求項１１のクラス
指定手段が、同一の予定時刻が設定されたクラスが複数
ある場合には、これらの複数のクラスから所定の優先順
位に従って一つのクラスを特定し、特定したクラスに属
するショートセルの読み出し指示を前記読み出し手段に
与えることで、特定したものである。

【００３９】

【発明の実施の形態】以下、本発明による実施の形態を
図面に基づいて説明する。 〔第１実施形態〕最初に、本発明による第１実施形態を
説明する。 〈ネットワークシステムの構成例〉図１は、第１実施形
態によるショートセル多重装置４０が実施されるネット
ワークシステムの構成例を示す図である。図１には、ネ
ットワークシステムとして、無線端末装置３０と、無線
基地局３１と、無線基地局３１に接続されたＡＴＭ網３
２と、ＡＴＭ網３２に接続された分配局３３と、分配局
３３に夫々接続された端末装置３６とが示されている。

【００４０】無線端末装置３０は、いわゆる移動電話で
あり、音声や映像等の各種のデータを複数のショートセ
ル１(図１５参照)のショートセルペイロード３の夫々に
格納し、これらのショートセル１を無線基地局３１に対
して送出する。

【００４１】無線基地局３１は、無線端末装置３０から
送出されたショートセル１の夫々をアンテナ３１ａから
受信する。無線基地局３１は、第１実施形態によるショ
ートセル多重装置４０を備えている。ショートセル多重
装置４０は、無線基地局３１に到着したコネクションを
異にする複数のショートセル１を、コネクションに応じ
て設定された複数の品質クラスに従って振り分け、振り
分けた複数のショートセル１を１つのＡＴＭコネクショ
ン上で多重化する。即ち、１つのＡＴＭコネクション上
を転送される各ＡＴＭセル５のペイロード７に複数のシ
ョートセル１が埋め込まれる。そして、多重化されたシ
ョートセル１を格納したＡＴＭセル５は、ＡＴＭ網３２
を介して分配局３３へ転送される。

【００４２】分配局３３は、ＡＴＭ網３２から受信した
ＡＴＭセル５を終端する。分配局３３は、終端したＡＴ
Ｍセル５のペイロード７からショートセル１を抽出す
る。このとき、二つのＡＴＭセル５に亘って格納された
ショートセル１は、元の形に組み立てられる。そして、
各ショートセル１は、夫々のショートセルヘッダ２に格
納されたＣＩＤに応じたコネクション上を転送され、シ
ョートセル１の送信先となる端末装置３６に転送され
る。 〈ＡＴＭセル及びショートセル〉ここで、上述したネッ
トワークシステム内を転送されるＡＴＭセル５及びショ
ートセル１の詳細なフォーマットを説明する。図２は、
ＡＴＭセル５及びショートセル１のフォーマット説明図
である。

【００４３】図２には、ＡＴＭセル５のペイロード７に
多重化されたショートセル１が埋め込まれた様子が示さ
れている。具体的には、全体が埋め込まれたショートセ
ル１とオーバーラップによってショートセルペイロード
３のみが埋め込まれたショートセル１とが示されてい
る。なお、図２に示すフォーマットは、ＩＴＵ−Ｔにて
規定された“B-ISDN ATM ADAPTATION LAYER TYPE 2”
(I.363.2)の勧告に従うものである。

【００４４】ＡＴＭセル５は、５バイトの標準セルヘッ
ダ６，１バイトのスタートフィールド６ａ，及び４７バ
イトのペイロード７からなる。標準セルヘッダ６には、
ＡＴＭセル５の宛先を示すＶＰＩ／ＶＣＩ，ペイロード
タイプを示すＰＴＩ，セル損失優先表示たるＣＬＰ，及
びヘッダ誤り表示たるＨＥＣが格納される。

【００４５】スタートフィールド６ａは、多重化された
ショートセル１をペイロード７に埋め込むために勧告さ
れた領域であり、ＯＳＦ(オフセットフィールド)，ＳＮ
(１ビットシーケンス番号)，及びＰ(パリティ)が格納さ
れる。ここに、ＯＳＦは、ショートセル１の先頭ポイン
タであり、ペイロード７のバイト数に応じて０〜４７の
数字が用いられる。例えば、ＯＳＦが０のとき(ＯＳＦ
＝０)は、スタートフィールド６ａの直後からショート
セル１がマッピングされていることを示す。

【００４６】ショートセル１は、３バイトのショートセ
ルヘッダ２，及び可変長のショートセルペイロード３か
らなる。ショートセルヘッダ２には、８ビットのＣＩＤ
(ショートセルコネクション識別子)，６ビットのＬＩ
(ショートセルペイロード長表示)，５ビットのＵＵＩ(U
ser-to-User Indication)，及び５ビットのＳ−ＨＥＣ
(ショートセルヘッダ誤り制御：I.363.2の勧告では単に
「ＨＥＣ」と表記)が格納される。ここに、ＣＩＤは、
ショートセル１の宛先を示す。また、ＬＩは、ショート
セルペイロード３のバイト長を示す０〜４４の数字であ
る。例えば、ＬＩ＝０は、ショートセルペイロード３の
長さが１バイトであることを示す。ショートセルペイロ
ード３は、ユーザデータの格納領域であり、例えば、無
線端末３０にて生成されたデータ(例えば音声)が埋め込
まれる。 〈ショートセル多重装置の構成〉次に、第１実施形態に
よるショートセル多重装置４０(以下、「ＳＣ多重装
置」という)の構成を詳細に説明する。但し、本実施形
態によるＳＣ多重装置４０は、ショートセル１のコネク
ションに応じて設定された送出帯域(読み出し帯域)に応
じて３つの品質(ＱＯＳ)クラス(クラス１,クラス２,ク
ラス３)を設定し、各品質クラスに属するショートセル
１を多重化する。なお、図１に示した分配局３３内に
は、各品質クラスに応じたショートセル１のコネクショ
ンが設定されている。

【００４７】図３は、ＳＣ多重装置４０の構成図であ
る。図３において、書き込み制御部１７には、無線基地
局３１に到着したショートセル１が伝送される信号線４
１が接続されている。書き込み制御部１７は、ショート
セル格納メモリ(ＦＩＦＯ)２２ａ〜２２ｃに夫々接続さ
れており、自身が受け取ったショートセル１をショート
セル格納メモリ２２ａ〜２２ｃの何れかへ書き込む。

【００４８】また、書き込み制御部１７は、ショートセ
ル格納メモリ２２ａ〜２２ｃの夫々にライトポインタ
(Ｗ.Ｐ.)５１を介して接続されている。各ライトポイン
タ５１の夫々は、自身が接続されたショートセル格納メ
モリ２２における書き込み可能な先頭アドレス(ライト
ポイント)を保持する。書き込み制御部１７は、ショー
トセル格納メモリ２２ａ〜２２ｃの何れかにショートセ
ル１を書き込む際に、該当するライトポインタ５１に保
持されたライトポイントを参照して、ショートセル１の
書き込み処理を行う。

【００４９】ショートセル格納メモリ２２ａ〜２２ｃの
夫々は、セレクタ１９に接続されている。セレクタ１９
は信号線１９ａを介してセレクタ１２ａに接続されてい
る。セレクタ１９は、自身の出力を切り替えることによ
って、ショートセル格納メモリ２２ａ〜２２ｃの何れか
から読み出されたショートセル１をセレクタ１２ａへ向
けて送出する。このセレクタ１９がセレクタ１２ａに向
けて複数のショートセル１を順次送出することによっ
て、信号線１９ａ上にて複数のショートセル１が多重化
されることとなる。

【００５０】セレクタ１２ａには、ＡＴＭセルヘッダ作
成部１２ｂが接続されている。セレクタ１２ａは、セレ
クタ１９からショートセル１が送出されると、ＡＴＭセ
ルヘッダ作成部１２ｂから標準セルヘッダ６及びスター
トフィールド６ａ(図２参照)を受け取る。そして、標準
セルヘッダ６，スタートフィールド６ａ，ショートセル
１の順序でこれらを送出する。これによって、ＡＴＭセ
ル５が生成され、無線基地局３１(ＡＴＭ−ＳＷ３２)か
ら送出される。

【００５１】ここに、ＡＴＭセルヘッダ作成部１２ｂか
らセレクタ１２ａに入力される各ＡＴＭセルヘッダ６に
は、同一のコネクション情報が格納されている。従っ
て、ショートセル格納メモリ２２ａ〜２２ｃに格納され
た複数のショートセル１は、セレクタ１９から送出され
ることで、一つのＡＴＭコネクション上で多重化される
こととなる。

【００５２】また、上述した信号線４１には、ＣＩＤラ
ッチ１６ａが接続されている。このＣＩＤラッチ１６ａ
には、品質クラス格納メモリ１６ｂが接続されている。
そして、品質クラス格納メモリ１６ｂは、書き込み制御
部１７に接続されている。ＣＩＤラッチ１６ａは、信号
線４１を伝送されるショートセル１のショートセルヘッ
ダ２からＣＩＤを取り出して保持する。品質格納メモリ
１６ｂは、ＣＩＤに対応する３つの品質クラス番号を保
持する。

【００５３】これによって、無線基地局３１(ＡＴＭ−
ＳＷ３２)に到着したショートセル１は、信号線４１を
伝送される際に、ＣＩＤラッチ１６ａにそのＣＩＤが取
り込まれた後、書き込み制御部１７へ入力される。ＣＩ
Ｄラッチ１６ａにＣＩＤが保持されると、そのＣＩＤに
て品質クラス格納メモリ１６ｂがアクセスされ、ＣＩＤ
に対応する品質クラス番号が書き込み制御部１７に与え
られる。すると、書き込み制御部１７は、信号線４１を
通じて自身に入力されたショートセル１を、品質クラス
番号に応じた何れかのショートセル格納メモリ２２ａ〜
２２ｃに、ライトポイントを参照して書き込む。

【００５４】また、各ショートセル格納メモリ２２ａ〜
２２ｃからのショートセル１の読み出しは、順序指定制
御部２０ａ，及び読み出し制御部２０ｂによって制御さ
れる。順序指定制御部２０ａは、無線基地局３１内の図
示せぬプロセッサ装置からセル化タイミング信号を受け
取る。セル化タイミング信号は、例えば、無線基地局３
１にて生成されるＡＴＭセル５の先頭に同期して入力さ
れる信号である。順序指定制御部２０ａは、セル化タイ
ミング信号を受け取ると、セレクタ１９から送出すべき
ショートセル１の品質クラスを算出し、算出結果を送出
クラス指示として読み出し制御部２０ｂへ与える。

【００５５】読み出し制御部２０ｂは、ショートセル格
納メモリ２２ａ〜２２ｃの夫々にリードポインタ(Ｒ.
Ｐ.)５２ａ〜５２ｃを介して接続されている。リードポ
インタ５２ａ〜５２ｃの夫々は、対応する何れかのショ
ートセル格納メモリ２２ａ〜２２ｃから最初に読み出す
べきショートセル１の先頭アドレス(リードポイント)を
保持する。図４は、読み出し制御部２０ｂの構成例を示
す図である。

【００５６】図４において、読み出し制御部２０ｂは、
セレクタ５５を有している。セレクタ５５には、リード
ポインタ５２ａ〜５２ｃの夫々からリードポイントが入
力されるとともに、順序指定制御部２０ａから送出クラ
ス指示が入力される。すると、セレクタ５５は、自身の
出力を切り替えることによって、送出クラス指示に応じ
たショートセル格納メモリ２２にリードアドレス(リー
ドポイント)を与える。また、送出クラス指示は、その
ままショートセル格納メモリ２２の選択信号としてセレ
クタ１９に与えられる。すると、該当するショートセル
格納メモリ２２ａ〜２２ｃの何れかからショートセル１
が読み出され、セレクタ１９から送出される。

【００５７】また、読み出し制御部２０ｂは、セレクタ
１９から送出されたショートセル１のショートセルヘッ
ダ２に格納されているＬＩ(ショートセルペイロード３
のバイト数)をラッチすることで、読み出しを行うショ
ートセル１のバイト数を識別する。

【００５８】即ち、読み出し制御部２０ｂは、ショート
セル１を読み出したときに、ＡＴＭセル５のペイロード
７に未だ埋め込み可能な領域が残っている場合には、順
序指定制御部２０ａに対して指示要求を行う。即ち、読
み出し制御部２０ｂは、ペイロード７の残りのバイト数
を監視し、この残りのバイト数から読み出したショート
セル１のＬＩの値に相当するバイト数を減算すること
で、ペイロード７の残りのバイト数を計算する。このと
き、読み出し制御部２０ｂは、ペイロード７の残りのバ
イト数が０以上の場合には、順序指定制御部２０ａに指
示要求を与える。その後、指示要求の応答として入力さ
れた送出クラス指示に従って、ショートセル１の読み出
し処理を行う。一方、読み出し制御部２０ｂは、ペイロ
ード７の残りバイト数が丁度０となった場合には、特に
処理は行わない。これに対し、読み出し制御部２０ａ
は、ペイロード７の残りバイト数が０以下(マイナス)と
なった場合には、その数は、当ＡＴＭセル５のペイロー
ド７に埋め込むことができなかったショートセル１の残
りバイト数に相当するので、次のセル化タイミングまで
残りバイト数と送出中の品質クラス番号とを保持する。
そして、次のセル化タイミング信号が入力された際に、
このタイミングにおけるＡＴＭセル５にショートセル１
の残りの部分をマッピングする。

【００５９】上述した処理を行うため、読み出し制御部
２０ｂは、図４に示すように、送出バイト数(ＳＢ)算出
部５６，減算器５７，比較器５８，比較器５９，及びゲ
ート６０を有している。送出バイト数算出部５６は、セ
レクタ１９とセレクタ１２ａとを接続する信号線１９ａ
にＬＩラッチ５３を介して接続されている。ＬＩラッチ
５３は、セレクタ１９から送出されたショートセル１か
らＬＩを取り出して保持する。

【００６０】送出バイト数算出部５６は、ＬＩラッチ５
３からその保持内容を受け取るとともに、無線基地局３
１(ＡＴＭ−ＳＷ３２)の図示せぬプロセッサ装置からセ
ル化タイミング信号を受け取る。すると、送出バイト算
出部５６は、以下の(式１)の演算を行い、送信バイト数
ＳＢを求める。

【００６１】 ＳＢ＝ＳＢ＋ＬＩ＋３＋ＯＶＬ ・・・・(式１) 但し、(式１)の右辺において、ＳＢはこれまでの送出バ
イト数の合計であり、３はショートセルヘッダ２のバイ
ト数であり、ＯＶＬはオーバーラップバイト数，即ちオ
ーバーラップしたショートセル１の残り部分のバイト数
である。送出バイト数算出部５６は、算出したＳＢを、
減算器５７，比較器５８，及び比較器５９の夫々に与え
る。

【００６２】減算器５７は、送出バイト数算出部５６か
らＳＢを受け取ると、このＳＢから４７を減算する。４
７はＡＴＭセル５のペイロード７のバイト数である。そ
して、減算器５７は、減算結果をゲート６０に与える。

【００６３】比較器５８は、送出バイト数算出部５６か
らＳＢを受け取り、このＳＢが４７以上であるかを判定
する。このとき、ＳＢが条件を満たす場合(ＳＢが４７
以上である場合)には、比較器５８は、このショートセ
ル１をＡＴＭセル５のペイロード７にマッピングするこ
とによって当該ショートセル１のオーバーラップが生じ
るものとして、現在読み出し処理中の品質クラス番号を
次の読み出し時まで保持する旨の信号(優先品質クラス
保持信号)をセレクタ５５に入力する。

【００６４】セレクタ５５は、優先品質クラス保持信号
が入力された場合には、この保持信号が入力された際の
状態を保持する。その後、セレクタ５５は、自身に次の
セル化タイミング信号が入力された場合には、当該保持
信号に応じた何れかのショートセル格納メモリ２２ａ〜
２２ｃからショートセル１の残りの部分を読み出す。こ
れによって、次のＡＴＭセル５のペイロード７へのショ
ートセル１のマッピングが、前回オーバーラップしたシ
ョートセル１の続きから開始される。

【００６５】また、優先品質クラス保持信号は、ゲート
６０にも与えられる。すると、ゲート６０は、減算器５
７による減算結果をＯＶＬとして保持し、次のセル化タ
イミング信号が送出バイト算出部５６に入力された際
に、送出バイト算出部５６に入力する。送出バイト算出
部５６は、入力されたＯＶＬを用いてＳＢを算出する。

【００６６】比較器５９は、送出バイト数算出部５６か
らＳＢを受け取ると、このＳＢが４７未満であるかを判
定する。このとき、ＳＢが条件を満たす場合(ＳＢが４
７未満である場合)には、比較器５９は、未だＡＴＭセ
ル５のペイロード７に空き領域があるものとして、順序
指定制御部２０ａに指定要求を送出する。このようにし
て、ＳＢが４７以上となるまで繰り返し指定要求が送出
され、読み出された各ショートセル１は夫々セレクタ１
９から送出されるので、ＡＴＭセル５のペイロード７に
は、多重化された複数のショートセル１が埋め込まれ
る。

【００６７】なお、送出バイト数算出部５６にセル化タ
イミング信号が入力されると、それまで送出バイト数算
出部５６に保持されていたＳＢの値がリセットされる。
そして、ゲート６０がＯＶＬの値を保持している場合に
は、このリセット後にＯＶＬが送出バイト算出部５６に
入力される。 〈順序指定制御部の構成〉次に、順序指定制御部２０ａ
の構成を説明する。図５は、順序指定制御部２０ａの構
成例を示す図である。図５には、例として、品質クラス
の優先順位がクラス１，クラス２，クラス３の順で設定
され、且つその読み出し間隔が、クラス１は３，クラス
２は５，クラス３は２と設定されている順序指定制御部
２０ａが示されている。

【００６８】図５において、クラス１のカウンタメモリ
６１ａ，クラス２のカウンタメモリ６１ｂ，クラス３の
カウンタメモリ６１ｃが、夫々のカウンタ値を保持する
ラッチ６３を介して、対応する何れかの減算器６５ａ〜
６５ｃに接続されている。また、クラス１〜クラス３の
読み出し間隔設定レジスタ６４ａ〜６４ｃが、対応する
何れかの減算器６５ａ〜６５ｃに夫々接続されている。

【００６９】これらのカウンタメモリ６１ａ〜６１ｃ，
読み出し間隔設定レジスタ６４ａ〜６４ｃの夫々は、順
序指定制御部２０ａにセル化タイミング信号(図３参照)
又は読み出し制御部２０ｂからの指定要求が入力される
毎に、自身の保持内容を出力する。なお、ラッチ６３は
無くても良い。

【００７０】減算器６５ａ〜６５ｃの夫々は、カウンタ
メモリ６１ａ〜６１ｃの何れかからの出力信号を“Ｙ”
とし、読み出し間隔設定レジスタ６４ａ〜６４ｃの何れ
かからの出力信号を“Ｘ”とし、これらの“Ｘ”及び
“Ｙ”を受け取ると、“Ｘ−Ｙ”の減算を行う。そし
て、その減算結果を“Ｚ”として出力する。

【００７１】減算器６５ａ〜６５ｃの夫々は、比較器６
６ａ〜６６ｇに夫々接続されている。減算器６５ａ〜６
５ｃからの各出力信号“Ｚ”の絶対値は、夫々“Ａ”,
“Ｂ”,“Ｃ”として対応する何れかの比較器６６ａ〜
６６ｇに入力される。また、減算器６５ａは、比較器７
０ａに接続されている。比較器７０ａには、減算器６５
ａからの出力信号“Ｚ”が入力される。減算器６５ｂ
は、比較器７０ｂに接続されている。比較器７０ｂに
は、減算器６５ｂからの出力信号“Ｚ”が入力される。
減算器６５ｃは、比較器７０ｃに接続されている。比較
器７０ｃには、減算器６５ｃからの出力信号“Ｚ”が入
力される。

【００７２】比較器６６ａ〜６６ｇの夫々は、入力され
た“Ａ”,“Ｂ”,“Ｃ”が所定の条件を満たすか否かを
判定する。例えば、比較器６６ａは、“Ａ”,“Ｂ”,
“Ｃ”のうち、“Ａ”が最も小さいか否かを判定する。
そして、比較器６６ａ〜６６ｇの夫々は、“Ａ”,
“Ｂ”,“Ｃ”が条件を満たさない場合には“０”信号
を出力し、条件を満たす場合には、“１”信号を出力す
る。

【００７３】比較器６６ａの出力端子はＡＮＤ回路６７
ａの一方の入力端子に接続され、比較器６６ｂの出力端
子はＡＮＤ回路６７ｂの一方の入力端子に接続され、比
較器６６ｃの出力端子はＡＮＤ回路６７ｃの一方の入力
端子に接続され、比較器６６ｄの出力端子はＡＮＤ回路
６７ｄの一方の入力端子に接続され、比較器６７ｅの出
力端子はＡＮＤ回路６７ｅの一方の入力端子に接続さ
れ、比較器６６ｆの出力端子はＡＮＤ回路６７ｆの一方
の入力端子に接続され、比較器６６ｇの出力端子はＡＮ
Ｄ回路６７ｇの一方の入力端子に接続されている。そし
て、ＡＮＤ回路６７ａ〜６７ｇの出力端子は、ＯＲ回路
６８の入力端子に夫々接続されている。

【００７４】ＡＮＤ回路６７ａ,６７ｄ,６７ｅ,６７ｇ
の他方の入力端子には、クラス１を示す“１”の信号
(実際には“０１”の２ビット信号)が入力される。ＡＮ
Ｄ回路６７ａ,６７ｄ,６７ｅ,６７ｇの夫々は、対応す
る比較器６６ａ,６６ｄ,６６ｅ,６６ｇの何れかから
“１”信号が入力された場合には、クラス１を示す
“１”の信号をＯＲ回路６８に入力する。

【００７５】また、ＡＮＤ回路６７ｂ,６７ｆの他方の
入力端子の夫々には、クラス２を示す“２”の信号(実
際には“１０”の２ビット信号)が入力される。ＡＮＤ
回路６７ｂ,６７ｆの夫々は、対応する比較器６６ｂ,６
６ｆの何れかから“１”信号が入力された場合には、ク
ラス２を示す“２”の信号をＯＲ回路６８に入力する。

【００７６】さらに、ＡＮＤ回路６７ｃの他方の入力端
子には、クラス３を示す“３”の信号(実際には“１
１”の２ビット信号)が入力される。ＡＮＤ回路６７ｃ
は、比較器６６ｃから“１”信号が入力された場合に
は、クラス３を示す“３”の信号をＯＲ回路６８に入力
する。

【００７７】ＯＲ回路６８は、ＡＮＤ回路６９の一方の
出力端子に接続されている。ＯＲ回路６８は、ＡＮＤ回
路６７ａ〜６７ｇの何れからも入力がない場合には、
“０”信号をＡＮＤ回路６９に入力する。一方、ＯＲ回
路６８は、ＡＮＤ回路６７ａ〜６７ｇの何れかから
“１”,“２”,“３”の何れかの信号が入力された場合
には、その入力信号をＡＮＤ回路６９に入力する。

【００７８】比較器７０ａ〜７０ｃの夫々は、自身に入
力された“Ｚ”が０より大きいか否かを判定する。この
とき、比較器７０ａ〜７０ｃの夫々は、“Ｚ”が０以下
である場合には、“０”信号を出力し、“Ｚ”が０より
大きい場合には、“１”信号を出力する。

【００７９】ＡＮＤ回路７１の入力端子は、比較器７０
ａ〜７０ｃの夫々の出力端子に接続されている。また、
ＡＮＤ回路７１の出力端子は、ＡＮＤ回路６９の他方の
入力端子に接続されている。このＡＮＤ回路７１は、比
較器７０ａ〜７０ｃの夫々から“１”信号が入力された
場合のみ“１”信号を出力し、それ以外の場合には
“０”信号を出力する。

【００８０】ＡＮＤ回路６９の他方の入力端子には、Ａ
ＮＤ回路７１からの出力が反転入力される。従って、Ｏ
Ｒ回路６８から“１”,“２”,“３”の何れかがＡＮＤ
回路６９に入力された場合において、ＡＮＤ回路７１か
ら“０”信号が出力された際には、ＡＮＤ回路６９は、
ＯＲ回路６８の出力(“１”,“２”,“３”の何れか)を
送出クラス指示として出力する。

【００８１】これに対し、ＡＮＤ回路７１から“１”信
号が出力された場合には、ＡＮＤ回路６９は、ＯＲ回路
６８から“１”,“２”,“３”の何れかを受け取った場
合でも“０”を出力する。ここに、ＡＮＤ回路６９から
“０”信号が出力された場合には、指定すべき品質クラ
スがないことを示す。そして、ＡＮＤ回路６９から出力
された送出クラス指示は、上述した読み出し制御部２０
ａに入力されるとともに、セレクタ７４に入力される。

【００８２】また、カウンタメモリ６１ａ〜６１ｃの夫
々に格納された各カウンタ値は、対応する何れかの加算
器７２ａ〜７２ｃにて１加算され、セレクタ７４へ入力
される。また、減算器７３ａ〜７３ｃの夫々は、対応す
る何れかのカウンタメモリ６１ａ〜６１ｃからの入力を
“Ｘ”とし、対応する何れかの読み出し間隔設定レジス
タ６４ａ〜６４ｃからの出力を“Ｙ”とし、“Ｘ−Ｙ”
の減算を行う。そして、減産期７３ａ〜７３ｃの夫々
は、各減算結果をセレクタ７４へ入力する。

【００８３】セレクタ７４は、加算器７２ａ〜７２ｃ，
及び減算器７３ａ〜７３ｃの出力信号を夫々受け取ると
ともに、ＡＮＤ回路６９から送出クラス指示を受け取
る。このとき、送出クラス指示が“０”の場合には、セ
レクタ７４は、加算器７２ａ〜７２ｃの出力信号を夫々
出力する。これに対し、送出クラス指示が“１”,
“２”,“３”の何れかである場合には、送出クラス指
示に対応する何れかの減算器７３ａ〜７３ｃ(例えば、
送出クラス指示が“１”である場合には、減算器７３
ａ)の出力信号を出力するとともに、その他のクラスに
ついては、対応する何れかの加算器７２ａ〜７２ｃの出
力信号を出力する。このセレクタ７４から出力される３
つのデータは、対応する何れかのカウンタメモリ６１ａ
〜６１ｃに書き込まれるカウンタメモリライトデータを
なし、これらの値をもってカウンタメモリ６１ａ〜６１
ｃの各カウンタ値が更新される。 〈順序指定制御部による指定制御〉次に、上述した順序
指定制御部２０ａによる指定制御(指定方法)を説明す
る。図６は、順序指定制御部２０ａによる指定制御の説
明図である。図６に示すように、読み出し間隔設定レジ
スタ６４ａ〜６４ｃの夫々には、例として、クラス１〜
３の読み出し間隔として“３”,“５”,“２”が格納さ
れている。即ち、クラス１が３の間隔をおいて指定さ
れ、クラス２が５の間隔をおいて指定され、クラス３が
２の間隔をおいて指定される。

【００８４】ここに、読み出し間隔は、同一品質クラス
の二つのショートセル１が読み出される際に、これらの
二つのショートセル１の間に存する他の品質クラスのシ
ョートセルの個数である。

【００８５】そして、カウンタメモリ６１ａ〜６１ｃの
夫々には、図６に示す時刻(１)において、初期値として
“０”が格納されているものとする。この状態におい
て、順序指定制御部２０ａにセル化タイミング信号が入
力されると、順序指定制御部２０ａは、送出クラスの算
出動作を行う。

【００８６】時刻(１)では、クラス１に対応する“Ｚ”
の値は３となり、クラス２に対応する“Ｚ”の値は５と
なり、クラス３に対応する“Ｚ”の値は２となるので、
ＡＮＤ回路７１の出力が“１”となり、ＡＮＤ回路６９
の出力が“０”，即ち指定なしとなる。従って、セレク
タ７４から加算器７２ａ〜７２ｃの出力信号が出力さ
れ、カウンタメモリ６１ａ〜６１ｃには、夫々１カウン
トアップされた値(“１”,“１”,“１”)が格納され
る。

【００８７】時刻(２)においては、時刻(１)と同様に、
カウンタメモリ６１ａ〜６１ｃの各カウンタ値が対応す
る読み出し間隔設定レジスタ６４ａ〜６４ｃの各値より
も小さくなるので、ＡＮＤ回路６９の出力は“０”とな
り、カウンタメモリ６１ａ〜６１ｃには、夫々１カウン
トアップされた値(“２”,“２”,“２”)が、格納され
る。

【００８８】時刻(３)においては、時刻(１)から間隔が
２個あいた状態となるので、クラス３が指定される。即
ち、クラス１に対応する“Ａ”の値が１となり、クラス
２に対応する“Ｂ”の値が３となり、クラス３に対応す
る“Ｃ”の値が０となる。このため、比較器６６ｃから
“１”が出力され、クラス３を示す“３”がＡＮＤ回路
６７ｃ及びＯＲ回路６８を介してＡＮＤ回路６９へ入力
される。

【００８９】このとき、ＡＮＤ回路７１からは“０”が
出力されるので、ＡＮＤ回路６９からクラス３の送出ク
ラス指示たる“３”が出力される。これによって、読み
出し制御部２０ｂが、クラス３の送出クラス指示に従っ
てショートセル格納メモリ２２ｃからショートセル１の
読み出し処理を行う。

【００９０】一方、セレクタ７４には、ＡＮＤ回路６９
から“３”が入力されるので、セレクタ７４は、加算器
７２ａ,７２ｂの各出力信号を出力するとともに、減算
器７３ｃの出力信号を出力する。これによって、カウン
タメモリ６１ａ〜６１ｃの値が、夫々“３”,“３”,
“０”となる(図６時刻(４)参照)。

【００９１】そして、時刻(４)では、時刻(１)からの間
隔が３個あいた状態となるので、クラス１の送出指示が
順序指定制御部２０ａから読み出し制御部２０ｂに入力
される。そして、時刻(５)では、カウンタメモリ６１ａ
〜６１ｃの各値が、対応する読み出し間隔設定レジスタ
６４ａ〜６４ｃの何れかの値より小さくなるので、ＡＮ
Ｄ回路６９から送出クラス指示は送出されない。

【００９２】時刻(６)では、カウンタメモリ６１ｂ,６
１ｃの各値が対応する読み出し間隔設定レジスタ６４
ｂ,６４ｃの何れかの値と同じとなり、夫々指定される
順番となるが、クラス２はクラス３よりも優先するの
で、ＡＮＤ回路６９からはクラス２の送出指示のみが出
力される。但し、次の時刻(７)では、カウンタメモリ６
１ｃの値のみ対応する読み出し間隔の値より大きくなる
ので、時刻(７)にてクラス３の送出指示がＡＮＤ回路６
９から出力されることとなる。

【００９３】このように、順序指定制御部２０ａは、予
め設定された読み出し間隔毎に該当する品質クラスを指
定する。そして、同時に二つ又は三つ(図６時刻(１２)
参照)の品質クラスが指定されることとなる場合には、
優先順位に従った順序で品質クラスが指定される。 〈第１実施形態の効果〉第１実施形態によるＳＣ多重装
置４０によると、順序指定制御部２０ａが、所定の読み
出し間隔に従って品質クラスを指定し、読み出し制御部
２０ｂが、品質クラスに対応づけて設けられたショート
セル格納メモリ２２ａ〜２２ｃからショートセル１を読
み出す。そして、読み出されたショートセル１は、ＡＴ
Ｍセル５のペイロード７に多重化した状態で埋め込ま
れ、ＡＴＭ網３２へ送出される。

【００９４】このように、順序指定制御部２０ａが、読
み出し間隔に従って品質クラスを指定するので、従来技
術として説明したＳＣ多重装置のように読み出し順序パ
ターンを構成するクラス番号の数に応じたメモリ領域を
用意する必要がない。このため、順序指定制御部２０ａ
の構成を簡易化且つ小型化できるので、ハードウェア
(ＳＣ多重装置４０)のコストを抑えることができる。 〔第２実施形態〕次に、第２実施形態によるＳＣ多重装
置を説明する。従来技術，及び第１実施形態で述べた方
法では、各ＦＩＦＯ(各ショートセル格納メモリ)２２ａ
〜２２ｃに格納されたショートセル１が読み出される
と、その読み出されたショートセル１のビットレートが
実際の読み出し帯域となる。一方、ショートセル１は可
変長であるため、１回の読み出しにおいてセレクタ１９
から送出されるショートセル１のビット数は異なる。従
って、ショートセル１の読み出し帯域(送出帯域)の予定
値と、実際に読み出された(セレクタ１９から送出され
た)ショートセル１の読み出し帯域とが異なる場合があ
る。また、読み出し帯域(１回の読み出しにおけるショ
ートセル１の帯域)は、各優先順序毎に設定されるもの
である。

【００９５】以上のことから、各ＦＩＦＯ(各ショート
セル格納メモリ)２２ａ〜２２ｃに格納された各ショー
トセル１が常に読み出し待ち(送出待ち)の状態である場
合において、複数の品質クラスの何れか一つにおける実
際の送出帯域が、当該品質クラスの送出帯域の予定値よ
りも高くなった際には、その高くなった分だけ他の品質
クラスの送出帯域が下がってしまう。このため、ショー
トセル１の送出待ち(読み出し待ち)遅延が発生し、円滑
なショートセル１の伝送が阻害される可能性がある。第
２実施形態によるＳＣ多重装置は、この問題に鑑みなさ
れたものである。 〈ショートセル多重装置の構成〉第２実施形態によるＳ
Ｃ多重装置は、第１実施形態によるＳＣ多重装置４０と
順序指定制御部の構成を異にする点を除き、共通の構成
を有している。従って、順序指定制御部のみについて説
明する。図７は、第２実施形態によるＳＣ多重装置４０
における順序指定制御部８０の構成例を示す図である。

【００９６】図７に示された順序指定制御部８０は、第
１実施形態と同様に、３つの品質クラス(クラス１，ク
ラス２，クラス３)のうちの何れか一つの品質クラスを
指定する。即ち、順序指定制御部８０は、品質クラス毎
に所定のクレジット設定値を格納したクレジット設定レ
ジスタ８１を有している。ここでは、例として、クレジ
ット設定レジスタ８１には、クラス１のクレジット設定
値として“２０”が格納され、クラス２のクレジット設
定値として“１０”が格納され、クラス３のクレジット
設置値として“８”が格納されている。

【００９７】また、順序指定制御部８０は、各品質クラ
スに対応したクレジット格納レジスタ８２ａ〜８２ｃを
有している。クレジット設定レジスタ８１に格納された
各クレジット設定値は、対応する何れかのクレジット格
納レジスタ８２ａ〜８２ｃに初期値として格納される。
そして、順序指定制御部８０は、クレジット格納レジス
タ８２ａ〜８２ｃに格納された各クレジット設定値のう
ち、最も大きいクレジット設定値を有する品質クラスに
属するショートセル１の読み出しの指定(送出クラス指
示)を行う。

【００９８】このため、クレジット格納レジスタ８２ａ
〜８２ｃの夫々は、比較器８３ａ〜８３ｇに接続されて
いる。比較器８３ａはＡＮＤ回路８４ａの入力端子に接
続され、比較器８３ｂはＡＮＤ回路８４ｂの入力端子に
接続され、比較器８３ｃはＡＮＤ回路８４ｃの入力端子
に接続され、比較器８３ｄはＡＮＤ回路８４ｄの入力端
子に接続され、比較器８４ｅはＡＮＤ回路８４ｅの入力
端子に接続され、比較器８３ｆはＡＮＤ回路８４ｆの入
力端子に接続され、比較器８３ｇはＡＮＤ回路８４ｇの
入力端子に接続されている。そして、ＡＮＤ回路８４ａ
〜８４ｇの夫々の出力端子は、ＯＲ回路８５の入力端子
に接続されている。

【００９９】比較器８３ａ〜８３ｇの夫々には、順序指
定制御部８０にセル化タイミング信号又は指定要求が入
力される度に、クレジット格納レジスタ８２ａの値が
“Ａ”として入力され、クレジット格納レジスタ８２ｂ
の値が“Ｂ”として入力され、クレジット格納レジスタ
８２ｃの値が“Ｃ”として入力される。

【０１００】比較器８３ａ〜８３ｇの夫々は、入力され
た“Ａ”,“Ｂ”,“Ｃ”が自身に予め設定された条件を
満たすか否かを判定する。このとき、比較器８３ａ〜８
３ｇの夫々は、“Ａ”,“Ｂ”,“Ｃ”が条件を満たさな
い場合には、“０”信号を出力し、条件を満たす場合に
は“１”信号を出力する。

【０１０１】ＡＮＤ回路８４ａ,８４ｄ,８４ｅ,８４ｇ
の夫々の他方の入力端子には、クラス１を示す“１”
(実際には“０１”の２ビット信号)が入力される。ＡＮ
Ｄ回路８４ａ,８４ｄ,８４ｅ,８４ｇの夫々は、対応す
る何れかの比較器８３ａ,８３ｄ,８３ｅ,８３ｇから
“１”信号が入力された場合には、クラス１を示す
“１”の信号をＯＲ回路８５に入力する。

【０１０２】また、ＡＮＤ回路８４ｂ,８４ｆの夫々の
他方の入力端子には、クラス２を示す“２”(実際には
“１０”の２ビット信号)が入力される。ＡＮＤ回路８
４ｂ,８４ｆの夫々は、対応する何れかの比較器８３ｂ,
８３ｆから“１”信号が入力された場合には、クラス２
を示す“２”の信号をＯＲ回路８５に入力する。

【０１０３】さらに、ＡＮＤ回路８４ｃの他方の入力端
子には、クラス３を示す“３”(実際には“１１”の２
ビット信号)が入力される。ＡＮＤ回路８４ｃは、対応
する比較器８３ｃから“１”信号が入力された場合に
は、クラス３を示す“３”の信号をＯＲ回路８５に入力
する。

【０１０４】以上の構成によって、クレジット格納レジ
スタ８２ａ〜８２ｃに格納された３つのクレジット値の
うち、二つ又は三つのクレジット値が同一となる場合に
は、所定の優先順位(ここでは、クラス１,クラス２,ク
ラス３の順)に従って送出クラス指示が出力される。

【０１０５】ＯＲ回路８５は、ＡＮＤ回路８４ａ〜８４
ｆの何れからも入力がない場合には、“０”信号を出力
する。一方、ＯＲ回路８５は、ＡＮＤ回路８４ａ〜８４
ｇの何れかから“１”,“２”,“３”の何れかの信号が
入力された場合には、その信号を送出クラス指示として
読み出し制御部２０ｂ(図３参照)へ入力する。これによ
って、読み出し制御部２０ｂが、該当する何れかのショ
ートセル格納メモリ２２ａ〜２２ｃからショートセル１
を読み出す。また、ＯＲ回路８５から出力された送出ク
ラス指示は、コーダ８６に入力される。

【０１０６】また、順序指定制御部８０は、読み出しを
行った品質クラスについては、読み出されたショートセ
ル１のバイト数だけクレジットを減算して、クレジット
格納レジスタ８２ａ〜８２ｃの夫々へ書き込む。また、
上記減算処理後にクレジット格納レジスタ８２ａ〜８２
ｃの全てのクレジット値が負の値をとった場合には、各
クレジット値に対してクレジット設定値を加算し、クレ
ジット格納レジスタ８２ａ〜８２ｃの更新処理を行う。

【０１０７】即ち、順序指定回路８０は、クラス１に対
応するＡＮＤ回路８７ａ，クラス２に対応するＡＮＤ回
路８７ｂ，クラス３に対応するＡＮＤ回路８７ｃを有し
ている。各ＡＮＤ回路８７ａ〜８７ｃの一方の入力端子
には、ＬＩラッチ５３(図３参照)に保持された今回の送
出クラス指示に対応するショートセル１のＬＩにショー
トセルヘッダ２のバイト数たる３を加算した値，即ちシ
ョートセル１全体のバイト数(ショートセル１の全長)が
入力される。

【０１０８】一方、ＡＮＤ回路８７ａ〜８７ｃの他方の
入力端子は、上述したコーダ８６に夫々接続されてい
る。コーダ８６は、送出クラス指示が入力されると、そ
の送出クラス指示に対応するＡＮＤ回路８７ａ〜８７ｃ
の何れかには“１”信号を入力し、その他のＡＮＤ回路
８７ａ〜８７ｃには、“０”信号を入力する。

【０１０９】ＡＮＤ回路８７ａの出力端子は、減算器８
８ａの一方の入力端子に接続され、ＡＮＤ回路８７ｂの
出力端子は、減算器８８ｂの一方の入力端子に接続さ
れ、ＡＮＤ回路８７ｃの出力端子は、減算器８８ｃの一
方の入力端子に接続されている。ＡＮＤ回路８７ａ〜８
８ｃの夫々は、コーダ８６から“１”信号が入力された
場合に、対応する何れかの減算器８８ａ〜８８ｃにショ
ートセル１のバイト数を“Ｙ”として入力する。

【０１１０】減算器８８ａの他方の入力端子は、クレジ
ット格納レジスタ８２ａに接続され、減算器８８ｂの他
方の入力端子は、クレジット格納レジスタ８２ｂに接続
され、減算器８８ｃの他方の入力端子は、クレジット格
納レジスタ８２ｃに接続されている。減算器８８ａ〜８
８ｃの夫々には、対応する何れかのクレジット格納レジ
スタ８２ａ〜８２ｃからクレジット値が“Ｘ”として入
力される。減算器８８ａ〜８８ｃの夫々は、“Ｘ”及び
“Ｙ”が入力されると、“Ｘ−Ｙ”の演算を行い、その
演算結果を出力する。

【０１１１】また、クレジット格納レジスタ８２ａは、
比較器８９ａに接続され、クレジット格納レジスタ８２
ｂは、比較器８９ｂに接続され、クレジット８２ｃは、
比較器８９ｃに接続されている。比較器８９ａ〜８９ｃ
の夫々には、対応する何れかのクレジット格納レジスタ
８２ａ〜８２ｃから、クレジット値が“Ｉ”として入力
される。

【０１１２】比較器８９ａ〜８９ｃの夫々は、クレジッ
ト値が入力されると、その値が０以下であるか否かを判
定する。このとき、比較器８９ａ〜８９ｃの夫々は、ク
レジット値が０より大きい場合には“０”信号を出力
し、クレジット値が０以下である場合には“１”信号を
出力する。

【０１１３】比較器８９ａ〜８９ｃの夫々は、ＡＮＤ回
路９０に接続されている。ＡＮＤ回路９０は、ＡＮＤ回
路９１ａ〜９１ｃの夫々の一方の入力端子に接続されて
おり、比較器８９ａ〜８９ｃの全てから“１”信号を受
け取った場合にのみ“１”信号を出力し、それ以外の場
合には“０”信号を出力する。

【０１１４】ＡＮＤ回路９１ａの他方の入力端子には、
クレジット設定レジスタ８１からクラス１のクレジット
設定値が入力され、ＡＮＤ回路９１ｂの他方の入力端子
には、クレジット設定レジスタ８１からクラス２のクレ
ジット設定値が入力され、ＡＮＤ回路９１ｃの他方の入
力端子には、クレジット設定レジスタ８１からクラス３
のクレジット設定値が入力される。ＡＮＤ回路９１ａ〜
９１ｃの夫々は、ＡＮＤ回路９０から“１”信号が入力
された場合のみ、クレジット設定レジスタ８１から入力
されたクレジット設定値を出力する。

【０１１５】上述した減算器８８ａ及びＡＮＤ回路９１
ａは加算器９２ａに接続され、減算器８８ａ及びＡＮＤ
回路９１ｂは加算器９２ｂに接続され、減算器８８ａ及
びＡＮＤ回路９１ｃは加算器９２ｃに接続されている。
加算器９２ａ〜９２ｃの夫々には、対応する何れかの減
算器８８ａ〜８８ｃから出力された“Ｘ−Ｙ”の減算結
果が“Ｘ１”として入力され、且つ対応する何れかのＡ
ＮＤ回路９１ａ〜９１ｃから出力されたクレジット設定
値が“Ｙ１”として入力される。

【０１１６】加算器９２ａ〜９２ｃの夫々は、“Ｘ１”
のみを受け取った場合(ＡＮＤ回路９１ａ〜９１ｃの何
れかから“０”を受け取った場合)には、“Ｘ１”の値
を出力する。一方、加算器９２ａ〜９２ｃの夫々は、
“Ｘ１”及び“Ｙ１”を受け取った場合には、“Ｘ１＋
Ｙ１”の演算を行い、その演算結果を出力する。

【０１１７】加算器９２ａ〜９２ｃの出力信号は、クレ
ジット格納レジスタ更新データをなす。即ち、加算器９
２ａの出力をもってクレジット格納レジスタ８２ａのク
レジット値が更新され、加算器９２ｂの出力をもってク
レジット格納レジスタ８２ｂのクレジット値が更新さ
れ、加算器９２ｃの出力をもってクレジット格納レジス
タ８２ｃのクレジット値が更新される。 〈順序指定制御部による指定制御〉図８は、順序指定制
御部８０による指定制御(指定方法)の説明図である。こ
の指定制御は、クレジット値の多い品質クラスのショー
トセル１から順に読み出し指定(送出クラス指示)を行
う。但し、この例では、説明を容易とするため、全ての
ショートセル１の全長が８バイトであるものとする。

【０１１８】例えば、図８に示す時刻(１)において、ク
レジット格納レジスタ８２ａ〜８２ｃに、初期値として
夫々“２０”,“１０”,“８”を格納したとする。この
後、順序指定制御部８０に例えばセル化タイミング信号
が入力されると、比較器８３ａ〜８３ｆには、夫々
“Ａ”,“Ｂ”,“Ｃ”が入力される。ここでは、
“Ａ”,“Ｂ”,“Ｃ”が比較器８３ａの条件のみを満た
すので、ＡＮＤ回路８４ａからクラス１を示す“１”の
信号が出力され、ＯＲ回路８５から“１”の送出クラス
指示が出力される。従って、時刻(１)では、クラス１に
対応するショートセル格納メモリ２２ａ(図３参照)から
ショートセル１が読み出される。

【０１１９】また、ＯＲ回路８５から出力された“１”
の送出クラス指示は、コーダ８６に入力される。する
と、コーダ８６は、クラス１に対応するＡＮＤ回路８７
ａのみに“１”信号を出力する。一方、ＡＮＤ回路８７
ａには、当該送出クラス指示によってショートセル格納
メモリ２２ａから読み出されたショートセル１の全長
(ＬＩ＋３＝８バイト)が入力される。そして、この(Ｌ
Ｉ＋３)の値は、対応する減算器８８ａに“Ｙ”として
入力される。これに対し、減算器８８ｂ及び減算器８８
ｃには、“０”信号が“Ｙ”として入力される。

【０１２０】すると、減算器８８ａ〜８８ｃの夫々は、
“Ｘ−Ｙ”の演算を行う。このとき、減算器８８ａで
は、クレジット値である２０からショートセル１の全長
たる８が減算され、１２が“Ｘ１”として出力される。
これに対し、減算器８８ｂ及び減算器８８ｃでは、対応
するクレジット値から０を減算する処理が行われる。従
って、減算器８８ｂからは１０が“Ｘ１”として出力さ
れ、減算器８８ｃからは８が“Ｘ１”として出力され
る。そして、減算器８８ａ〜８８ｃの夫々から出力され
た各“Ｘ１”は、対応する何れかの加算器９２ａ〜９２
ｃに入力される。

【０１２１】一方、時刻(１)におけるクレジット格納レ
ジスタ８２ａ〜８２ｃの各クレジット値は０を上回るの
で、加算器９２ａ〜９２ｃの夫々には、対応する何れか
のＡＮＤ回路９１ａ〜９１ｃから“０”信号が“Ｙ１”
として入力される。従って、加算器９２ａ〜９２ｃの夫
々は、入力された“Ｘ１”の値に０を加算する処理を行
い、この加算結果を出力する。これによって、クレジッ
ト格納レジスタ８２ａ〜８２ｃの夫々には、“１２”,
“１０”,“８”が格納される(図８時刻(２)参照)。

【０１２２】クレジット格納レジスタ８２ａ〜８２ｃの
各クレジット値が時刻(２)における状態となった場合に
おいて、順序指定制御部８０に例えばセル化タイミング
信号が入力されると、順序指定制御部８０では、時刻
(１)にて説明した動作と同様の動作が行われ、ＯＲ回路
８５からクラス１を示す“１”の送出クラス指示が出力
される。また、時刻(１)にて説明した動作と同様の動作
によって、クレジット格納レジスタ８２ａ〜８２ｃに
は、夫々“４”,“１０”,“８”が格納される(図８時
刻(３)参照)。

【０１２３】続いて、時刻(３)では、上述した順序指定
制御部８０の動作によって、ＯＲ回路８５からクラス２
を示す“２”の送出クラス指示が出力され、クラス２に
対応するクレジット格納レジスタ８２ｂのクレジット値
が、ショートセル１の全長を示す８だけ減算された値と
なる(図８時刻(４)参照)。

【０１２４】その後、クレジット格納レジスタ８２ａ〜
８２ｃの各クレジット値が図８の時刻(７)に示される状
態(“−８”,“−６”,“０”)となった場合において、
セル化タイミング信号が順序指定制御部８０に入力され
ると、ＯＲ回路８５からクラス３を示す“３”の送出ク
ラス指示が出力される。

【０１２５】ここで、時刻(７)におけるクレジット格納
レジスタ８２ａ〜８２ｃの各クレジット値は０以下であ
るので、比較器８９ａ〜８９ｃの夫々から“１”信号が
出力され、続いてＡＮＤ回路９０から“１”信号が出力
される。従って、ＡＮＤ回路９１ａ〜９１ｃの夫々か
ら、対応するクレジット設定レジスタ８１のクレジット
設定値が“Ｙ１”として加算器９２ａ〜９２ｃに入力さ
れる。

【０１２６】これによって、加算器９２ａでは“Ｘ１＋
Ｙ１＝−８＋２０＝１２”の処理が行われ、この処理結
果“１２”をもってクレジット格納レジスタ８２ａのク
レジット値が更新される。また、加算器９２ｂでは“Ｘ
１＋Ｙ１＝−６＋１０＝４”の処理が行われ、この処理
結果“４”をもってクレジット格納レジスタ８２ｂのク
レジット値が更新される。さらに、加算器９２ｃでは、
“Ｘ１＋Ｙ１＝０＋８＝８”の処理が行われ、この処理
結果“８”をもってクレジット格納レジスタ８２ｃのク
レジット値が更新される。

【０１２７】その後、時刻(８)では、クレジット値が最
も大きいクラス１を示す“１”の送出クラス指示が出力
される。但し、クレジット格納レジスタ８２ａ〜８３ｃ
の各クレジット値の全てが０以下となった場合には、順
序指定制御部８０が送出クラス指示を出力せず、クレジ
ット格納レジスタ８２ａ〜８２ｃに格納されたクレジッ
ト値の夫々に対応するクレジット設定値を加算し、その
結果最もクレジット値が大きくなったクラスについての
送出クラス指示を出力するように構成されていても良
い。

【０１２８】即ち、図８に示す例における時刻(７)及び
時刻(８)の動作が同一の時刻において行われ、時刻(７)
の時点における送出クラス指示(クラス３の送出クラス
指示)が出力されないように構成されていても良い。

【０１２９】第２実施形態によるＳＣ多重装置４０によ
れば、順序指定制御部８０が、クレジット格納レジスタ
８２ａ〜８２ｃに格納されたクレジット値を監視し、ク
レジット値が最も大きい品質クラスのショートセル１の
読み出しを指定する。そして、読み出したショートセル
１の全長だけ該当するクレジット格納レジスタ８２ａ〜
８２ｃの何れかのクレジット値を減算する。

【０１３０】このため、第１実施形態のようにショート
セル１の読み出しによる予定帯域と実際に読み出された
ショートセル１の帯域とに差異が生じることが無い。従
って、クラス１,クラス２,クラス３の何れか一つにおけ
る実際の送出帯域が予定帯域よりも高くなるのを防止で
きるので、他の品質クラスの読み出し待ち遅延を防止で
きる。よって、第１実施形態に比べて円滑なショートセ
ル１の伝送を図ることができる。 〔第３実施形態〕次に、第３実施形態によるＳＣ多重装
置を説明する。第２実施形態によるＳＣ多重装置４０で
は、例えばある特定の品質クラスのショートセル１の平
均長が他の品質クラスのショートセル１の平均長よりも
短い場合において、この他の品質クラスのクレジット設
定値が上記特定の品質クラスのクレジット設定値よりも
小さくなると、上記特定の品質クラスに属するショート
セル１がバースト的に読み出されてしまい、各品質クラ
スに属するショートセル１の送出パターン(読み出しパ
ターン)に偏りが生じ得る。第３実施形態によるＳＣ多
重装置は、この問題に鑑みなされたものである。 〈ＳＣ多重装置の構成〉第３実施形態によるＳＣ多重装
置は、第１実施形態によるＳＣ多重装置４０と順序指定
制御部の構成を異にする点を除き、共通の構成を有して
いる。従って、順序指定制御部のみについて説明する。
図９は、第３実施形態によるＳＣ多重装置４０における
順序指定制御部９５の構成例を示す図である。

【０１３１】図９に示された順序指定制御部９５は、ク
レジット値が正の品質クラスの中から所定の順序で送出
クラス指示を行う。但し、順序指定制御部９５は、第２
実施形態による順序指定制御部８０と共通する構成を有
しているので、共通する構成については同一の符号を付
して説明を省略し、相違する構成について説明する。

【０１３２】図９において、順序指定制御部９５は、次
の品質クラスの指定を行う場合において、クレジット格
納レジスタ８２ａ〜８２ｃに格納された三つのクレジッ
ト値のうち二つが正の値をとっているときに連続して同
じ品質クラスを指定しないように、前回指定した品質ク
ラスを格納しておくための前回指定レジスタ９６ａ〜９
６ｂを有する。前回指定レジスタ９６ａはクラス１に対
応し、前回指定レジスタ９６ｂはクラス２に対応し、前
回指定レジスタ９６ｃはクラス３に対応する。

【０１３３】前回指定レジスタ９６ａ〜９６ｃの夫々に
は、前回の品質クラスの指定において当該品質クラスが
指定された場合には、“１”が格納され、指定されなか
った場合には“０”が格納される。例えば、前回の品質
クラスの指定において、クラス２が指定された場合に
は、前回指定レジスタ９６ｂには“１”が格納され、前
回指定レジスタ９６ａ,９６ｃの夫々には“０”が格納
される。前回指定レジスタ９６ａ〜９６ｃの夫々は、ク
ラス選択部９７に接続されており、順序指定制御部９５
にセル化タイミング信号が入力される毎に、前回指定レ
ジスタ９６ａ〜９６ｃの各値がクラス選択部９７に入力
される。

【０１３４】クレジット格納レジスタ８２ａは比較器９
８ａに接続されており、クレジット格納レジスタ８２ｂ
は比較器９８ｂに接続されており、クレジット格納レジ
スタ８２ｃは比較器９８ｃに接続されている。クレジッ
ト格納レジスタ８２ａ〜８２ｃの夫々は、第２実施形態
と同様に、順序指定制御部９５にセル化タイミング信号
が入力される毎に、対応する何れかの比較器９８ａ〜９
８ｃに自身の保持内容を“Ｚ”として入力する。比較器
９８ａ〜９８ｃの夫々は、“Ｚ”が入力されると、その
“Ｚ”の値が０を上回る(正である)か否かを判定する。
このとき、比較器９８ａ〜９８ｃの夫々は、“Ｚ”の値
が０を上回る場合には、“１”信号をクラス選択部９７
に入力し、“Ｚ”の値が０以下の場合には、“０”信号
をクラス選択部９７に入力する。

【０１３５】クラス選択部９７は、ロジック回路又はプ
ロセッサ装置で構成されている。このクラス選択部９７
は、前回指定レジスタ９６ａ〜９６ｃ，及び比較器９８
ａ〜９８ｃからの各入力信号に基づいて送出クラス指示
を選択するための選択テーブル９７ａを有している。

【０１３６】選択テーブル９７ａには、比較器９８ａ〜
９８ｃからの出力信号である３ビット信号(クレジット
＞０のクラス)，及び前回指定レジスタ９６ａ〜９６ｃ
からの出力信号である３ビット信号(前回指定)に対応づ
けて送出クラス指示たる品質クラス番号が格納されてい
る。クラス選択部９７は、比較器９８ａ〜９８ｃ，及び
前回指定レジスタ９６ａ〜９６ｃの夫々から出力信号を
受け取ると、選択テーブル９７ａから対応する送出クラ
ス指示を読み出して出力する。

【０１３７】例えば、クレジットが正の品質クラスが一
つのみの場合には、その品質クラスに対する送出クラス
指示を出力する。また、複数の品質クラスのクレジット
が正である場合には、前回読み出しを行っていないクラ
スを選択する。例えば、前回指定した品質クラスがクラ
ス２で、且つ全ての品質クラスのクレジットが正の値を
持つ場合には、選択テーブル９７ａ中の「クレジット＞
０のクラス」が、“１１１”で「前回指定」が“０１
０”となり、クラス１の送出クラス指示が選択される。
これによって、前回指定した品質クラス(この例ではク
ラス２)の連続指定が防止される。そして、クラス選択
部９７から出力された送出クラス指示は、読み出し制御
部２０ｂ(図３,図４参照)に入力される。

【０１３８】また、クラス選択部９７は、クラス１〜３
のうちクレジットが正であり且つ前回指定されていない
品質クラスが二つある場合には、所定の優先順位(クラ
ス１,クラス２,クラス３の順)に従って順位の高い品質
クラスの方を選択する。

【０１３９】送出クラス指示は、クラス１〜３の何れか
を示す３ビット信号としてクラス選択部９７から出力さ
れる。即ち、クラス１の場合には“００１”が出力さ
れ、クラス２の場合には“０１０”が出力され、クラス
３の場合には“１００”が出力される。そして、これら
の送出クラス指示の何れかをもって、前回指定レジスタ
９６ａ〜９６ｃの値が更新される。これによって、送出
クラス指示に対応する前回指定レジスタ９６ａ〜９６ｃ
の何れかに“１”が上書きされ、その他には“０”が上
書きされる。

【０１４０】その後、送出クラス指示に基づいて、クレ
ジット格納レジスタ８２ａ〜８２ｃの各値が更新され
る。但し、この更新処理を行う構成は、コーダ８６にク
ラス選択部９７から出力された送出クラス指示が入力さ
れる点を除き、第２実施形態と同じであるので説明を省
略する。 〈順序指定制御部による指定制御〉図１０は、順序指定
制御部９５による指定制御(指定方法)の説明図である。
この指定制御では、第２実施形態による順序指定制御部
８０と同様に、各品質クラス毎にクレジットを設定して
おくが、クレジット値がある閾値(図１０の例では正の
値)をとっている品質クラスの中から順番に読み出しを
行う点が異なる。

【０１４１】即ち、複数の品質クラスのクレジット値が
正の値をとっている間は、それらの品質クラス内におい
て、所定の優先順序(ここでは、クラス１,クラス２,ク
ラス３の順に優先)に従ってショートセル１の読み出し
が行われる。このとき、前回指定レジスタ９６ａ〜９６
ｃの値に従って、前回指定された品質クラスは、今回指
定される品質クラスから除外される。このため、ある品
質クラスのショートセル１が偏って読み出されるのを抑
えることができる。

【０１４２】第３実施形態によるＳＣ多重装置４０によ
れば、順序指定制御部９５がクラス１,クラス２,クラス
３の何れかを連続して指定しないように構成されている
ので、ある品質クラスに対応するショートセル格納メモ
リ２２からバースト的にショートセル１が読み出される
のを防止できる。従って、バースト的にショートセル１
が読み出されることにより、ある品質クラスの読み出し
帯域が予定帯域を越えてしまい、他の品質クラスのショ
ートセル１のセル化遅延が生じるのを防止することがで
きる。 〔第４実施形態〕次に、第４実施形態によるＳＣ多重装
置を説明する。第４実施形態によるＳＣ多重装置は、第
１実施形態によるＳＣ多重装置４０と順序指定制御部の
構成を異にする点を除き、共通の構成を有している。従
って、順序指定制御部のみについて説明する。図１１
は、第３実施形態によるＳＣ多重装置４０の順序指定制
御部１００の構成図である。

【０１４３】図１１において、順序指定制御部１００
は、比率設定レジスタ１０１を有している。比率設定レ
ジスタ１０１は、全体を１とした場合における各品質ク
ラス(ここでは、クラス１,クラス２,クラス３の三つ)の
帯域比率が格納されている。本実施形態では、比率設定
レジスタ１０１には、所定の設定比率の例として、クラ
ス１について０.５，クラス２について０.２，クラス３
について０.３の比率が夫々格納されている。

【０１４４】また、順序指定制御部１００は、クラス１
〜３の夫々についての送出予定時刻(ショートセル格納
メモリ２２からの読み出し時刻)が格納された予定時刻
格納レジスタ１０２を有している。この予定時刻格納レ
ジスタ１０２は、予定時刻制御部１０３に接続されてい
る。

【０１４５】予定時刻制御部１０３は、クラス１〜３に
対応づけて設けられた超過量算出部１０５ａ〜１０５ｃ
の夫々に接続されている。予定時刻制御部１０３には、
セル化タイミング信号が入力される。予定時刻制御部１
０３は、セル化タイミング信号を受け取ると、予定時刻
格納レジスタ１０２から各送出予定時刻を読み出し、対
応する何れかの超過量算出部１０５ａ〜１０５ｃへ入力
する。また、予定時刻制御部１０３には、予定時刻格納
レジスタ１０２の更新値を受け取るようになっており、
この更新値をもって予定時刻格納レジスタ１０２の各値
を更新する。

【０１４６】また、順序指定制御部１００は、バイトカ
ウンタ１０４を有している。バイトカウンタ１０４に
は、クロックが入力されるとともに、ＡＴＭセルペイロ
ードイネーブル信号が入力される。バイトカウンタ１０
４は、入力されたクロックとＡＴＭセルペイロードイネ
ーブル信号とに基づいて、ＡＴＭセル５のペイロード７
のバイト数をカウントし、そのカウント値を現時刻とし
て超過量算出部１０５ａ〜１０５ｃの夫々へ与える。

【０１４７】超過量算出部１０５ａ〜１０５ｃの夫々
は、予定時刻制御部１０３から対応する品質クラスの送
出予定時刻を受け取るとともに、バイトカウンタ１０４
から現時刻を受け取ると、これらを用いて現時刻が送出
予定時刻から超過した時間(超過量)を算出する。これに
よって、現時刻が送出予定時刻に達しているか否かを判
定する。そして、超過量算出部１０５ａ〜１０５ｃの夫
々は、算出した超過量を送出クラス判定部１０６に入力
する。

【０１４８】送出クラス判定部１０６は、超過量算出部
１０５ａ〜１０５ｃの夫々から超過量を受け取ると、こ
れらの超過量を対比し、最も多い超過量を特定する。そ
して、送出クラス判定部１０６は、その最も多い超過量
に対応する品質クラスについての送出クラス指示を出力
する。

【０１４９】但し、送出クラス判定部１０６に入力され
た超過量の二つ又は三つが同一の場合には、送出クラス
判定部１０６は、所定の優先順位(例えば、クラス１,ク
ラス２,クラス３の順)に従って、最も優先順位の高い品
質クラスの送出クラス指示を出力する。また、送出予定
時刻がクラス１〜３の間で同一となった場合にも優先順
位に従って一つの品質クラスが特定され、この品質クラ
スの送出クラス指示が出力される。出力された送出クラ
ス指示は、読み出し制御部２０ｂ(図３,図４参照)に入
力される。

【０１５０】また、順序指定制御部１００は、以下の構
成をもって予定時刻格納レジスタ１０２の各値を更新す
る。即ち、順序指定制御部１００は、送出クラス判定部
１０６から出力される送出クラス指示に応じたショート
セル１の全長(ＬＩ＋３)が夫々入力される間隔計算部１
０７ａ〜１０７ｃを有している。間隔計算部１０７ａは
クラス１に対応し、間隔計算部１０７ｂはクラス２に対
応し、間隔計算部１０７ｃはクラス３に対応する。

【０１５１】間隔計算部１０７ａ〜１０７ｃの夫々は、
以下の(式２)の演算を行うことによって、ショートセル
１のバイト間隔(今回読み出されたショートセル１と同
じ品質クラスのショートセルが次に読み出される迄のバ
イト間隔)を算出する。

【０１５２】 バイト間隔＝(ＬＩ＋３)×(１−比率)／比率 ・・・・(式２) このとき、間隔計算部１０７ａ〜１０７ｃの夫々は、
(式２)の演算を行う際に、比率設定レジスタ１０１から
該当する比率を読み出して使用する。そして、間隔計算
部１０７ａは、算出したバイト間隔を加算器１０８ａに
入力し、間隔計算部１０７ｂは、算出したバイト間隔を
加算器１０８ｂに入力し、間隔計算部１０８ｃは、算出
したバイト間隔を加算器１０８ｃに入力する。

【０１５３】加算器１０８ａ〜１０８ｃには、間隔計算
部１０７ａ〜１０７ｃの何れかからバイト間隔が入力さ
れるとともに、ショートセル１の全長(ＬＩ＋３)が入力
される。すると、加算器１０８ａ〜１０８ｃの夫々は、
“(ＬＩ＋３)＋バイト間隔”の加算処理を行う。そし
て、加算器１０８ａは加算結果をＡＮＤ回路１１０ａに
入力し、加算器１０８ｂは加算結果をＡＮＤ回路１１０
ｂに入力し、加算器１０８ｃは加算結果をＡＮＤ回路１
１０ｃに入力する。

【０１５４】また、コーダ１０９には、送出クラス判定
部１０６から出力された送出クラス指示が入力される。
コーダ１０９は、送出クラス指示を受け取ると、その送
出クラス指示で指定された品質クラスに対応する何れか
のＡＮＤ回路１１０ａ〜１１０ｃに“１”信号を入力
し、その他の何れかのＡＮＤ回路１１０ａ〜１１０ｃに
“０”信号を入力する。例えば、送出クラス指示がクラ
ス１を指定する場合には、クラス１に対応するＡＮＤ回
路１１０ａに“１”信号を入力し、ＡＮＤ回路１１０ｂ
及びＡＮＤ回路１１０ｃに“０”信号を入力する。

【０１５５】ＡＮＤ回路１１０ａは加算器１１１ａに接
続されており、ＡＮＤ回路１１０ｂは加算器１１１ｂに
接続されており、ＡＮＤ回路１１０ｃは加算器１１１ｃ
に接続されている。ＡＮＤ回路１１０ａ〜１１０ｃの夫
々は、対応する何れかの加算器１０８ａ〜１０８ｃから
その加算結果を受け取り、且つコーダ１０９から“１”
信号を受け取った場合には、この加算結果を対応する何
れかの加算器１１１ａ〜１１１ｃに入力する。これに対
し、ＡＮＤ回路１１０ａ〜１１０ｃの夫々は、コーダ１
０９から“０”信号を受け取った場合には、“０”信号
を出力する。

【０１５６】加算器１１１ａには、予定時刻格納レジス
タ１０２に格納されたクラス１の送出予定時刻が入力さ
れ、加算器１１１ｂには、クラス２の送出予定時刻が入
力され、加算器１１１ｃには、クラス３の送出予定時刻
が入力される。

【０１５７】加算器１１１ａは、ＡＮＤ回路１１０ａか
ら加算器１０８ａの加算結果が入力された場合には、そ
の加算結果に送出予定時刻を加算し、新たな送出予定時
刻として出力する。同様に、加算器１１１ｂは、ＡＮＤ
回路１１０ｂから加算器１０８ｂの加算結果が入力され
た場合には、その加算結果に送出予定時刻を加算し、新
たな送出予定時刻として出力する。同様に、加算器１１
１ｃは、ＡＮＤ回路１１０ｃから加算器１０８ｃの加算
結果が入力された場合には、その加算結果に送出予定時
刻を加算し、新たな送出予定時刻として出力する。これ
に対し、加算器１１１ａ〜１１１ｃの夫々は、対応する
何れかのＡＮＤ回路１１０ａ〜１１０ｃから“０”信号
が入力された場合には、“０”信号を出力する。

【０１５８】加算器１１１ａ〜１１１ｃの何れかから出
力された新たな送出予定時刻は、予定時刻格納レジスタ
１０２の更新値として予定時刻制御部１０３に与えられ
る。すると、予定時刻制御部１０３は、その更新値をも
って該当する送出予定時刻を更新する。従って、予定時
刻格納レジスタ１０２に格納されるクラス１〜３の各更
新値(次の送出予定時刻)は、以下の(式３)によって求め
られる。即ち、 次の送出予定時刻＝(当ショートセルの送出予定時刻)＋(当ショートセルの全 長)＋(バイト間隔) ・・・・(式３) にて求められる。

【０１５９】なお、比率設定レジスタ１０１は、間隔計
算部１０７ａ〜１０７ｃの夫々が該当する比率の値を有
していれば、無くても良い。 〈順序指定制御部による指定制御〉次に、上述した順序
指定制御部１００による指定制御(指定方法)を説明す
る。図１２(ａ)及び図１２(ｂ)は、順序指定制御部１０
０による指定制御の説明図である。この例では、クラス
１に帯域比率０.５が設定され、クラス２に帯域比率０.
２が設定され、クラス３に帯域比率０.３が設定されて
いるものとする。

【０１６０】図１２(ａ)及び図１２(ｂ)に示す指定制御
では、順序指定制御部１００は、各ショートセル格納メ
モリ２２ａ〜２２ｃに格納された各ショートセル１の帯
域比率を指定しておき、ショートセル格納メモリ２２ａ
〜２２ｃの何れかから読み出したショートセル１の全長
を用いて同品質クラスの次のショートセル１の読み出し
を開始するまでのバイト間隔を計算することによって、
次の送出予定時刻を算出する。

【０１６１】図１２(ａ)には、クラス１に対応するショ
ートセル格納メモリ２２ａにのみ複数のショートセル１
が格納されている場合のショートセル１の読み出しパタ
ーンが示されている。但し、説明を簡単にするため、シ
ョートセル格納メモリ２２ａに格納された複数のショー
トセル１は、夫々８バイトの全長を有しているものとす
る。

【０１６２】送出クラス判定部１０６からクラス１の送
出クラス指示が出力されると、読み出し制御部２０ａ
は、ショートセル格納メモリ２２ａからショートセル１
を読み出し、セレクタ１９(図３参照)から送出させる。
すると、間隔計算部１０７ａには、ＬＩラッチ５３(及
び図示せぬ加算器)を介してショートセル１の全長(ＬＩ
＋３＝８バイト)が入力される。すると、間隔計算部１
０７ａは、上述した(式２)の計算を行う。即ち、 バイト間隔＝８×(１−０.５)／０.５＝８バイト の計算結果が得られる。この計算結果は、加算器１０８
ａに入力される。加算器１０８ａは、間隔計算部１０７
ａの計算結果である８バイトにショートセル１の全長で
ある８バイトを加算する。そして、加算器１０８ａは、
自身の加算処理の結果である１６バイトをＡＮＤ回路１
１０ａに入力する。

【０１６３】ここで、コーダ１０９には送出クラス判定
部１０６からクラス１の送出クラス指示が入力される。
コーダ１０９は、ＡＮＤ回路１１０ａに“１”信号を入
力し、ＡＮＤ回路１１０ｂ,１１０ｃに“０”信号を入
力する。すると、ＡＮＤ回路１１０ａから加算器１０８
ａの出力信号である１６バイトが加算器１１１ａに入力
される。

【０１６４】続いて、加算器１１１ａは、ＡＮＤ回路１
１０ａから入力された１６バイトと、予定時刻格納レジ
スタ１０２から受け取ったクラス１の送出予定時刻とを
加算し、その加算結果をクラス１の送出予定時刻の更新
値として出力する。そして、加算器１１１ａから出力さ
れた更新値は、予定時刻制御部１０３に与えられる。予
定時刻制御部１０３は、受け取った更新値をもって予定
時刻格納レジスタ１０２におけるクラス１の送出予定時
刻を更新する。

【０１６５】これによって、前回のクラス１のショート
セル１の送出予定時刻から次のクラス１のショートセル
１の送出予定時刻まで１６バイトの間隔が設定され、シ
ョートセル１の読み出し間隔として８バイトの間隔が設
定される。

【０１６６】その後、同様の処理が行われることによっ
て、１６バイト毎に順序指定制御部１００からクラス１
の送出クラス指示が出力され、ショートセル格納メモリ
２２ａから８バイトの間隔をおいてショートセル１が読
み出される。

【０１６７】図１２(ｂ)には、クラス１に対応するショ
ートセル格納メモリ２２ａ，及びクラス２に対応するシ
ョートセル格納メモリ２２ｂの夫々に複数のショートセ
ル１が格納されている場合におけるショートセル１の読
み出しパターンが示されている。但し、説明を簡単にす
るために、ショートセル格納メモリ２２ａに格納された
複数のショートセル１は、夫々８バイトの全長を有する
ものとする。また、予定時刻格納レジスタ１０２には、
クラス１とクラス２との送出予定時刻が夫々格納されて
おり、クラス１の送出予定時刻はクラス２の送出予定時
刻よりも早い時刻が設定されていたものとする。

【０１６８】図１２(ｂ)において、最初にクラス１の送
出クラス指示が出力されると、図１２(ａ)を用いて説明
した通り、次にクラス１の送出クラス指示が出力される
までの間に１６バイトの間隔が設定される。次に、順序
指定制御部１００は、予定時刻格納レジスタ１０２の送
出予定時刻に従って、クラス２の送出クラス指示を出力
する。すると、ショートセル格納メモリ２２ｂからクラ
ス２のショートセル１が読み出され、セレクタ１９から
送出される。

【０１６９】すると、間隔計算部１０７ｂにクラス２の
ショートセル１の全長(８バイト)が入力される。間隔計
算部１０７ｂは、ショートセル１の全長，及びクラス２
の帯域比率(０.２)を用いてバイト間隔を算出する。即
ち、間隔計算部１０７ｂは、 バイト間隔＝８×(１−０.２)／０.２＝３２バイト の計算を行い、この計算結果たる３２バイトを加算器１
０８ｂに入力する。これによって、その後、加算器１１
１ａから前回の送出予定時刻に４０バイトを加算したク
ラス２の送出予定時刻の更新値が出力され、この更新値
をもって予定時刻格納レジスタ１０２に格納されたクラ
ス２の送出予定時刻が更新される。従って、前回読み出
されたクラス２のショートセル１と今回読み出されたク
ラス２のショートセル１との間には、３２バイトの間隔
が設けられる。

【０１７０】従って、順序指定制御部１００からは、８
バイト毎にクラス１の送出クラス指示が出力され、且つ
３２バイト毎にクラス２の送出クラス指示が出力され
る。このため、品質クラス毎の帯域を所定の比率に従っ
て制御しつつ、ショートセル１をショートセル格納メモ
リ２２ａ〜２２ｃの夫々から読み出すことができる。

【０１７１】第４実施形態によれば、ショートセル格納
メモリ２２ａ〜２２ｃから読み出したショートセル１の
全長から次のショートセル１の予定送出時刻(同品質ク
ラスのショートセル１の読み出し間隔)を求め、これに
従って送出クラス指示を出力する。このため、無線基地
局３１に到着したショートセル１(ショートセル格納メ
モリ２２ａ〜２２ｃの何れかに格納された各ショートセ
ル１)の全長に依存することなく設定帯域を保持するこ
とができ、且つ各品質クラス毎のショートセル１の読み
出し間隔を均等に配分することができる。

【０１７２】また、第１〜第４実施形態によれば、１つ
のＡＴＭコネクション上で複数のショートセル１を多重
する場合において、従来のように各品質クラス毎の読み
出し順序パターンを指定することなく各クラスの読み出
し帯域を直接設定できるので、ハードウェアのコスト上
昇を抑え、且つ読み出し帯域の変更処理を軽減できる。

【０１７３】また、第２〜第４実施形態によれば、ショ
ートセル１の全長に拘わらず予め設定した読み出し帯域
を遵守してショートセル１の読み出し処理を行うことが
できるので、品質クラス毎の設定帯域と実際に読み出さ
れた帯域との差分をなくし、他の品質クラスのセル化遅
延を抑えることができる。

【０１７４】なお、図１１に示した順序指定制御部１０
０の構成例では、比率設定レジスタ１０１を設け、間隔
計算部１０７ａ〜１０７ｃの夫々が比較設定レジスタ１
０１から該当する値を取得してバイト間隔を計算する構
成を採っているが、間隔計算部１０７ａ〜１０７ｃの夫
々がバイト間隔を計算する際に使用する“(１−比率)／
比率”の値は、予め計算された値を間隔計算部１０７ａ
〜１０７ｃが夫々保有するように構成されていても良
い。この場合には、バイト間隔の計算に必要な処理時間
を短く抑えることができる。

【０１７５】また、図１１に示す例では、ＡＴＭセル５
のペイロード７のバイト数をカウントするバイトカウン
タ１０４を設けてあり、このバイトカウンタ１０４から
出力されるカウント値(バイト数)を基準とする絶対時刻
を現時刻とし、この現時刻を用いてショートセル１の送
出予定時刻が算出されているが、これに代えて、順序指
定制御部１００が、相対時刻を用いてショートセル１の
送出予定時刻を算出するように構成されていても良い。

【０１７６】図１３は、絶対時刻を用いた場合の概念図
であり、図１４は、相対時刻を用いた場合の概念図であ
る。図１３に示すように、絶対時刻を用いる場合には、
バイト間隔を計算する際の基準時刻を当ショートセル１
の送出予定時刻とする。一方、図１４に示すように、相
対時刻を用いる場合には、例えば、クラス１のショート
セル１の送出予定時刻を基準とした場合には、以下の
(式４)を用いて次の送出予定時刻を算出する。即ち、 次の送出予定時刻＝(送出予定時刻との差分)＋(現ショートセルの全長) ＋(バイト間隔) ・・・・(式４) によって、送出予定時刻を算出する。

【０１７７】また、第１〜第４実施形態において、各種
の設定情報の格納・保持のためにメモリ又はレジスタを
用いたが、メモリに代えてフリップフロップを用いたラ
ッチ手段やレジスタが用いられていても良く、レジスタ
に代えてメモリ等の記憶装置が用いられていても良い。
また、第１〜第４実施形態において、読み出し制御部及
び順序指定制御部はハードウェア(電子回路)で形成して
あるが、上述した機能を果たすことができる限り、読み
出し制御部及び順序指定制御部は、プログラム及びデー
タを記憶したメモリやプログラムを実行するＣＰＵ等か
らなるプロセッサ装置で構成されていても良い。

【０１７８】

【発明の効果】本発明によるショートセル多重装置によ
れば、ショートセルの読み出し順序パターンを記憶する
記憶装置を必要としないので、ショートセル多重装置の
構成を簡易化でき、ハードウェアのコスト上昇を抑える
ことができる。また、各品質クラスについてショートセ
ルの読み出し順序パターンを予め設定することなく各品
質クラスの帯域設定を行うことができるので、読み出し
順序の変更処理の負担を従来に比べて軽減することがで
きる。

【図面の簡単な説明】

【図１】本発明によるショートセル多重装置が実施され
るネットワークシステムの構成例を示す図

【図２】ＡＴＭセル及びショートセルのフォーマット説
明図

【図３】ショートセル多重装置の全体構成図

【図４】読み出し制御部の構成図

【図５】第１実施形態による順序指定制御部の構成図

【図６】図５に示した順序指定制御部による指定制御の
説明図

【図７】第２実施形態による順序指定制御部の構成図

【図８】図７に示した順序指定制御部による指定制御の
説明図

【図９】第３実施形態による順序指定制御部の構成図

【図１０】図９に示した順序指定制御部による指定制御
の説明図

【図１１】第４実施形態による順序指定制御部の構成図

【図１２】図１０に示した順序指定制御部による指定制
御の説明図

【図１３】絶対時刻を用いた送出予定時刻算出の概念図

【図１４】相対時刻を用いた送出予定時刻算出の概念図

【図１５】ショートセルの説明図

【図１６】ＣＬＡＤの構成図

【図１７】ショートセル多重装置の構成図

【図１８】従来のショートセル多重装置による指定制御
の説明図

【符号の説明】

１ ショートセル １７ 書き込み制御部 １９ セレクタ ２０ａ,８０,９５,１００ 順序指定制御部 ２０ｂ 読み出し制御部 ２２ａ〜２２ｃ ショートセル格納メモリ ４０ ショートセル多重装置 ６１ａ〜６１ｃ カウンタメモリ ６４ａ〜６４ｃ 読み出し間隔設定レジスタ ９７ クラス選択部 １０２ 予定時刻格納レジスタ １０３ 予定時刻制御部 １０５ａ〜１０５ｃ 超過量算出部 １０６ 送出クラス判定部 １０７ａ〜１０７ｃ 間隔計算部

───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 次雄 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 佐々木 博 宮城県仙台市青葉区一番町１丁目２番25号 富士通東北ディジタル・テクノロジ株式 会社内 (72)発明者 佐々木 隆行 宮城県仙台市青葉区一番町１丁目２番25号 富士通東北ディジタル・テクノロジ株式 会社内

Claims (13)

【特許請求の範囲】
1. 【請求項１】複数のクラスの何れかに夫々属する複数の
   ショートセルを記憶する記憶手段，前記記憶手段に記憶
   された複数のショートセルを読み出す順序を指定する順
   序指定手段，前記順序指定手段によって指定された順序
   に従って前記記憶手段から複数のショートセルを順次読
   み出す読み出し手段，及び前記記憶手段から読み出され
   た複数のショートセルを多重化する多重化手段を備えた
   ショートセル多重装置であって、 前記順序指定手段が、同一クラスに属する二つのショー
   トセルを時間をおいて読み出す際のショートセルの読み
   出し間隔値をクラス毎に保有する読み出し間隔保有手段
   と、前記読み出し手段によってショートセルが読み出さ
   れ得るタイミング数を計数する計数手段と、前記計数手
   段によって計数されたタイミング数が前記読み出し間隔
   値に達したクラスに属するショートセルの読み出し指示
   を前記読み出し手段に与えるクラス指定手段とを有する
   ことを特徴とするショートセル多重装置。
2. 【請求項２】前記クラス指定手段は、前記計数手段によ
   って計数されたショートセルの個数が前記読み出し間隔
   値に達したクラスが複数存する場合には、これらの複数
   のクラスから所定の優先順位に従って一つのクラスを特
   定し、特定したクラスに属するショートセルの読み出し
   指示を前記読み出し手段に与えることを特徴とする請求
   項１記載のショートセル多重装置。
3. 【請求項３】複数のクラスの何れかに夫々属する複数の
   ショートセルを記憶する記憶手段，前記記憶手段に記憶
   された複数のショートセルを読み出す順序を指定する順
   序指定手段，前記順序指定手段によって指定された順序
   に従って前記記憶手段から複数のショートセルを順次読
   み出す読み出し手段，及び前記記憶手段から読み出され
   た複数のショートセルを多重化する多重化手段を備えた
   ショートセル多重装置であって、 前記順序指定手段が、複数のクラスから一つのクラスを
   指定するためのバイト数であるクレジット値をクラス毎
   に保有するクレジット保有手段と、前記読み出し手段に
   よってショートセルが読み出された際にそのショートセ
   ルの属するクラスのクレジット値から当該ショートセル
   のバイト数を減算する減算手段と、クレジット保有手段
   に保有されたクレジット値が最も大きいクラスに属する
   ショートセルの読み出し指示を前記読み出し手段に与え
   るクラス指定手段とを有することを特徴とするショート
   セル多重装置。
4. 【請求項４】前記クレジット保有手段は、前記順序指定
   手段による読み出し順序の指定が開始される際にクレジ
   ット値の初期値をなす所定のクレジット設定値をクラス
   毎に保有することを特徴とする請求項３記載のショート
   セル多重装置。
5. 【請求項５】前記順序指定手段が、前記クレジット保有
   手段に保有されたクレジット値の全てが所定の閾値以下
   となった場合には、各クレジット値に対応するクラスの
   クレジット設定値をそのクレジット保有手段に保有され
   た各クレジット値に加算する加算手段をさらに有するこ
   とを特徴とする請求項４記載のショートセル多重装置。
6. 【請求項６】前記順序指定手段は、クレジット保有手段
   に保有されたクレジット値が最も大きいクラスが複数あ
   る場合には、これらの複数のクラスから所定の優先順位
   に従って一つのクラスを特定し、特定したクラスに属す
   るショートセルの読み出し指示を前記読み出し手段に与
   えることを特徴とする請求項４記載のショートセル多重
   装置。
7. 【請求項７】複数のクラスの何れかに夫々属する複数の
   ショートセルを記憶する記憶手段，前記記憶手段に記憶
   された複数のショートセルを読み出す順序を指定する順
   序指定手段，前記順序指定手段によって指定された順序
   に従って前記記憶手段から複数のショートセルを順次読
   み出す読み出し手段，及び前記記憶手段から読み出され
   た複数のショートセルを多重化する多重化手段を備えた
   ショートセル多重装置であって、 前記順序指定手段が、複数のクラスから一つのクラスを
   指定するためのバイト数であるクレジット値をクラス毎
   に保有するクレジット保有手段と、前記読み出し手段に
   よってショートセルが読み出された際にそのショートセ
   ルの属するクラスのクレジット値から当該ショートセル
   のバイト数を減算する減算手段と、前記読み出し手段に
   よって最後に読み出されたショートセルの属するクラス
   である前回クラスを示す前回クラス情報が記憶される前
   回クラス情報記憶手段と、前記クレジット保有手段に保
   有された各クレジット値について所定の閾値以上である
   か否かを判定する判定手段と、前記前回クラス情報及び
   前記判定手段の各判定結果に基づいて複数のクラスから
   一つのクラスを選択しこの選択したクラスに属するショ
   ートセルの読み出し指示を前記読み出し手段に与えるク
   ラス選択手段とを有することを特徴とするショートセル
   多重装置。
8. 【請求項８】前記クラス選択手段は、前記クレジット保
   有手段に保有された複数のクレジット値のうち二以上の
   クレジット値が前記所定の閾値以上であり且つこの二以
   上のクレジット値に対応する各クラスに前記前回クラス
   が含まれる場合には、前記二以上のクレジット値に対応
   する各クラスのうち前記前回クラス以外のものから一つ
   のクラスを選択することを特徴とする請求項７記載のシ
   ョートセル多重装置。
9. 【請求項９】前記所定の閾値が零であることを特徴とす
   る請求項５,７,８の何れかに記載のショートセル多重装
   置。
10. 【請求項１０】前記クラス選択手段は、前記所定の閾値
    以上のクレジット値を有し且つ前記前回クラス以外のク
    ラスが複数ある場合には、これらの複数のクラスから所
    定の優先順位に従って一つのクラスを特定し、特定した
    クラスに属するショートセルの読み出しを前記読み出し
    手段に与えることを特徴とする請求項７記載のショート
    セル多重装置。
11. 【請求項１１】複数のクラスの何れかに夫々属する複数
    のショートセルを記憶する記憶手段，前記記憶手段に記
    憶された複数のショートセルを読み出す順序を指定する
    順序指定手段，前記順序指定手段によって指定された順
    序に従って前記記憶手段から複数のショートセルを順次
    読み出す読み出し手段，及び前記記憶手段から読み出さ
    れた複数のショートセルを多重化する多重化手段を備え
    たショートセル多重装置であって、 前記順序指定手段が、各クラスに割り当てられた帯域の
    比率及び前記記憶手段から読み出されたショートセルの
    長さに基づいてこのショートセルと同一クラスに属する
    ショートセルが次に読み出される予定時刻をバイト単位
    でクラス毎に算出する演算手段と、前記演算手段によっ
    て算出された各予定時刻と現時刻とを夫々対比して現時
    刻が予定時刻に達したクラスに属するショートセルの読
    み出し指示を前記読み出し手段に与えるクラス指定手段
    とを有することを特徴とするショートセル多重装置。
12. 【請求項１２】前記クラス指定手段は、前記現時刻が予
    定時刻に達したクラスが複数ある場合には、これらの複
    数のクラスから所定の優先順位に従って一つのクラスを
    特定し、特定したクラスに属するショートセルの読み出
    し指示を前記読み出し手段に与えることを特徴とする請
    求項１１記載のショートセル多重装置。
13. 【請求項１３】前記クラス指定手段は、同一の予定時刻
    が設定されたクラスが複数ある場合には、これらの複数
    のクラスから所定の優先順位に従って一つのクラスを特
    定し、特定したクラスに属するショートセルの読み出し
    指示を前記読み出し手段に与えることを特徴とする請求
    項１１記載のショートセル多重装置。