JPH10308754A - Ａｔｍスイッチ - Google Patents
ＡｔｍスイッチInfo
- Publication number
- JPH10308754A JPH10308754A JP6785698A JP6785698A JPH10308754A JP H10308754 A JPH10308754 A JP H10308754A JP 6785698 A JP6785698 A JP 6785698A JP 6785698 A JP6785698 A JP 6785698A JP H10308754 A JPH10308754 A JP H10308754A
- Authority
- JP
- Japan
- Prior art keywords
- class
- cell
- queue
- quality
- buffer memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】
【解決手段】 入力したセルをバッファメモリ１に書き
込む際に、その書き込みアドレスを品質クラス毎に分け
て別々のクラス別キューＣ１〜Ｃ３に保持する。セル読
み出しの際は、品質クラスの高いクラス別キューから順
にアドレスを取り出してセルを送出する。輻輳したとき
は、品質クラスの低いクラス別キューのアドレスを取り
出し、品質クラスの高いセルの書き込みに利用する。 【効果】 品質クラスを考慮して、セルの遅延量に対す
る優先処理要求と廃棄率に対する優先処理要求の両方を
満たすことができる。
込む際に、その書き込みアドレスを品質クラス毎に分け
て別々のクラス別キューＣ１〜Ｃ３に保持する。セル読
み出しの際は、品質クラスの高いクラス別キューから順
にアドレスを取り出してセルを送出する。輻輳したとき
は、品質クラスの低いクラス別キューのアドレスを取り
出し、品質クラスの高いセルの書き込みに利用する。 【効果】 品質クラスを考慮して、セルの遅延量に対す
る優先処理要求と廃棄率に対する優先処理要求の両方を
満たすことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、広帯域ＩＳＤＮ
（統合ディジタル通信網）におけるＡＴＭ（非同期転送
モード）伝送に用いるＡＴＭスイッチに関する。
（統合ディジタル通信網）におけるＡＴＭ（非同期転送
モード）伝送に用いるＡＴＭスイッチに関する。
【０００２】
【従来の技術】広帯域ＩＳＤＮにおけるＡＴＭ伝送網で
は、多重化された様々なコネクションに対しそれぞれ任
意のサービスクラスを設定することができる。このサー
ビスクラスはＱｏＳ（Quality of Service）と呼んでい
る。優先度の高いコネクションに対しては高い品質の通
信を保証し、優先度の低いコネクションに対してはセル
の部分廃棄等による調整を行う。こうしたサービス毎に
異なるＱｏＳをＡＴＭ網で保証するためには、要求する
ＱｏＳを考慮に入れたＡＴＭスイッチのスイッチ制御が
必要になる。このため、従来、例えば品質クラス毎に最
低限の送出セル数を提示することによって、各コネクシ
ョンの品質を保証する方法が提案されている（文献名：
１チップＡＴＭスイッチにおけるマルチＱｏＳクラス制
御 １９９６年 電子情報通信学会総合大会講演論文集
Ｂ−５８０）。
は、多重化された様々なコネクションに対しそれぞれ任
意のサービスクラスを設定することができる。このサー
ビスクラスはＱｏＳ（Quality of Service）と呼んでい
る。優先度の高いコネクションに対しては高い品質の通
信を保証し、優先度の低いコネクションに対してはセル
の部分廃棄等による調整を行う。こうしたサービス毎に
異なるＱｏＳをＡＴＭ網で保証するためには、要求する
ＱｏＳを考慮に入れたＡＴＭスイッチのスイッチ制御が
必要になる。このため、従来、例えば品質クラス毎に最
低限の送出セル数を提示することによって、各コネクシ
ョンの品質を保証する方法が提案されている（文献名：
１チップＡＴＭスイッチにおけるマルチＱｏＳクラス制
御 １９９６年 電子情報通信学会総合大会講演論文集
Ｂ−５８０）。
【０００３】
【発明が解決しようとする課題】ところで、上記のよう
な従来の技術には次のような解決すべき課題があった。
品質クラス毎にコネクションの品質を保証するために、
品質クラス毎に最低限の送出セル数を定義する場合に、
クラス毎に適切な設定値を決定することは必ずしも容易
でない。また、コネクションの品質クラスを定めるパラ
メータには伝送遅延量とともにセル損失率が存在する。
ところが、この両者を考慮した品質制御は従来の技術で
は容易でないという問題があった。
な従来の技術には次のような解決すべき課題があった。
品質クラス毎にコネクションの品質を保証するために、
品質クラス毎に最低限の送出セル数を定義する場合に、
クラス毎に適切な設定値を決定することは必ずしも容易
でない。また、コネクションの品質クラスを定めるパラ
メータには伝送遅延量とともにセル損失率が存在する。
ところが、この両者を考慮した品質制御は従来の技術で
は容易でないという問題があった。
【０００４】
【課題を解決するための手段】本発明は以上の点を解決
するため次の構成を採用する。 〈構成１〉入力ポートから入力したセルを書き込んでバ
ッファリングするバッファメモリと、入力したセルの品
質クラスを識別するセル識別部と、このセル識別部によ
り識別されたセルの品質クラス毎に、上記バッファメモ
リに書き込まれたセルの書き込みアドレスを別々に保持
する複数のクラス別キューと、品質クラスの高いクラス
別キューに保持されたセル書き込みアドレスを優先的に
参照して上記バッファメモリからセルを読み出して出力
するように読み出し制御部を制御するスケジューラを備
えたことを特徴とするＡＴＭスイッチ。
するため次の構成を採用する。 〈構成１〉入力ポートから入力したセルを書き込んでバ
ッファリングするバッファメモリと、入力したセルの品
質クラスを識別するセル識別部と、このセル識別部によ
り識別されたセルの品質クラス毎に、上記バッファメモ
リに書き込まれたセルの書き込みアドレスを別々に保持
する複数のクラス別キューと、品質クラスの高いクラス
別キューに保持されたセル書き込みアドレスを優先的に
参照して上記バッファメモリからセルを読み出して出力
するように読み出し制御部を制御するスケジューラを備
えたことを特徴とするＡＴＭスイッチ。
【０００５】〈構成２〉入力ポートから入力したセルを
書き込んでバッファリングするバッファメモリと、入力
したセルの廃棄に対する品質クラスを識別するセル識別
部と、このセル識別部により識別されたセルの品質クラ
ス毎に、上記バッファメモリに書き込まれたセルの書き
込みアドレスを別々に保持する複数のクラス別キュー
と、輻輳が発生して、新たに入力した品質クラスの高い
セルを書き込むべき領域が上記バッファメモリ内に不足
した時、品質クラスの低いクラス別キューに保持された
書き込みアドレスを廃棄して、新たに入力したセルの書
き込みアドレスとするように書き込み制御部を制御する
スケジューラを備えたことを特徴とするＡＴＭスイッ
チ。
書き込んでバッファリングするバッファメモリと、入力
したセルの廃棄に対する品質クラスを識別するセル識別
部と、このセル識別部により識別されたセルの品質クラ
ス毎に、上記バッファメモリに書き込まれたセルの書き
込みアドレスを別々に保持する複数のクラス別キュー
と、輻輳が発生して、新たに入力した品質クラスの高い
セルを書き込むべき領域が上記バッファメモリ内に不足
した時、品質クラスの低いクラス別キューに保持された
書き込みアドレスを廃棄して、新たに入力したセルの書
き込みアドレスとするように書き込み制御部を制御する
スケジューラを備えたことを特徴とするＡＴＭスイッ
チ。
【０００６】〈構成３〉構成１に記載のＡＴＭスイッチ
において、スケジューラは、品質クラスを判断するため
のパラメータが複数ある場合に、パラメータ毎にクラス
別キューの優先順位を別々に設定することを特徴とする
ＡＴＭスイッチ。
において、スケジューラは、品質クラスを判断するため
のパラメータが複数ある場合に、パラメータ毎にクラス
別キューの優先順位を別々に設定することを特徴とする
ＡＴＭスイッチ。
【０００７】〈構成４〉入力ポートから入力したセルを
書き込んでバッファリングするバッファメモリと、入力
したセルの品質クラスを識別するセル識別部と、このセ
ル識別部により識別されたセルの品質クラス毎に、上記
バッファメモリに書き込まれたセルの書き込みアドレス
を別々に保持する複数のクラス別キューと、品質クラス
の同等な複数のクラス別キューに保持されたセル書き込
みアドレスを、順に公平に参照して、上記バッファメモ
リからセルを読み出して出力するように読み出し制御部
を制御するサブスケジューラと、全てのサブスケジュー
ラのうちから、品質クラスの最も高い空でないクラス別
キューのアドレスを参照している、サブスケジューラを
選択して、これを起動するメインスケジューラを備えた
ことを特徴とするＡＴＭスイッチ。
書き込んでバッファリングするバッファメモリと、入力
したセルの品質クラスを識別するセル識別部と、このセ
ル識別部により識別されたセルの品質クラス毎に、上記
バッファメモリに書き込まれたセルの書き込みアドレス
を別々に保持する複数のクラス別キューと、品質クラス
の同等な複数のクラス別キューに保持されたセル書き込
みアドレスを、順に公平に参照して、上記バッファメモ
リからセルを読み出して出力するように読み出し制御部
を制御するサブスケジューラと、全てのサブスケジュー
ラのうちから、品質クラスの最も高い空でないクラス別
キューのアドレスを参照している、サブスケジューラを
選択して、これを起動するメインスケジューラを備えた
ことを特徴とするＡＴＭスイッチ。
【０００８】〈構成５〉構成４に記載のＡＴＭスイッチ
において、品質クラスの高い複数のクラス別キューのア
ドレスを参照しているサブスケジューラがあるとき、メ
インスケジューラは、当該サブスケジューラの制御する
複数のクラス別キューの全てが空になった場合に限り、
品質クラスのより低い複数のクラス別キューのアドレス
を参照している、別のサブスケジューラを起動すること
を特徴とするＡＴＭスイッチ。
において、品質クラスの高い複数のクラス別キューのア
ドレスを参照しているサブスケジューラがあるとき、メ
インスケジューラは、当該サブスケジューラの制御する
複数のクラス別キューの全てが空になった場合に限り、
品質クラスのより低い複数のクラス別キューのアドレス
を参照している、別のサブスケジューラを起動すること
を特徴とするＡＴＭスイッチ。
【０００９】〈構成６〉入力ポートから入力したセルを
書き込んでバッファリングするバッファメモリと、入力
したセルの品質クラスを識別するセル識別部と、このセ
ル識別部により識別されたセルの品質クラス毎に、上記
バッファメモリに書き込まれたセルの書き込みアドレス
を別々に保持する複数のクラス別キューと、品質クラス
の高いクラス別キューに保持されたセル書き込みアドレ
スを優先的に参照して上記バッファメモリからセルを読
み出して出力するように読み出し制御部を制御するスケ
ジューラとを備え、上記複数のクラス別キューは、セル
損失に対する要求水準の高いセルの書き込みアドレスを
保持するものほど、許容最大キュー長を長く設定される
ことを特徴とするＡＴＭスイッチ。
書き込んでバッファリングするバッファメモリと、入力
したセルの品質クラスを識別するセル識別部と、このセ
ル識別部により識別されたセルの品質クラス毎に、上記
バッファメモリに書き込まれたセルの書き込みアドレス
を別々に保持する複数のクラス別キューと、品質クラス
の高いクラス別キューに保持されたセル書き込みアドレ
スを優先的に参照して上記バッファメモリからセルを読
み出して出力するように読み出し制御部を制御するスケ
ジューラとを備え、上記複数のクラス別キューは、セル
損失に対する要求水準の高いセルの書き込みアドレスを
保持するものほど、許容最大キュー長を長く設定される
ことを特徴とするＡＴＭスイッチ。
【００１０】〈構成７〉入力ポートから入力したセルを
書き込んでバッファリングするバッファメモリと、入力
したセルの品質クラスを識別するセル識別部と、このセ
ル識別部により識別されたセルの品質クラス毎に、上記
バッファメモリに書き込まれたセルの書き込みアドレス
を別々に保持する複数のクラス別キューと、セル遅延に
対する要求水準の高いセルの書き込みアドレスを保持す
るクラス別キューに保持されたアドレスを優先的に参照
して、上記バッファメモリからセルを読み出して出力す
るように読み出し制御部を制御するスケジューラとを備
え、上記複数のクラス別キューに含まれる第１のクラス
別キューと第２のクラス別キューとを比較したとき、こ
の第１のクラス別キューに比較して第２のクラス別キュ
ーが、セル遅延に対する要求水準が低くてセル廃棄に対
する要求水準が高く、かつ、第２のクラス別キューが、
最大キュー長近くまでアドレスを保持した準輻輳状態に
あるとき、上記スケジューラは、上記第１のクラス別キ
ューの保持するアドレスを参照するタイミングで、上記
第２のクラス別キューの保持するアドレスを参照して、
第１のクラス別キューの保持するアドレスを廃棄すると
ともに、第２のクラス別キューの保持するアドレスによ
り、上記バッファメモリからセルを読み出して出力する
ように読み出し制御部を制御することを特徴とするＡＴ
Ｍスイッチ。
書き込んでバッファリングするバッファメモリと、入力
したセルの品質クラスを識別するセル識別部と、このセ
ル識別部により識別されたセルの品質クラス毎に、上記
バッファメモリに書き込まれたセルの書き込みアドレス
を別々に保持する複数のクラス別キューと、セル遅延に
対する要求水準の高いセルの書き込みアドレスを保持す
るクラス別キューに保持されたアドレスを優先的に参照
して、上記バッファメモリからセルを読み出して出力す
るように読み出し制御部を制御するスケジューラとを備
え、上記複数のクラス別キューに含まれる第１のクラス
別キューと第２のクラス別キューとを比較したとき、こ
の第１のクラス別キューに比較して第２のクラス別キュ
ーが、セル遅延に対する要求水準が低くてセル廃棄に対
する要求水準が高く、かつ、第２のクラス別キューが、
最大キュー長近くまでアドレスを保持した準輻輳状態に
あるとき、上記スケジューラは、上記第１のクラス別キ
ューの保持するアドレスを参照するタイミングで、上記
第２のクラス別キューの保持するアドレスを参照して、
第１のクラス別キューの保持するアドレスを廃棄すると
ともに、第２のクラス別キューの保持するアドレスによ
り、上記バッファメモリからセルを読み出して出力する
ように読み出し制御部を制御することを特徴とするＡＴ
Ｍスイッチ。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を具体
例を用いて説明する。 〈具体例１〉図１は、具体例１によるＡＴＭスイッチの
具体例を示すブロック図である。この装置は、受信した
セルを格納するバッファメモリ１と、多重部２、分離部
３、出力ポートキュー４Ａ，４Ｂ、書き込み制御部５、
読み出し制御部６、セル識別部７及び空アドレスキュー
８とから構成されている。バッファメモリ１には、ＡＴ
Ｍセルがバッファリングされ、所定の順に読み出され
る。ＷＤはセルが書き込まれる入力端子で、ＲＤはセル
が読み出される出力端子である。ＷＡは書き込みアドレ
ス入力端子、ＲＡは読み出しアドレス入力端子である。
例を用いて説明する。 〈具体例１〉図１は、具体例１によるＡＴＭスイッチの
具体例を示すブロック図である。この装置は、受信した
セルを格納するバッファメモリ１と、多重部２、分離部
３、出力ポートキュー４Ａ，４Ｂ、書き込み制御部５、
読み出し制御部６、セル識別部７及び空アドレスキュー
８とから構成されている。バッファメモリ１には、ＡＴ
Ｍセルがバッファリングされ、所定の順に読み出され
る。ＷＤはセルが書き込まれる入力端子で、ＲＤはセル
が読み出される出力端子である。ＷＡは書き込みアドレ
ス入力端子、ＲＡは読み出しアドレス入力端子である。
【００１２】多重部２は、２つの入力ポートＧ０，Ｇ１
から入力したセルを時分割多重する部分である。なお、
この例では、入力ポートと出力ポートの数が、それぞれ
２個のものを説明する。しかしながら、このポート数は
任意に設定して差し支えない。分離部３はバッファメモ
リ１から多重化出力されたセルを出力ポートＥ０，Ｅ１
へ振り分ける部分である。出力ポートキュー４Ａと４Ｂ
とは同一の構造であるが、ここでは出力ポートキュー４
Ａのみを具体的に詳細に図示している。即ち、出力ポー
トキュー４Ａには、後で説明する機能を持つクラス別キ
ューＣ１，Ｃ２，Ｃ３と、スケジューラ１１とが設けら
れている。
から入力したセルを時分割多重する部分である。なお、
この例では、入力ポートと出力ポートの数が、それぞれ
２個のものを説明する。しかしながら、このポート数は
任意に設定して差し支えない。分離部３はバッファメモ
リ１から多重化出力されたセルを出力ポートＥ０，Ｅ１
へ振り分ける部分である。出力ポートキュー４Ａと４Ｂ
とは同一の構造であるが、ここでは出力ポートキュー４
Ａのみを具体的に詳細に図示している。即ち、出力ポー
トキュー４Ａには、後で説明する機能を持つクラス別キ
ューＣ１，Ｃ２，Ｃ３と、スケジューラ１１とが設けら
れている。
【００１３】このクラス別キューＣ１，Ｃ２，Ｃ３は、
バッファメモリ１に書き込まれるセルの品質クラスに応
じて設定されたアドレス保持用の記憶装置である。例え
ば、ここではクラス別キューＣ１とクラス別キューＣ２
に、遅延に対する品質クラスの高いセルの書き込みアド
レスを保持する。クラス別キューＣ３には遅延に対する
品質クラスの低いセルの書き込みアドレスを保持する。
また、クラス別キューＣ１とクラス別キューＣ３に、セ
ル損失に対する品質クラスの高いセルの書き込みアドレ
スを保持する。クラス別キューＣ２にはセル損失に対す
る品質クラスの低いセルの書き込みアドレスを保持す
る。クラス別キューは、クラスの種類や段階数に応じ
て、任意の数だけ設けられる。これらのクラス別キュー
Ｃ１，Ｃ２，Ｃ３はいずれもＦＩＦＯ（先入れ先出しメ
モリ）等により構成される。
バッファメモリ１に書き込まれるセルの品質クラスに応
じて設定されたアドレス保持用の記憶装置である。例え
ば、ここではクラス別キューＣ１とクラス別キューＣ２
に、遅延に対する品質クラスの高いセルの書き込みアド
レスを保持する。クラス別キューＣ３には遅延に対する
品質クラスの低いセルの書き込みアドレスを保持する。
また、クラス別キューＣ１とクラス別キューＣ３に、セ
ル損失に対する品質クラスの高いセルの書き込みアドレ
スを保持する。クラス別キューＣ２にはセル損失に対す
る品質クラスの低いセルの書き込みアドレスを保持す
る。クラス別キューは、クラスの種類や段階数に応じ
て、任意の数だけ設けられる。これらのクラス別キュー
Ｃ１，Ｃ２，Ｃ３はいずれもＦＩＦＯ（先入れ先出しメ
モリ）等により構成される。
【００１４】書き込み制御部５は、多重部２から出力さ
れたセルをバッファメモリ１に書き込む際の書き込み制
御を行う部分である。即ち、書き込み制御部５からバッ
ファメモリ１に供給される書き込みアドレスにセルが書
き込まれる。そのセルの品質クラスはセル識別部７によ
って識別される。書き込み制御部５は、この識別の結
果、例えば遅延に対する品質クラスの高いセルを書き込
むための書き込みアドレスを、クラス別キューＣ１やＣ
２に保持させる。一方、遅延に対する品質クラスの低い
セルを書き込むための書き込みアドレスを、残りのクラ
ス別キューＣ３に保持させる。
れたセルをバッファメモリ１に書き込む際の書き込み制
御を行う部分である。即ち、書き込み制御部５からバッ
ファメモリ１に供給される書き込みアドレスにセルが書
き込まれる。そのセルの品質クラスはセル識別部７によ
って識別される。書き込み制御部５は、この識別の結
果、例えば遅延に対する品質クラスの高いセルを書き込
むための書き込みアドレスを、クラス別キューＣ１やＣ
２に保持させる。一方、遅延に対する品質クラスの低い
セルを書き込むための書き込みアドレスを、残りのクラ
ス別キューＣ３に保持させる。
【００１５】読み出し制御部６は、スケジューラ１１か
ら取り出されたアドレスをバッファメモリ１に供給し
て、そのアドレスに書き込まれたセルを読み出す制御を
行う部分である。なお、セルが読み出されると、そのア
ドレスは空になることから、空アドレスキュー８にその
アドレスを供給する。空アドレスキュー８は、次の書き
込み制御に使用されるべき空アドレスを保持しておくメ
モリである。
ら取り出されたアドレスをバッファメモリ１に供給し
て、そのアドレスに書き込まれたセルを読み出す制御を
行う部分である。なお、セルが読み出されると、そのア
ドレスは空になることから、空アドレスキュー８にその
アドレスを供給する。空アドレスキュー８は、次の書き
込み制御に使用されるべき空アドレスを保持しておくメ
モリである。
【００１６】書き込み制御部５は、この空アドレスキュ
ー８からアドレスの供給を受けてセルの書き込みを制御
する。なお、セルの入力量が増加し、いわゆる輻輳を発
生した場合には、空アドレスキュー８に次にセルを書き
込むべきアドレスが存在しなくなる。このときこの発明
では、スケジューラ１１がセル損失に対する品質クラス
の最も低いクラス別キュー１３からアドレスを取り出し
て、これを書き込み制御部５に供給するよう動作する。
これによって、セル損失に対する品質クラスの低いコネ
クションのセルが一部廃棄され、セル損失に対する品質
クラスの高いセルの書き込み制御に使用される。
ー８からアドレスの供給を受けてセルの書き込みを制御
する。なお、セルの入力量が増加し、いわゆる輻輳を発
生した場合には、空アドレスキュー８に次にセルを書き
込むべきアドレスが存在しなくなる。このときこの発明
では、スケジューラ１１がセル損失に対する品質クラス
の最も低いクラス別キュー１３からアドレスを取り出し
て、これを書き込み制御部５に供給するよう動作する。
これによって、セル損失に対する品質クラスの低いコネ
クションのセルが一部廃棄され、セル損失に対する品質
クラスの高いセルの書き込み制御に使用される。
【００１７】なお、輻輳の発生していない通常の場合
は、スケジューラ１１はまず遅延に対する品質クラスの
高いクラス別キューＣ１やＣ２から優先的にアドレスを
取り出して読み出し制御部６に供給する。そして、クラ
ス別キューＣ１やＣ２に保持されたアドレスがなくなっ
た場合には、クラス別キューＣ３に保持されたアドレス
を読み出すというように制御を行う。以上が具体例１に
よるＡＴＭスイッチの概略構成である。
は、スケジューラ１１はまず遅延に対する品質クラスの
高いクラス別キューＣ１やＣ２から優先的にアドレスを
取り出して読み出し制御部６に供給する。そして、クラ
ス別キューＣ１やＣ２に保持されたアドレスがなくなっ
た場合には、クラス別キューＣ３に保持されたアドレス
を読み出すというように制御を行う。以上が具体例１に
よるＡＴＭスイッチの概略構成である。
【００１８】次に、セルの品質クラス例について説明す
る。図２に、セルの品質クラスの説明図を示す。この具
体例では、例えば品質クラスを、図に示すように、クラ
スＫ１，Ｋ２，Ｋ３という３種類に設定する。このと
き、例えばクラスＫ１は、遅延に対する要求水準が高
く、セル損失に対する要求水準も高いものとする。ま
た、クラスＫ２は、遅延に対する要求水準は高いが、セ
ル損失に対する要求水準は低いものとする。更に、クラ
スＫ３は、遅延に対する要求水準は低いが、セル損失に
対する要求水準は高いとする。
る。図２に、セルの品質クラスの説明図を示す。この具
体例では、例えば品質クラスを、図に示すように、クラ
スＫ１，Ｋ２，Ｋ３という３種類に設定する。このと
き、例えばクラスＫ１は、遅延に対する要求水準が高
く、セル損失に対する要求水準も高いものとする。ま
た、クラスＫ２は、遅延に対する要求水準は高いが、セ
ル損失に対する要求水準は低いものとする。更に、クラ
スＫ３は、遅延に対する要求水準は低いが、セル損失に
対する要求水準は高いとする。
【００１９】クラスＫ１の例としてはリアルタイム映像
等が挙げられる。また、クラスＫ２の例としてはリアル
タイム音声等が挙げられる。また、クラスＫ３の例とし
ては分配型映像等を挙げることができる。図１に示した
セル識別部７は、多重化されたセル流のセルヘッダに記
された識別情報からこうした品質クラスを認識する。
等が挙げられる。また、クラスＫ２の例としてはリアル
タイム音声等が挙げられる。また、クラスＫ３の例とし
ては分配型映像等を挙げることができる。図１に示した
セル識別部７は、多重化されたセル流のセルヘッダに記
された識別情報からこうした品質クラスを認識する。
【００２０】図３に、具体例１のＡＴＭスイッチの動作
説明図を示す。図に示すように、バッファメモリ１には
入力ポートから入力したセル１５が次々に書き込まれ
る。その品質クラスは、例えばこの図に示すように、Ｋ
１，Ｋ２，Ｋ３の３種類とする。このとき、例えば品質
クラスＫ１の書き込みアドレス１６は、クラス別キュー
Ｃ１に保持される。また、品質クラスＫ２の書き込みア
ドレス１６は、クラス別キューＣ２に保持される。品質
クラスＫ３の書き込みアドレス１６は、クラス別キュー
Ｃ３に保持される。
説明図を示す。図に示すように、バッファメモリ１には
入力ポートから入力したセル１５が次々に書き込まれ
る。その品質クラスは、例えばこの図に示すように、Ｋ
１，Ｋ２，Ｋ３の３種類とする。このとき、例えば品質
クラスＫ１の書き込みアドレス１６は、クラス別キュー
Ｃ１に保持される。また、品質クラスＫ２の書き込みア
ドレス１６は、クラス別キューＣ２に保持される。品質
クラスＫ３の書き込みアドレス１６は、クラス別キュー
Ｃ３に保持される。
【００２１】図１に示したスケジューラ１１によれば、
輻輳が発生していないときは遅延に対する要求水準をパ
ラメータとした優先読み出しを行う。即ち、この場合の
優先度を、例えばクラス別キューＣ１，Ｃ２，Ｃ３の順
とする。従って、まず、クラス別キューＣ１の保持する
書き込みアドレスを全て取り出すようにセルを読み出
し、次にクラス別キューＣ２の保持する書き込みアドレ
スを読み出す。クラス別キューＣ３に保持された書き込
みアドレスは最後に読み出される。従って、遅延に対す
る要求水準の高いクラスＫ１，Ｋ２のセルが優先的に早
期に読み出されることになる。品質クラスＫ１，Ｋ２の
どちらがより優先度が高いかによってこの順番は変更し
て差し支えない。
輻輳が発生していないときは遅延に対する要求水準をパ
ラメータとした優先読み出しを行う。即ち、この場合の
優先度を、例えばクラス別キューＣ１，Ｃ２，Ｃ３の順
とする。従って、まず、クラス別キューＣ１の保持する
書き込みアドレスを全て取り出すようにセルを読み出
し、次にクラス別キューＣ２の保持する書き込みアドレ
スを読み出す。クラス別キューＣ３に保持された書き込
みアドレスは最後に読み出される。従って、遅延に対す
る要求水準の高いクラスＫ１，Ｋ２のセルが優先的に早
期に読み出されることになる。品質クラスＫ１，Ｋ２の
どちらがより優先度が高いかによってこの順番は変更し
て差し支えない。
【００２２】次に、輻輳が発生した場合を考える。輻輳
時には、空アドレスが不足するから、バッファメモリ１
に書き込まれたいずれかのセルを廃棄しなければならな
い。品質クラスＫ２のセルはセル損失に対する要求水準
が最も低い。従って、輻輳が発生した場合には、品質ク
ラスがＫ１のセルが入力すると、クラス別キューＣ２の
保持する書き込みアドレスを１つ取り出し、そのアドレ
スを新たに入力したセルの書き込みアドレスに割り当て
る。これによって、既にバッファメモリ１に書き込まれ
た該当する品質クラスＫ２のセルが廃棄されることにな
る。
時には、空アドレスが不足するから、バッファメモリ１
に書き込まれたいずれかのセルを廃棄しなければならな
い。品質クラスＫ２のセルはセル損失に対する要求水準
が最も低い。従って、輻輳が発生した場合には、品質ク
ラスがＫ１のセルが入力すると、クラス別キューＣ２の
保持する書き込みアドレスを１つ取り出し、そのアドレ
スを新たに入力したセルの書き込みアドレスに割り当て
る。これによって、既にバッファメモリ１に書き込まれ
た該当する品質クラスＫ２のセルが廃棄されることにな
る。
【００２３】以下、具体例１のＡＴＭスイッチの動作を
フローチャートを用いて具体的に説明する。まず、図４
に、平常時のセル書き込み動作フローチャートを示す。
まず、ステップＳ１において例えば図１の入力ポートＧ
０から多重部２を介してセルが入力すると、セル識別部
７は、そのセルヘッダの識別を行う（ステップＳ２）。
これによって、そのセルの品質クラスが判断される。こ
の品質クラスは書き込み制御部５に入力し、書き込み制
御部５は空アドレスキュー８から空アドレスを受け入れ
てバッファメモリ１に供給し、そのセルを書き込む（ス
テップＳ３）。更に、その書き込みアドレスを該当する
品質クラスのクラス別キューへ保持させる（ステップＳ
４）。例えば、品質クラスがＫ１ならば、クラス別キュ
ーＣ１にその書き込みアドレスを保持させる。
フローチャートを用いて具体的に説明する。まず、図４
に、平常時のセル書き込み動作フローチャートを示す。
まず、ステップＳ１において例えば図１の入力ポートＧ
０から多重部２を介してセルが入力すると、セル識別部
７は、そのセルヘッダの識別を行う（ステップＳ２）。
これによって、そのセルの品質クラスが判断される。こ
の品質クラスは書き込み制御部５に入力し、書き込み制
御部５は空アドレスキュー８から空アドレスを受け入れ
てバッファメモリ１に供給し、そのセルを書き込む（ス
テップＳ３）。更に、その書き込みアドレスを該当する
品質クラスのクラス別キューへ保持させる（ステップＳ
４）。例えば、品質クラスがＫ１ならば、クラス別キュ
ーＣ１にその書き込みアドレスを保持させる。
【００２４】図５には、平常時のセル読み出し動作フロ
ーチャートを示す。まず、ステップＳ１において、図１
に示したスケジューラ１１は遅延に対する要求水準に着
目し、品質クラスの最も高いクラス別キューＣ１を指定
する（ステップＳ１）。そして、そのクラス別キューＣ
１から、保持しているセルの書き込みアドレスを１つ取
り出す（ステップＳ２）。これが読み出し制御部６に供
給され、バッファメモリ１から該当するアドレスのセル
が読み出される。このセルは分離部３通じて、例えば出
力ポートＥ０に出力される。なお、この読み出しアドレ
スは空アドレスキュー８に書き込まれ、新たなセルの書
き込みに使用される。
ーチャートを示す。まず、ステップＳ１において、図１
に示したスケジューラ１１は遅延に対する要求水準に着
目し、品質クラスの最も高いクラス別キューＣ１を指定
する（ステップＳ１）。そして、そのクラス別キューＣ
１から、保持しているセルの書き込みアドレスを１つ取
り出す（ステップＳ２）。これが読み出し制御部６に供
給され、バッファメモリ１から該当するアドレスのセル
が読み出される。このセルは分離部３通じて、例えば出
力ポートＥ０に出力される。なお、この読み出しアドレ
スは空アドレスキュー８に書き込まれ、新たなセルの書
き込みに使用される。
【００２５】一方、ステップＳ２でこれまで書き込みア
ドレスの取り出しに使用されたクラス別キューＣ１が空
と判断されると、ステップＳ２からステップＳ５に進
む。そして、品質クラスの１ランク下のクラス別キュー
を指定する。遅延に対する要求水準については、クラス
別キューＣ２が次に指定される。ステップＳ６では、該
当するクラスがないかどうかを判断する。該当するクラ
スがあればステップＳ２に戻る。即ち、クラス別キュー
Ｃ２が存在するためステップＳ２に戻り、再びそこに保
持された書き込みアドレスがあればステップＳ３，ステ
ップＳ４の処理を繰り返す。そして、クラス別キューＣ
１，Ｃ２に保持された書き込みアドレスがなくなると、
クラス別キューＣ３に保持された書き込みアドレスを取
り出してセルの読み出しに使用する。こうして、遅延に
対する要求水準の高いセルが優先的に読み出される。
ドレスの取り出しに使用されたクラス別キューＣ１が空
と判断されると、ステップＳ２からステップＳ５に進
む。そして、品質クラスの１ランク下のクラス別キュー
を指定する。遅延に対する要求水準については、クラス
別キューＣ２が次に指定される。ステップＳ６では、該
当するクラスがないかどうかを判断する。該当するクラ
スがあればステップＳ２に戻る。即ち、クラス別キュー
Ｃ２が存在するためステップＳ２に戻り、再びそこに保
持された書き込みアドレスがあればステップＳ３，ステ
ップＳ４の処理を繰り返す。そして、クラス別キューＣ
１，Ｃ２に保持された書き込みアドレスがなくなると、
クラス別キューＣ３に保持された書き込みアドレスを取
り出してセルの読み出しに使用する。こうして、遅延に
対する要求水準の高いセルが優先的に読み出される。
【００２６】図６には、輻輳発生時のセル書き込み動作
フローチャートを示す。まず、ステップＳ１において、
例えば入力ポートＧ０からセルが入力すると、セル識別
部７はそのセルヘッダを識別する（ステップＳ２）。そ
して、入力セルよりセル損失に対する品質クラスの低い
クラス別キューを調べる（ステップＳ３）。例えば、品
質クラスがＫ１のセルが入力した場合に、品質クラスＫ
２のクラス別キューＣ２に書き込みアドレスが保持され
ているかどうかを判断する。ステップＳ４において、書
き込みアドレスが保持されていると判断すると、ステッ
プＳ５に進み、その書き込みアドレスを１個取り出す。
そして、新たなセルをバッファメモリ１の該当するアド
レスに書き込む（ステップＳ６）。そして、その書き込
みアドレスはクラス別キューＣ１に保持させる（ステッ
プＳ７）。
フローチャートを示す。まず、ステップＳ１において、
例えば入力ポートＧ０からセルが入力すると、セル識別
部７はそのセルヘッダを識別する（ステップＳ２）。そ
して、入力セルよりセル損失に対する品質クラスの低い
クラス別キューを調べる（ステップＳ３）。例えば、品
質クラスがＫ１のセルが入力した場合に、品質クラスＫ
２のクラス別キューＣ２に書き込みアドレスが保持され
ているかどうかを判断する。ステップＳ４において、書
き込みアドレスが保持されていると判断すると、ステッ
プＳ５に進み、その書き込みアドレスを１個取り出す。
そして、新たなセルをバッファメモリ１の該当するアド
レスに書き込む（ステップＳ６）。そして、その書き込
みアドレスはクラス別キューＣ１に保持させる（ステッ
プＳ７）。
【００２７】これによって、品質クラスがＫ２のセルが
１つ廃棄され、品質クラスＫ１のセルがバッファメモリ
に新たに書き込まれ、セル損失に対する要求水準の高い
ものを優先的に保持する。こうしてバッファメモリがセ
ルデータによって一時的にいっぱいになり、これ以上セ
ルの書き込みが不可能な輻輳が発生したとき、品質クラ
スのより高いものを救済できる。
１つ廃棄され、品質クラスＫ１のセルがバッファメモリ
に新たに書き込まれ、セル損失に対する要求水準の高い
ものを優先的に保持する。こうしてバッファメモリがセ
ルデータによって一時的にいっぱいになり、これ以上セ
ルの書き込みが不可能な輻輳が発生したとき、品質クラ
スのより高いものを救済できる。
【００２８】〈具体例１の効果〉以上のように、具体例
１においては、複数のクラス別キューを設け、ここに品
質クラスの異なるセルの書き込みアドレスを保持し、輻
輳が発生しない平常時には遅延に対する要求水準に着目
した優先制御を行い、輻輳発生時にはセル損失に対する
要求水準に着目した優先制御を行って、セル損失とセル
遅延という両者を考慮した品質制御が可能になる。な
お、上記のようなクラス別キューを何種類設けるかは品
質クラスのパラメータの種類や優先度のランクに応じて
任意に設定することができる。
１においては、複数のクラス別キューを設け、ここに品
質クラスの異なるセルの書き込みアドレスを保持し、輻
輳が発生しない平常時には遅延に対する要求水準に着目
した優先制御を行い、輻輳発生時にはセル損失に対する
要求水準に着目した優先制御を行って、セル損失とセル
遅延という両者を考慮した品質制御が可能になる。な
お、上記のようなクラス別キューを何種類設けるかは品
質クラスのパラメータの種類や優先度のランクに応じて
任意に設定することができる。
【００２９】また、上記スケジューラは任意のパラメー
タに着目して、書き込まれたアドレスの優先取り出し制
御を行うことができ、１つのパラメータにのみ着目して
取り出す方法も２つ以上のパラメータに着目してこれら
の組み合わせから優先度を判断して書き込みアドレスを
取り出す方法も可能である。
タに着目して、書き込まれたアドレスの優先取り出し制
御を行うことができ、１つのパラメータにのみ着目して
取り出す方法も２つ以上のパラメータに着目してこれら
の組み合わせから優先度を判断して書き込みアドレスを
取り出す方法も可能である。
【００３０】〈具体例２〉図７は、具体例２によるＡＴ
Ｍスイッチを示すブロック図である。この装置の基本構
成は、図１に示した具体例１の装置と同様である。この
例では、４つのクラス別キューＣ１，Ｃ２，Ｃ３，Ｃ４
と、１つのメインスケジューラ２１及び２つのサブスケ
ジューラ２２、２３が設けられている。この点が具体例
１と異なっている。各クラス別キューＣ１，Ｃ２，Ｃ
３，Ｃ４の構成や機能は、具体例１のものと変わらな
い。具体例２では、次のような品質クラスのセルを扱う
ものとする。
Ｍスイッチを示すブロック図である。この装置の基本構
成は、図１に示した具体例１の装置と同様である。この
例では、４つのクラス別キューＣ１，Ｃ２，Ｃ３，Ｃ４
と、１つのメインスケジューラ２１及び２つのサブスケ
ジューラ２２、２３が設けられている。この点が具体例
１と異なっている。各クラス別キューＣ１，Ｃ２，Ｃ
３，Ｃ４の構成や機能は、具体例１のものと変わらな
い。具体例２では、次のような品質クラスのセルを扱う
ものとする。
【００３１】図８に、具体例２の装置で処理をするセル
品質クラスの説明図を示す。この具体例では、例えば品
質クラスを、図に示すように、クラスＫ１，Ｋ２，Ｋ
３，Ｋ４という４種類に設定する。このとき、例えばク
ラスＫ１は、遅延に対する要求水準が高く、セル損失に
対する要求水準も高いものとする。また、クラスＫ２
は、遅延に対する要求水準は高いが、セル損失に対する
要求水準は低いものとする。更に、クラスＫ３は、遅延
に対する要求水準は低いが、セル損失に対する要求水準
は高いとする。また、クラスＫ４は、遅延に対する要求
水準もセル損失に対する要求水準も低いとする。
品質クラスの説明図を示す。この具体例では、例えば品
質クラスを、図に示すように、クラスＫ１，Ｋ２，Ｋ
３，Ｋ４という４種類に設定する。このとき、例えばク
ラスＫ１は、遅延に対する要求水準が高く、セル損失に
対する要求水準も高いものとする。また、クラスＫ２
は、遅延に対する要求水準は高いが、セル損失に対する
要求水準は低いものとする。更に、クラスＫ３は、遅延
に対する要求水準は低いが、セル損失に対する要求水準
は高いとする。また、クラスＫ４は、遅延に対する要求
水準もセル損失に対する要求水準も低いとする。
【００３２】クラスＫ１の例としてはリアルタイム映像
等が挙げられる。また、クラスＫ２の例としてはリアル
タイム音声等が挙げられる。また、クラスＫ３の例とし
ては分配型映像等を挙げることができる。さらに、クラ
スＫ４の例としてはデータファイルの転送等が挙げられ
る。
等が挙げられる。また、クラスＫ２の例としてはリアル
タイム音声等が挙げられる。また、クラスＫ３の例とし
ては分配型映像等を挙げることができる。さらに、クラ
スＫ４の例としてはデータファイルの転送等が挙げられ
る。
【００３３】図７に示したクラス別キューＣ１は、クラ
スＫ１のセルに対するアドレスを保持し、クラス別キュ
ーＣ２はクラスＫ２のセルに対するアドレスを保持す
る。また、クラス別キューＣ３は、クラスＫ３に対する
アドレスを保持し、クラス別キューＣ４はクラスＫ４に
対するアドレスを保持する。
スＫ１のセルに対するアドレスを保持し、クラス別キュ
ーＣ２はクラスＫ２のセルに対するアドレスを保持す
る。また、クラス別キューＣ３は、クラスＫ３に対する
アドレスを保持し、クラス別キューＣ４はクラスＫ４に
対するアドレスを保持する。
【００３４】図７に示すように、サブスケジューラ２２
は、クラス別キューＣ１とクラス別キューＣ２のアドレ
ス取り出しを制御するよう構成されている。また、サブ
スケジューラ２３は、クラス別キューＣ３とクラス別キ
ューＣ４のアドレス取り出しを制御するよう構成されて
いる。メインスケジューラ２１は、クラス別キューＣ１
〜Ｃ４のうちのいずれかにアドレスが書き込まれている
場合に、セルの品質クラスを考慮して、サブスケジュー
ラ２２やサブスケジューラ２３を選択的に駆動する制御
を行う。
は、クラス別キューＣ１とクラス別キューＣ２のアドレ
ス取り出しを制御するよう構成されている。また、サブ
スケジューラ２３は、クラス別キューＣ３とクラス別キ
ューＣ４のアドレス取り出しを制御するよう構成されて
いる。メインスケジューラ２１は、クラス別キューＣ１
〜Ｃ４のうちのいずれかにアドレスが書き込まれている
場合に、セルの品質クラスを考慮して、サブスケジュー
ラ２２やサブスケジューラ２３を選択的に駆動する制御
を行う。
【００３５】図９には、このメインスケジューラ２１の
動作フローチャートを示す。まず、ステップＳ１におい
て、メインスケジューラ２１は、クラス別キューＣ１，
Ｃ２が共に空かどうかを判断する。少なくともいずれか
一方にセルのアドレスが保持されていれば、ステップＳ
２に進み、サブスケジューラ２２を起動する。サブスケ
ジューラ２２はこれに呼応して該当するセルのアドレス
取り出しを制御する。
動作フローチャートを示す。まず、ステップＳ１におい
て、メインスケジューラ２１は、クラス別キューＣ１，
Ｃ２が共に空かどうかを判断する。少なくともいずれか
一方にセルのアドレスが保持されていれば、ステップＳ
２に進み、サブスケジューラ２２を起動する。サブスケ
ジューラ２２はこれに呼応して該当するセルのアドレス
取り出しを制御する。
【００３６】一方、ステップＳ１において、クラス別キ
ューＣ１，Ｃ２のいずれにもアドレスが保持されていな
いと判断されると、ステップＳ３に進み、クラス別キュ
ーＣ３，Ｃ４が共に空かどうかを判断する。共に空であ
れば全てのクラス別キューが空であるから、再びＳ１に
戻り、クラス別キューＣ１，Ｃ２へのアドレス保持を監
視する。一方、クラス別キューＣ３，Ｃ４のいずれかに
アドレスが保持されていれば、ステップＳ４に進み、メ
インスケジューラ２１はサブスケジューラ２３を起動す
る。これによって、品質クラスのより高いセルのアドレ
スをキューから取り出して、参照し、読み出し制御部６
を制御するようにする。
ューＣ１，Ｃ２のいずれにもアドレスが保持されていな
いと判断されると、ステップＳ３に進み、クラス別キュ
ーＣ３，Ｃ４が共に空かどうかを判断する。共に空であ
れば全てのクラス別キューが空であるから、再びＳ１に
戻り、クラス別キューＣ１，Ｃ２へのアドレス保持を監
視する。一方、クラス別キューＣ３，Ｃ４のいずれかに
アドレスが保持されていれば、ステップＳ４に進み、メ
インスケジューラ２１はサブスケジューラ２３を起動す
る。これによって、品質クラスのより高いセルのアドレ
スをキューから取り出して、参照し、読み出し制御部６
を制御するようにする。
【００３７】このように、メインスケジューラ２１は、
例えば図８に示す品質クラスを考慮して、遅延に対する
要求水準の高いものに対するアドレスを優先的に取り出
すようにサブスケジューラ２２，２３を選択して起動す
る機能を持つ。
例えば図８に示す品質クラスを考慮して、遅延に対する
要求水準の高いものに対するアドレスを優先的に取り出
すようにサブスケジューラ２２，２３を選択して起動す
る機能を持つ。
【００３８】一方、各サブスケジューラ２２，２３は、
次のように動作する。図１０には、サブスケジューラの
動作フローチャートを示す。この図は、サブスケジュー
ラ２２の動作を示したものである。なお、サブスケジュ
ーラ２３は、クラス別キューＣ３，Ｃ４を対象にして、
サブスケジューラ２２と全く同様の動作をする。このた
め、サブスケジューラ２３の制御対象であるクラス別キ
ューについて、図１０の中で（Ｃ３）、（Ｃ４）と表示
し、重複する説明は省略する。
次のように動作する。図１０には、サブスケジューラの
動作フローチャートを示す。この図は、サブスケジュー
ラ２２の動作を示したものである。なお、サブスケジュ
ーラ２３は、クラス別キューＣ３，Ｃ４を対象にして、
サブスケジューラ２２と全く同様の動作をする。このた
め、サブスケジューラ２３の制御対象であるクラス別キ
ューについて、図１０の中で（Ｃ３）、（Ｃ４）と表示
し、重複する説明は省略する。
【００３９】まず、ステップＳ１において、サブスケジ
ューラ２２は、制御対象となるクラス別キューＣ１，Ｃ
２のうちのいずれか一方、例えばクラス別キューＣ１に
ついて空かどうかの判断をする。空でなければステップ
Ｓ２に進み、クラス別キューＣ１の保持しているアドレ
スを取り出す。そして、ステップＳ３で、このアドレス
を参照し、バッファメモリから該当するセルを読み出
す。もし、ステップＳ１において、クラス別キューＣ１
が空だと判断されると、ステップＳ４に直接進む。
ューラ２２は、制御対象となるクラス別キューＣ１，Ｃ
２のうちのいずれか一方、例えばクラス別キューＣ１に
ついて空かどうかの判断をする。空でなければステップ
Ｓ２に進み、クラス別キューＣ１の保持しているアドレ
スを取り出す。そして、ステップＳ３で、このアドレス
を参照し、バッファメモリから該当するセルを読み出
す。もし、ステップＳ１において、クラス別キューＣ１
が空だと判断されると、ステップＳ４に直接進む。
【００４０】ステップＳ４では、クラス別キューＣ２が
空かどうかを判断する。ここで、クラス別キューＣ２が
空でなければステップＳ５に進み、クラス別キューＣ２
の保持しているアドレスを取り出す。そして、ステップ
Ｓ６に進んで、このアドレスを参照し、バッファメモリ
から該当するセルを読み出す。ステップＳ４で、クラス
別キューＣ２が空だと判断すると、そのままステップＳ
１に戻る。
空かどうかを判断する。ここで、クラス別キューＣ２が
空でなければステップＳ５に進み、クラス別キューＣ２
の保持しているアドレスを取り出す。そして、ステップ
Ｓ６に進んで、このアドレスを参照し、バッファメモリ
から該当するセルを読み出す。ステップＳ４で、クラス
別キューＣ２が空だと判断すると、そのままステップＳ
１に戻る。
【００４１】この図に示すように、サブスケジューラ２
２は、クラス別キューＣ１とクラス別キューＣ２を制御
し、いずれにもアドレスが保持されている場合には、ク
ラス別キューＣ１とクラス別キューＣ２とを交互に選択
して、アドレスの取り出しを制御する。これは、図８に
示した遅延に対する要求水準に着目した場合に、クラス
別キューＣ１とクラス別キューＣ２とは同等だからであ
る。なお、同等というのはほぼ近ければよく、必ずしも
厳密に等しい場合だけに限定しなくてよい。こうして、
交互取り出しによって、その公平を図っている。
２は、クラス別キューＣ１とクラス別キューＣ２を制御
し、いずれにもアドレスが保持されている場合には、ク
ラス別キューＣ１とクラス別キューＣ２とを交互に選択
して、アドレスの取り出しを制御する。これは、図８に
示した遅延に対する要求水準に着目した場合に、クラス
別キューＣ１とクラス別キューＣ２とは同等だからであ
る。なお、同等というのはほぼ近ければよく、必ずしも
厳密に等しい場合だけに限定しなくてよい。こうして、
交互取り出しによって、その公平を図っている。
【００４２】このように、サブスケジューラは、例えば
遅延に対する要求水準が同等の品質クラスのセルに対す
るアドレスを保持するクラス別キューが複数ある場合
に、これらをまとめて管理し、公平にアドレスの取り出
し制御を行う役割を持つ。上記の例では、遅延に対する
要求水準に着目して、サブスケジューラを設定した。ま
た、遅延に対する要求水準に着目して、いずれかのサブ
スケジューラを選択して起動するようにメインスケジュ
ーラを動作させた。しかしながら、セル損失に対する要
求水準に着目して、メインスケジューラやサブスケジュ
ーラを動作させるようにしてもよい。
遅延に対する要求水準が同等の品質クラスのセルに対す
るアドレスを保持するクラス別キューが複数ある場合
に、これらをまとめて管理し、公平にアドレスの取り出
し制御を行う役割を持つ。上記の例では、遅延に対する
要求水準に着目して、サブスケジューラを設定した。ま
た、遅延に対する要求水準に着目して、いずれかのサブ
スケジューラを選択して起動するようにメインスケジュ
ーラを動作させた。しかしながら、セル損失に対する要
求水準に着目して、メインスケジューラやサブスケジュ
ーラを動作させるようにしてもよい。
【００４３】このように、遅延やセル損失等、品質クラ
スを判断するためのパラメータが複数ある場合に、いず
れかのパラメータに着目してクラス別キューの優先順位
を判別し、スケジューラの制御条件等を設定することが
できる。これは、具体例１の場合と同様である。
スを判断するためのパラメータが複数ある場合に、いず
れかのパラメータに着目してクラス別キューの優先順位
を判別し、スケジューラの制御条件等を設定することが
できる。これは、具体例１の場合と同様である。
【００４４】図９と図１０の制御は、遅延に対する要求
水準に着目した優先制御を説明した。一方、セル損失に
対する要求水準を満たす品質制御は次のようにして実現
できる。図１１には、セル損失に対する品質制御方法の
説明図を示す。ここでは、セル損失に対する要求水準の
高い品質クラスＫ１，Ｋ３のセルアドレスを保持する、
クラス別キューＣ１とクラス別キューＣ３について、そ
の最大キュー長を他のクラス別キューＣ２，Ｃ４のもの
より大きく設定している。最大キュー長というのは、ア
ドレスを保持することのできる最大数のことである。
水準に着目した優先制御を説明した。一方、セル損失に
対する要求水準を満たす品質制御は次のようにして実現
できる。図１１には、セル損失に対する品質制御方法の
説明図を示す。ここでは、セル損失に対する要求水準の
高い品質クラスＫ１，Ｋ３のセルアドレスを保持する、
クラス別キューＣ１とクラス別キューＣ３について、そ
の最大キュー長を他のクラス別キューＣ２，Ｃ４のもの
より大きく設定している。最大キュー長というのは、ア
ドレスを保持することのできる最大数のことである。
【００４５】図１や図７に示したように、有限サイズの
バッファメモリ１を各ポートの各クラス間で、共通に使
用してセルを格納する。従って、クラス別キューの保持
できるアドレスにそれぞれ制限を設けないと、特定のキ
ューに属するセルによってバッファメモリ１が専有さ
れ、他のキューに属するセルを格納する余地が無くな
り、品質を保証できなくなる恐れがある。そこで、セル
損失に対する要求品質の低いクラス別キューＣ２やＣ４
の最大キュー長を、他のクラス別キューＣ１やＣ３に比
べて小さく設定することによって、要求品質の高いクラ
スのセルを保護することができる。
バッファメモリ１を各ポートの各クラス間で、共通に使
用してセルを格納する。従って、クラス別キューの保持
できるアドレスにそれぞれ制限を設けないと、特定のキ
ューに属するセルによってバッファメモリ１が専有さ
れ、他のキューに属するセルを格納する余地が無くな
り、品質を保証できなくなる恐れがある。そこで、セル
損失に対する要求品質の低いクラス別キューＣ２やＣ４
の最大キュー長を、他のクラス別キューＣ１やＣ３に比
べて小さく設定することによって、要求品質の高いクラ
スのセルを保護することができる。
【００４６】次に、クラス別キューＣ３が、準輻輳状態
になった場合の制御について説明する。ここで、準輻輳
状態とは、クラス別キューＣ３からのアドレス取り出し
に較べて書き込み頻度が高い状態が相当程度の時間継続
し、キュー長が最大値近傍まで延びた状態を言う。この
状態が継続すると、間もなくクラス別キューＣ３が溢れ
てしまう。例えば、クラス別キューＣ３のキュー長が最
大値の９０％を超過した場合に、準輻輳状態が発生した
と判断するようにする。
になった場合の制御について説明する。ここで、準輻輳
状態とは、クラス別キューＣ３からのアドレス取り出し
に較べて書き込み頻度が高い状態が相当程度の時間継続
し、キュー長が最大値近傍まで延びた状態を言う。この
状態が継続すると、間もなくクラス別キューＣ３が溢れ
てしまう。例えば、クラス別キューＣ３のキュー長が最
大値の９０％を超過した場合に、準輻輳状態が発生した
と判断するようにする。
【００４７】こうした状態で、上記のようなセル遅延に
対する品質クラスに着目した制御を行うと、例えばクラ
ス別キューＣ１やクラス別キューＣ２にアドレスが保持
されている限り、クラス別キューＣ３のアドレス取り出
しが行われない。その結果、セル廃棄に対して要求品質
の高いクラス別キューＣ３のアドレスに格納されるセル
が廃棄されてしまう恐れがある。これを回避するために
次のような制御を行う。
対する品質クラスに着目した制御を行うと、例えばクラ
ス別キューＣ１やクラス別キューＣ２にアドレスが保持
されている限り、クラス別キューＣ３のアドレス取り出
しが行われない。その結果、セル廃棄に対して要求品質
の高いクラス別キューＣ３のアドレスに格納されるセル
が廃棄されてしまう恐れがある。これを回避するために
次のような制御を行う。
【００４８】まず、クラス別キューＣ３の準輻輳状態を
検出したとき、クラス別キューＣ２のアドレスを取り出
すタイミングでクラス別キューＣ２とクラス別キューＣ
３とから同時にアドレスを取り出す。このとき、図１に
示す読み出し制御部６は、クラス別キューＣ３から取り
出したアドレスデータを選択して、バッファメモリ１の
読み出しアドレスとして参照する。
検出したとき、クラス別キューＣ２のアドレスを取り出
すタイミングでクラス別キューＣ２とクラス別キューＣ
３とから同時にアドレスを取り出す。このとき、図１に
示す読み出し制御部６は、クラス別キューＣ３から取り
出したアドレスデータを選択して、バッファメモリ１の
読み出しアドレスとして参照する。
【００４９】一方、クラス別キューＣ２から取り出され
たアドレスは、そのまま廃棄する。クラス別キューＣ２
は、セル廃棄に対してクラス別キューＣ３よりも要求水
準が低いから廃棄によって発生する問題は少ない。ま
た、クラス別キューＣ２に保持された最も古いアドレス
を取り出して廃棄すれば、クラス別キューＣ２のセル遅
延に対する要求水準については通常の制御の場合と同一
の品質が確保できる。
たアドレスは、そのまま廃棄する。クラス別キューＣ２
は、セル廃棄に対してクラス別キューＣ３よりも要求水
準が低いから廃棄によって発生する問題は少ない。ま
た、クラス別キューＣ２に保持された最も古いアドレス
を取り出して廃棄すれば、クラス別キューＣ２のセル遅
延に対する要求水準については通常の制御の場合と同一
の品質が確保できる。
【００５０】このような制御を行うことによって、クラ
ス別キューＣ３に空き領域を確保することが可能にな
り、クラス別キューＣ３のセル廃棄を抑制することがで
きる。
ス別キューＣ３に空き領域を確保することが可能にな
り、クラス別キューＣ３のセル廃棄を抑制することがで
きる。
【００５１】〈具体例２の効果〉以上のように、具体例
２においても具体例１と同様に、複数のクラス別キュー
を設け、ここに品質クラスの異なるセルの書き込みアド
レスを保持し、輻輳が発生しない平常時には遅延に対す
る要求水準に着目した優先制御を行い、輻輳発生時には
セル損失に対する要求水準に着目した優先制御を行っ
て、セル損失とセル遅延という両者を考慮した品質制御
が可能になる。
２においても具体例１と同様に、複数のクラス別キュー
を設け、ここに品質クラスの異なるセルの書き込みアド
レスを保持し、輻輳が発生しない平常時には遅延に対す
る要求水準に着目した優先制御を行い、輻輳発生時には
セル損失に対する要求水準に着目した優先制御を行っ
て、セル損失とセル遅延という両者を考慮した品質制御
が可能になる。
【図１】具体例１によるＡＴＭスイッチの具体例を示す
ブロック図である。
ブロック図である。
【図２】セルの品質クラスの説明図である。
【図３】具体例１のＡＴＭスイッチの動作説明図であ
る。
る。
【図４】平常時のセル書き込み動作フローチャートであ
る。
る。
【図５】平常時のセル読み出し動作フローチャートであ
る。
る。
【図６】輻輳発生時のセル書き込み動作フローチャート
である。
である。
【図７】具体例２によるＡＴＭスイッチのブロック図で
ある。
ある。
【図８】セル品質クラスの説明図である。
【図９】メインスケジューラの動作フローチャートであ
る。
る。
【図１０】サブスケジューラの動作フローチャートであ
る。
る。
【図１１】セル損失に対する品質制御方法の説明図であ
る。
る。
【図１２】輻輳状態の動作フローチャートである。
１ バッファメモリ ２ 多重部 ３ 分離部 ４Ａ，４Ｂ 出力ポートキュー ５ 書き込み制御部 ６ 読み出し制御部 ７ セル識別部 ８ 空アドレスキュー １１ スケジューラ Ｃ１，Ｃ２，Ｃ３ クラス別キュー
Claims (7)
- 【請求項１】 入力ポートから入力したセルを書き込ん
でバッファリングするバッファメモリと、 入力したセルの品質クラスを識別するセル識別部と、 このセル識別部により識別されたセルの品質クラス毎
に、前記バッファメモリに書き込まれたセルの書き込み
アドレスを別々に保持する複数のクラス別キューと、 品質クラスの高いクラス別キューに保持されたセル書き
込みアドレスを優先的に参照して前記バッファメモリか
らセルを読み出して出力するように読み出し制御部を制
御するスケジューラを備えたことを特徴とするＡＴＭス
イッチ。 - 【請求項２】 入力ポートから入力したセルを書き込ん
でバッファリングするバッファメモリと、 入力したセルの廃棄に対する品質クラスを識別するセル
識別部と、 このセル識別部により識別されたセルの品質クラス毎
に、前記バッファメモリに書き込まれたセルの書き込み
アドレスを別々に保持する複数のクラス別キューと、 輻輳が発生して、新たに入力した品質クラスの高いセル
を書き込むべき領域が前記バッファメモリ内に不足した
時、 品質クラスの低いクラス別キューに保持された書き込み
アドレスを廃棄して、新たに入力したセルの書き込みア
ドレスとするように書き込み制御部を制御するスケジュ
ーラを備えたことを特徴とするＡＴＭスイッチ。 - 【請求項３】 請求項１に記載のＡＴＭスイッチにおい
て、 スケジューラは、品質クラスを判断するためのパラメー
タが複数ある場合に、パラメータ毎にクラス別キューの
優先順位を別々に設定することを特徴とするＡＴＭスイ
ッチ。 - 【請求項４】 入力ポートから入力したセルを書き込ん
でバッファリングするバッファメモリと、 入力したセルの品質クラスを識別するセル識別部と、 このセル識別部により識別されたセルの品質クラス毎
に、前記バッファメモリに書き込まれたセルの書き込み
アドレスを別々に保持する複数のクラス別キューと、 品質クラスの同等な複数のクラス別キューに保持された
セル書き込みアドレスを、順に公平に参照して、前記バ
ッファメモリからセルを読み出して出力するように読み
出し制御部を制御するサブスケジューラと、 全てのサブスケジューラのうちから、品質クラスの最も
高い空でないクラス別キューのアドレスを参照してい
る、サブスケジューラを選択して、これを起動するメイ
ンスケジューラを備えたことを特徴とするＡＴＭスイッ
チ。 - 【請求項５】 請求項４に記載のＡＴＭスイッチにおい
て、 品質クラスの高い複数のクラス別キューのアドレスを参
照しているサブスケジューラがあるとき、 メインスケジューラは、 当該サブスケジューラの制御する複数のクラス別キュー
の全てが空になった場合に限り、 品質クラスのより低い複数のクラス別キューのアドレス
を参照している、別のサブスケジューラを起動すること
を特徴とするＡＴＭスイッチ。 - 【請求項６】 入力ポートから入力したセルを書き込ん
でバッファリングするバッファメモリと、 入力したセルの品質クラスを識別するセル識別部と、 このセル識別部により識別されたセルの品質クラス毎
に、前記バッファメモリに書き込まれたセルの書き込み
アドレスを別々に保持する複数のクラス別キューと、 品質クラスの高いクラス別キューに保持されたセル書き
込みアドレスを優先的に参照して前記バッファメモリか
らセルを読み出して出力するように読み出し制御部を制
御するスケジューラとを備え、 前記複数のクラス別キューは、 セル損失に対する要求水準の高いセルの書き込みアドレ
スを保持するものほど、許容最大キュー長を長く設定さ
れることを特徴とするＡＴＭスイッチ。 - 【請求項７】 入力ポートから入力したセルを書き込ん
でバッファリングするバッファメモリと、 入力したセルの品質クラスを識別するセル識別部と、 このセル識別部により識別されたセルの品質クラス毎
に、前記バッファメモリに書き込まれたセルの書き込み
アドレスを別々に保持する複数のクラス別キューと、 セル遅延に対する要求水準の高いセルの書き込みアドレ
スを保持するクラス別キューに保持されたアドレスを優
先的に参照して、前記バッファメモリからセルを読み出
して出力するように読み出し制御部を制御するスケジュ
ーラとを備え、 前記複数のクラス別キューに含まれる第１のクラス別キ
ューと第２のクラス別キューとを比較したとき、 この第１のクラス別キューに比較して第２のクラス別キ
ューが、セル遅延に対する要求水準が低くてセル廃棄に
対する要求水準が高く、 かつ、第２のクラス別キューが、最大キュー長近くまで
アドレスを保持した準輻輳状態にあるとき、 前記スケジューラは、 前記第１のクラス別キューの保持するアドレスを参照す
るタイミングで、前記第２のクラス別キューの保持する
アドレスを参照して、第１のクラス別キューの保持する
アドレスを廃棄するとともに、第２のクラス別キューの
保持するアドレスにより、前記バッファメモリからセル
を読み出して出力するように読み出し制御部を制御する
ことを特徴とするＡＴＭスイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06785698A JP3812784B2 (ja) | 1997-03-03 | 1998-03-03 | Ａｔｍスイッチ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-65388 | 1997-03-03 | ||
| JP6538897 | 1997-03-03 | ||
| JP06785698A JP3812784B2 (ja) | 1997-03-03 | 1998-03-03 | Ａｔｍスイッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10308754A true JPH10308754A (ja) | 1998-11-17 |
| JP3812784B2 JP3812784B2 (ja) | 2006-08-23 |
Family
ID=26406537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06785698A Expired - Fee Related JP3812784B2 (ja) | 1997-03-03 | 1998-03-03 | Ａｔｍスイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3812784B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100547891B1 (ko) * | 2003-02-08 | 2006-01-31 | 삼성전자주식회사 | 비동기 전송 모드 교환시스템에서 우선순위에 따른 데이터입출력 장치 및 방법 |
| JP2006237897A (ja) * | 2005-02-23 | 2006-09-07 | Ntt Docomo Inc | 送信局、移動通信システムおよび送信電力制御方法 |
| JP2015037209A (ja) * | 2013-08-12 | 2015-02-23 | 日本電信電話株式会社 | パケットスケジューラ、通信ネットワークおよびパケットスケジューリング方法 |
-
1998
- 1998-03-03 JP JP06785698A patent/JP3812784B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100547891B1 (ko) * | 2003-02-08 | 2006-01-31 | 삼성전자주식회사 | 비동기 전송 모드 교환시스템에서 우선순위에 따른 데이터입출력 장치 및 방법 |
| JP2006237897A (ja) * | 2005-02-23 | 2006-09-07 | Ntt Docomo Inc | 送信局、移動通信システムおよび送信電力制御方法 |
| JP4632245B2 (ja) * | 2005-02-23 | 2011-02-16 | 株式会社エヌ・ティ・ティ・ドコモ | 送信局、移動通信システムおよび送信電力制御方法 |
| JP2015037209A (ja) * | 2013-08-12 | 2015-02-23 | 日本電信電話株式会社 | パケットスケジューラ、通信ネットワークおよびパケットスケジューリング方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3812784B2 (ja) | 2006-08-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6483839B1 (en) | Apparatus and method for scheduling multiple and simultaneous traffic in guaranteed frame rate in ATM communication system | |
| US6414963B1 (en) | Apparatus and method for proving multiple and simultaneous quality of service connects in a tunnel mode | |
| US6349097B1 (en) | Multicasting in switching apparatus | |
| JP2922119B2 (ja) | 帯域規制装置及びパケット通信装置 | |
| US5889779A (en) | Scheduler utilizing dynamic schedule table | |
| JP2622055B2 (ja) | パケット交換装置およびその制御方法 | |
| US8073006B2 (en) | ATM cell conversion circuit and ATM cell conversion method | |
| US7400638B2 (en) | Apparatus and methods for managing packets in a broadband data stream | |
| US20040151197A1 (en) | Priority queue architecture for supporting per flow queuing and multiple ports | |
| US6262989B1 (en) | Apparatus and method for providing different quality of service connections in a tunnel mode | |
| US7352766B2 (en) | High-speed memory having a modular structure | |
| JPH10224377A (ja) | デジタル信号の双方向伝送のための経路指定スイッチ | |
| US7126959B2 (en) | High-speed packet memory | |
| US20040062261A1 (en) | Multi-service segmentation and reassembly device having integrated scheduler and advanced multi-timing wheel shaper | |
| JP2000512445A (ja) | ロード多重命令およびメモリライトバックを有する非同期転送モードセル処理システム | |
| US6735204B1 (en) | ATM cell multiplexing apparatus and ATM cell multiplexing method | |
| JPH10308754A (ja) | Ａｔｍスイッチ | |
| US20040081169A1 (en) | Pseudo synchronous machine | |
| JPH10135957A (ja) | トラヒックシェイパー装置 | |
| US7746775B2 (en) | Instant service method for deficit-round-robin (DRR) data packet scheduling | |
| JP3266139B2 (ja) | スケジューリング装置 | |
| US7142547B2 (en) | Scheduling device and cell communication device | |
| JPH0496546A (ja) | 待ち行列バッファ構成方式 | |
| JP2001223742A (ja) | 輻輳の場合におけるセルバッファ保護の方法および装置 | |
| US6820162B1 (en) | Queue control device for and queue control method of controlling a plurality of queues |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041228 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050317 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060516 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060525 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090609 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100609 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100609 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110609 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110609 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120609 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130609 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |