JPH1187655A - 半導体集積回路装置の製造方法および半導体集積回路装置 - Google Patents

半導体集積回路装置の製造方法および半導体集積回路装置

Info

Publication number
JPH1187655A
JPH1187655A JP9244150A JP24415097A JPH1187655A JP H1187655 A JPH1187655 A JP H1187655A JP 9244150 A JP9244150 A JP 9244150A JP 24415097 A JP24415097 A JP 24415097A JP H1187655 A JPH1187655 A JP H1187655A
Authority
JP
Japan
Prior art keywords
insulating film
interlayer insulating
integrated circuit
film
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9244150A
Other languages
English (en)
Inventor
Takashi Suzuki
敬史 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP9244150A priority Critical patent/JPH1187655A/ja
Publication of JPH1187655A publication Critical patent/JPH1187655A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】 【課題】 半導体集積回路装置の各種パターンの寸法や
各種パターン間隔の寸法を縮小する。 【解決手段】 層間絶縁膜１上に複数の配線２ａを被覆
する層間絶縁膜３ｄをバイアススパッタリング法で形成
する。この層間絶縁膜３ｄにおいて配線２ａの直上に凸
部３ｄ1 が残るようにする。その後、その層間絶縁膜３
ｄ上に窒化シリコンからなる被覆絶縁膜４を形成する。
続いて、その被覆絶縁膜４上に層間絶縁膜５を形成した
後、その上面に形成されたフォトレジストパターン６ａ
をマスクとしてエッチング処理を施す。この際、接続孔
７ａから露出する被覆絶縁膜４の凸状部分がエッチング
に対して脆いことを利用して、その被覆絶縁膜４の凸状
部分を除去し、さらにその下層の層間絶縁膜３ｄを除去
して配線２ａの上面が露出する接続孔７ｂを自己整合的
に穿孔する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法および半導体集積回路装置技術に関し、特
に、半導体集積回路装置において配線−半導体基板間
（以下、配線基板間という）または異なる配線層間を電
気的に接続するコンタクトホールやスルーホールなどの
接続孔を形成する技術に関するものである。
【０００２】
【従来の技術】半導体集積回路装置における多層配線構
造は、半導体集積回路を構成する配線を半導体チップの
厚さ方向に多層に積み重ねることにより、チップサイズ
の縮小または素子集積度の向上を実現するとともに、配
線の配置の自由度を向上させパターン設計を容易にでき
る技術として重要な技術である。
【０００３】多層配線構造においては、配線基板間また
は異なる配線層間を、配線基板間または異なる配線層間
に介在された層間絶縁膜に穿孔されたスルーホールまた
はコンタクトホールと称する接続孔を通じて電気的に接
続するようになっている。
【０００４】この接続孔は、通常、フォトリソグラフィ
技術およびエッチング技術を用いることにより層間絶縁
膜に穿孔される。すなわち、当該層間絶縁膜上に、接続
孔形成領域が露出するようなフォトレジストパターンを
露光処理によって形成した後、そのフォトレジストパタ
ーンをエッチングマスクとしてエッチング処理を施すこ
とにより、フォトレジストパターンから露出する部分の
層間絶縁膜部分をエッチング除去し、下層の配線上面ま
たは半導体基板主面が露出するような接続孔を層間絶縁
膜に穿孔する。
【０００５】なお、コンタクト形成技術については、例
えば日刊工業新聞社、昭和６２年９月２９日発行「ＣＭ
ＯＳデバイスハンドブック」Ｐ３３２〜Ｐ３３４に記載
があり、アルミニウム配線と半導体基板とを接続するコ
ンタクトホールの構造について説明されている。
【０００６】
【発明が解決しようとする課題】ところで、近年、半導
体集積回路装置においては、性能および動作速度の向上
が進められており、これに伴って素子や配線の寸法縮小
が益々進められている。
【０００７】特に、ＤＲＡＭにおいては、メモリ容量が
益々増大する傾向にあり、それに伴ってＤＲＡＭのメモ
リセルの集積度を増大させる観点からメモリセルの専有
面積も益々縮小せざるを得ない方向に進んでいる。した
がって、ＤＲＡＭの製造プロセスにおいては、如何にし
て、信頼性を損なうことなく、メモリセルのサイズを縮
小するかが重要な課題となっている。
【０００８】しかし、上記した通常の接続孔の形成技術
においては、接続孔の平面的な形成位置が露光装置の位
置合わせ精度や解像能力に応じて下層のパターンに対し
て多少ずれるので、位置合わせずれが生じたとしても不
具合が生じないように、位置合わせずれを見越して、下
層の各種パターンの寸法、例えば隣接配線間の間隔や半
導体基板上の活性領域の寸法を大きめにせざるを得な
い。
【０００９】このため、素子寸法や配線間寸法を大きく
しなければならないので、半導体チップの微細化が妨げ
られる問題がある。また、素子寸法や配線間隔寸法を大
きくしなければならないので、半導体集積回路装置の電
気的な特性向上が阻害される問題が生じる。さらに、そ
の位置合わせずれを可能な限り小さくしようとすること
から高度で高価な露光技術や位置合わせ技術を用いた
り、厳しい工程管理が必要となったりする問題がある。
そして、半導体チップの微細化が阻害される問題や高度
で高価な露光技術の採用等により、半導体集積回路装置
のコストが増大する問題がある。
【００１０】本発明の目的は、半導体集積回路装置の各
種パターンの寸法や各種パターン間隔の寸法を縮小する
ことのできる技術を提供することにある。
【００１１】また、本発明の他の目的は、高度で高価な
露光技術を用いたり、厳しい工程管理を行ったりするこ
となく、半導体集積回路装置の各種パターンの寸法や各
種パターン間隔の寸法を縮小することのできる技術を提
供することにある。
【００１２】また、本発明の他の目的は、半導体集積回
路装置の電気的な特性を向上させることのできる技術を
提供することにある。
【００１３】さらに、本発明の他の目的は、半導体集積
回路装置のコスト低減を推進することのできる技術を提
供することにある。
【００１４】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１６】本発明の半導体集積回路装置の製造方法
は、半導体基板に所定の集積回路素子を設けてなる半導
体集積回路装置の製造方法であって、（ａ）前記半導体
基板に所定の集積回路素子を形成する工程と、（ｂ）前
記半導体基板上に、上面において少なくとも接続孔形成
領域に凹部または凸部が形成された第１層間絶縁膜を形
成する工程と、（ｃ）前記第１層間絶縁膜上に、その第
１層間絶縁膜に対してエッチング選択比を大きくとれる
材料からなる被覆膜を形成する工程と、（ｄ）前記被覆
膜上に、前記第１層間絶縁膜に対するエッチング選択比
は小さく、かつ、前記被覆膜に対するエッチング選択比
は大きくとれる材料からなる第２層間絶縁膜を形成する
工程と、（ｅ）前記第２層間絶縁膜上に、前記接続孔形
成領域が露出するようなマスクパターンを形成した後、
そのマスクパターンをエッチングマスクとして、前記第
１層間絶縁膜および第２層間絶縁膜と前記被覆膜とのエ
ッチング選択比を大きくした状態でのエッチング処理を
施すことにより、前記被覆膜において前記凹部または凸
部の被覆領域ではエッチング除去され易いことを利用し
て、前記被覆膜および前記第１層間絶縁膜に接続孔を自
己整合的に穿孔する工程とを有するものである。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。
【００１８】（実施の形態１）図１〜図８は本発明の一
実施の形態である半導体集積回路装置の製造工程中にお
ける要部断面図、図９は半導体集積回路装置の変形例を
示す要部断面図、図１０および図１１は本発明を見出す
発端となった現象を説明するための半導体集積回路装置
の部分断面図である。
【００１９】本実施の形態１の半導体集積回路装置の製
造方法を図１〜図８によって説明する。図１の（ａ）〜
（ｅ）はバイアススパッタリング法による層間絶縁膜の
成膜中における半導体基板の要部断面図を示している。
【００２０】図１（ａ）に示すように、層間絶縁膜１
は、例えば二酸化シリコン（ＳｉＯ2）等からなり、そ
の平坦化された上面には複数の配線２ａが形成されてい
る。この配線２ａは、例えばアルミニウム（Ａｌ）、Ａ
ｌ合金またはチタン（Ｔｉ）系のバリア膜上にＡｌ膜を
積み重ねた積層膜等からなり、所定の間隔を隔てて配置
されている。なお、図１には図示しないが、層間絶縁膜
１の下方には半導体基板があり、その半導体基板には所
定の集積回路素子が形成されている。
【００２１】続いて、バイアススパッタリング法により
成膜処理を開始する。この場合の成膜条件は、特に限定
されないが、例えば次のとおりである。すなわち、ソー
スガスとしては、例えばシラン（ＳｉＨ4 ）、アルゴン
（Ａｒ）および酸素（Ｏ2 ）の混合ガスを用い、マイク
ロ（μ）波パワーは、例えば１０００〜２０００Ｗ程
度、高周波（ＲＦ）バイアスは、例えば１５００〜２０
００Ｗ程度、成膜温度は、例えば所定値〜３００℃程
度、圧力は、例えば数ｍＴｏｒｒである。
【００２２】図１（ｂ）では成膜初期の層間絶縁膜３ａ
が示されている。層間絶縁膜３ａは、例えばＳｉＯ2 等
からなり、下地の凹凸を反映した状態で層間絶縁膜１の
上面および配線２ａの表面（側面および上面）を被覆す
るように形成されている。
【００２３】続いて、図１（ｃ）に示すように、バイア
ススパッタリング法による成膜処理を続ける。この段階
では、図１（ｂ）の段階よりも厚膜の層間絶縁膜３ｂ
が、下地の凹凸を反映した状態で層間絶縁膜１の上面お
よび配線２ａの表面（側面および上面）を被覆するよう
に形成されている。
【００２４】続いて、図１（ｄ）に示すように、バイア
ススパッタリング法による成膜処理を続ける。この段階
では、層間絶縁膜３ｃの断面形状が鋸刃のような形状に
形成されている。すなわち、層間絶縁膜３ｃの上面にお
いて、配線２ａの直上では断面三角形状の凸部３ｃ1 が
形成され、配線２ａの隣接間上では断面逆三角形の凹部
３ｃ2 が形成されている。
【００２５】さらに、図１（ｅ）に示すように、バイア
ススパッタリング法による成膜処理を続ける。この段階
では、層間絶縁膜３ｄの上面において、配線２ａの直上
には断面三角形状の凸部３ｄ1 が形成され、配線２ａの
隣接間直上では下層の層間絶縁膜１の上面を反映するよ
うに平坦部３ｄ2 が形成されている。
【００２６】本実施の形態１では、層間絶縁膜３ｄの凸
部３ｄ1 の幅Ｄ1 が配線２ａの幅よりも小さい段階で成
膜処理を終了する。層間絶縁膜３ｄの凸部３ｄ1 の幅Ｄ
1 は、例えば0.３５μｍ程度とした。また、凸部３ｄの
側面の傾斜角度は、例えば４５度程度である。
【００２７】ただし、この凸部３ｄ1 の断面形状は上記
したものに限定されない。また、バイアススパッタリン
グ成膜条件は、配線２ａの直上方に凸部３ｄ1 が自己整
合的に形成されるようにすれば良く、上述したものに限
定されるものではない。
【００２８】次いで、本実施の形態１では、図２に示す
ように、上面に凸部３ｄ1 を有する層間絶縁膜（第１層
間絶縁膜）３ｄの上面に、例えば窒化シリコンからなる
被覆絶縁膜４をＣＶＤ法等によって形成する。この場
合、被覆絶縁膜４の上面には、層間絶縁膜３ｄの上面の
形状が反映されるように形成されている。また、被覆絶
縁膜４は、層間絶縁膜３ｄの凸部３ｄ1 を被覆絶縁膜４
で覆った部分における幅Ｄ2 が配線２ａの幅よりも小さ
くなるように形成されている。この被覆絶縁膜４の厚さ
は、例えば２５ｎｍ程度である。
【００２９】続いて、被覆絶縁膜４の上面に、例えばＢ
ＰＳＧ（Boro Phospho Silicate Glass ）等からなる層
間絶縁膜をＣＶＤ法によって堆積した後、その上面をＣ
ＭＰ（Chemical Mechanical Polishing ）法またはエッ
チバック法等によって平坦にして層間絶縁膜（第２層間
絶縁膜）５を形成する。この層間絶縁膜５の厚さは、例
えば４００ｎｍ程度である。
【００３０】その後、図３に示すように、層間絶縁膜５
上に、接続孔形成領域が露出するようなフォトレジスト
パターン６ａをフォトリソグラフィ技術によって形成す
る。この場合の接続孔の直径は、例えば0.８μｍ程度と
した。
【００３１】次いで、このフォトレジストパターン６ａ
をエッチングマスクとして、エッチング処理を施す。こ
こでのエッチング処理においては、窒化シリコン膜が除
去され難い条件で行い、特に限定されないが、例えば次
のとおりである。すなわち、ソースガスは、例えばＣ4
Ｆ8 、ＡｒおよびＯ2 ガスを用い、高周波パワーは、例
えば２０００Ｗ程度、高周波バイアスは、例えば１００
０Ｗ程度、処理温度は、例えば２０℃、圧力は、例えば
５０ｍＴｏｒｒ程度である。
【００３２】このようなエッチング処理により、図４〜
図７に示すように、配線２ａの上面の一部が露出するよ
うな接続孔７（７ａ, ７ｂ）を層間絶縁膜５, ３ｄに穿
孔する。なお、図４においては、図面を見易くするた
め、接続孔７から露出する配線２ａおよび被覆絶縁膜４
にそれぞれ斜線のハッチングおよび網掛けのハッチング
を付けている。
【００３３】ところで、本実施の形態１においては、こ
の接続孔７を形成するためのエッチング処理に際して、
窒化シリコンが除去され難い条件でエッチング処理を施
す。例えば窒化シリコンのエッチング速度がＳｉＯ2 の
エッチング速度の１００分の１程度となるような条件で
エッチング処理を施す。
【００３４】このようにすると、上層の層間絶縁膜５は
ＳｉＯ2 等なので、フォトレジストパターン６ａから露
出する部分が除去される。これにより、層間絶縁膜５に
接続孔７ａが穿孔される。
【００３５】ここで続けてエッチング処理を進めていく
と、被覆絶縁膜４が露出した時点で、被覆絶縁膜４は窒
化シリコン等からなることから、エッチングは基本的に
停滞するようになる。しかし、本発明者の研究結果によ
れば、被覆絶縁膜４の平坦部分、すなわち、配線２ａの
隣接間直上ではエッチング選択比が大きくなりエッチン
グは停滞するが、凸状の部分、すなわち、配線２ａの直
上の凸部３ｄ1 を覆う被覆絶縁膜４部分ではエッチング
方向に対してエッチング面が４５度程度傾斜している等
の理由から、スパッタリングイールドが低く、エッチン
グ速度が平坦部の１０倍程度となる。
【００３６】ここで、図１０および図１１は、窒化シリ
コン膜のエッチング状態が平坦部と凸部とで異なる現象
を見出す発端となったエッチング処理工程中における半
導体装置の部分断面図を示している。
【００３７】図１０に示すように、半導体基板５０上に
はゲート絶縁膜５１を介してゲート電極５２が形成され
ている。ゲート電極５２の表面（上面および側面）は、
例えばＳｉＯ2 等からなる絶縁膜５３によって被覆され
ている。この絶縁膜５３を覆うように窒化シリコンから
なる被覆絶縁膜５４が形成されている。さらに、その被
覆絶縁膜５４上にはＳｉＯ2 等からなる層間絶縁膜５５
が形成されている。この層間絶縁膜５５の上面は平坦に
されており、その上には、隣接ゲート電極５２間の半導
体基板５０上面が露出するような接続を形成するための
フォトレジストパターン５６が形成されている。
【００３８】このようなフォトレジストパターン５６を
マスクとして、エッチング処理を施す。ここでは窒化シ
リコン膜が除去され難い条件でエッチング処理を施すこ
とにより、図１１に示すように、層間絶縁膜５５に接続
孔５７を形成する。この場合、窒化シリコンからなる被
覆絶縁膜５４が露出した時点でエッチングが停滞するは
ずである。ところが、被覆絶縁膜５４の平坦部、すなわ
ち、エッチングイオンの入射方向に対して垂直な面部分
Ａではエッチレートが遅く被覆絶縁膜５４がストッパと
して機能しているが、被覆絶縁膜５４においてエッチン
グイオンの入射方向に対して４５度程度の角度をなす面
部分Ｂでは被覆絶縁膜５４が除去され下層の絶縁膜５３
も除去されている。すなわち、窒化シリコン膜が除去さ
れ難い条件でエッチング処理を施したとしても、被覆絶
縁膜５４においてエッチングイオンの入射方向に対して
傾斜している部分では、そのエッチングに弱く除去され
てしまう。
【００３９】この現象を基本として利用したのが本実施
の形態１であり、図４〜図７に示すように、フォトレジ
ストパターン６ａをエッチングマスクとして用いたエッ
チング処理においては、接続孔７ａから被覆絶縁膜４が
露出した時点で一時エッチングの進行が停滞するが、層
間絶縁膜３ｄの凸部３ｄ1 を覆う被覆絶縁膜４部分で
は、平坦部の１０倍の速度でエッチングが行われるため
平坦部の被覆絶縁膜４部分よりも先にエッチング除去さ
れてしまう。このため、層間絶縁膜３ｄの凸部３ｄ1 部
分が露出されるようになるので、その露出部分の層間絶
縁膜３ｄが除去され、下層の配線２ａの上面が露出され
る。これにより、層間絶縁膜３ｄに配線２ａの上面一部
が露出するような接続孔７ｂが自己整合的に穿孔され
る。
【００４０】この凸部３ｄ1 は、上記したバイアススパ
ッタリング法による形成方法により配線２ａの直上に自
己整合的に形成されている。特に、凸部３ｄ1 の幅を配
線２ａの幅よりも小さくしている。このため、接続孔７
ｂの平面的な形成位置は配線２ａの配置位置から外れる
ことなく自己整合的に穿孔することができる。
【００４１】したがって、配線２ａの幅や隣接間隔等を
位置合わせずれを考慮して大きくとる必要が無くなる。
このため、微細化、高集積化が可能となる。また、フォ
トレジストパターン６ａの穴径の選択自由度を大きくす
ることができる（図４の網掛けハッチング部分を参
照）。このため、露光の解像度を緩和することが可能と
なる。さらに、接続孔７を自己整合で形成できるので位
置合わせ精度を緩和できる。これらにより、高度で高価
な露光装置やフォトマスクを必要としないようにするこ
とが可能となる。
【００４２】このように接続孔７を形成した後、フォト
レジストパターン６ａを除去する。その後、半導体基板
９上に、例えばチタン（Ｔｉ）、アルミニウム（Ａｌ）
および窒化チタン（ＴｉＮ）を下層から順にスパッタリ
ング法等によって堆積した後、その積層膜をフォトリソ
グラフィ技術およびドライエッチング技術によってパタ
ーニングすることにより、図８に示すように、配線２ｂ
を形成する。この配線２ｂは、層間絶縁膜３ｄ, ５に穿
孔された接続孔７を通じて下層の配線２ａと電気的に接
続されている。
【００４３】ただし、配線２ｂの形成方法および構造
は、これに限定されるものではなく種々変更可能であ
り、図９のようにしても良い。すなわち、図９において
は、接続孔７を穿孔し、フォトレジストパターン６ａ
（図４〜図７参照）を除去した後、半導体基板９上に、
例えばチタン（Ｔｉ）およびアルミニウム（Ａｌ）を下
層から順にスパッタリング法等によって堆積した後、そ
の積層膜をＣＭＰ法等によって研磨することにより、接
続孔７内に導体膜２ｂ1 を埋め込む。続いて、半導体基
板９上に、例えばチタン（Ｔｉ）、アルミニウム（Ａ
ｌ）および窒化チタン（ＴｉＮ）を下層から順にスパッ
タリング法等によって堆積した後、その積層膜をフォト
リソグラフィ技術およびドライエッチング技術によって
パターニングすることにより配線２ｂ2 を形成する。こ
の配線２ｂ2 は接続孔７内に埋め込まれた導体膜２ｂ1
を通じて下層の配線２ａと電気的に接続されている。
【００４４】このように、本実施の形態１によれば、以
下の効果を得ることが可能となる。
【００４５】(1).接続孔７ｂを自己整合的に形成するこ
とができるので、配線２ａの幅や隣接間隔等を位置合わ
せずれを考慮して大きくとる必要が無くなる。このた
め、微細化、高集積化が可能となる。したがって、半導
体集積回路装置の機能を向上させることが可能となる。
【００４６】(2).接続孔７ｂを自己整合的に形成するこ
とができるので、微細な接続孔７ｂを設計通りの位置に
精度良く形成することができる。このため、半導体集積
回路装置の信頼性および性能を向上させることが可能と
なる。
【００４７】(3).接続孔７ｂを自己整合的に形成するこ
とができるので、フォトレジストパターン６ａの穴径の
選択自由度を大きくすることができる。このため、露光
の解像度を緩和することが可能となる。すなわち、位相
シフト法や多層レジスト法等のような高度で高価な技
術、電子線描画装置等のような高価な露光装置あるいは
新たな技術を導入することなく、微細な接続孔７ｂを良
好に穿孔することが可能となる。
【００４８】(4).接続孔７ｂを自己整合的に形成できる
ので位置合わせ精度を緩和できる。すなわち、高度な位
置合わせ技術を導入することなく、微細な接続孔７ｂを
位置合わせ精度良く転写することが可能となる。
【００４９】(5).上記(3) 、(4) により、半導体集積回
路装置のコスト低減を推進することが可能となる。
【００５０】（実施の形態２）図１２〜図１７は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。
【００５１】図１２は図１（ｄ）の状態で層間絶縁膜を
形成するためのバイアススパッタリング法を終了させた
場合の半導体集積回路装置の要部断面図を示している。
層間絶縁膜（第１層間絶縁膜）３ｃの上面には前記実施
の形態１で説明したように断面鋸形状の凹凸が形成され
ている。層間絶縁膜１の下層には配線２ｃおよび層間絶
縁膜８が形成されている。なお、図１２には図示しない
が、層間絶縁膜８の下層には半導体基板があり、その半
導体基板には所定の集積回路素子が形成されている。
【００５２】まず、本実施の形態２においては、層間絶
縁膜３ｃの上面を、例えばＣＭＰ法等によって研磨し、
層間絶縁膜３ｃの凸部３ｃ1 を図１３に示すように除去
する。ただし、ここでは、層間絶縁膜３ｃにおいて下層
の配線２ａの隣接間直上にあたる位置に凹部３ｃ2 が残
される程度に研磨処理を行う。すなわち、この研磨処理
においては、層間絶縁膜３ｃにおいて配線２ａの隣接間
直上に凹部３ｃ2 を自己整合的に形成する。また、本実
施の形態２においては、その凹部３ｃ2 の幅を、例えば
配線２ａの隣接間隔よりも小さくなるようにする。
【００５３】続いて、図１４に示すように、前記実施の
形態１と同様に、層間絶縁膜３ｃ上に、例えば窒化シリ
コンからなる被覆絶縁膜４をＣＶＤ法等によって形成し
た後、その上面に接続孔形成領域が露出するようなフォ
トレジストパターン６ｂをフォトリソグラフィ技術によ
って形成する。
【００５４】その後、そのフォトレジストパターン６ｂ
をエッチングマスクとして、エッチング処理を施す。こ
のエッチング条件は、窒化シリコンが除去され難い条件
で行い、特に限定されるわけではないが、例えば次のと
おりである。すなわち、ソースガスは、例えばＣ
4 Ｆ8 、ＡｒおよびＯ2 ガスを用い、高周波パワーは、
例えば２０００Ｗ程度、高周波バイアスは、例えば１０
００Ｗ程度、処理温度は、例えば２０℃、圧力は、例え
ば５０ｍＴｏｒｒ程度である。
【００５５】これにより、図１５に示すように、下層の
配線２ｃにおける上面の一部が露出するような接続孔７
（７ｃ, ７ｄ）を層間絶縁膜３ｃ, １に穿孔する。
【００５６】本実施の形態２においては、この接続孔７
を形成するためのエッチング処理に際して、前記実施の
形態１と同様に、例えば窒化シリコンのエッチング速度
がＳｉＯ2 のエッチング速度の１００分の１程度となる
ような条件でエッチング処理を施す。
【００５７】このようにすると、通常は、被覆絶縁膜４
は窒化シリコン等からなることから、エッチングは基本
的に停滞するはずである。しかし、前記実施の形態１で
説明したのと同様に、本発明者の研究結果によれば、被
覆絶縁膜４の平坦部分ではエッチング選択比が大きくな
りエッチングは停滞するが、凹状の部分、すなわち、配
線２ａの隣接間部分ではエッチング方向に対してエッチ
ング面が４５度程度傾斜している等の理由から、スパッ
タリングイールドが低く、エッチング速度が平坦部の１
０倍程度となる。このため、被覆絶縁膜４における凹部
が除去され、そこから露出する下層の層間絶縁膜３ｃ部
分が除去される。これにより、配線２ａの隣接間に位置
精度良く接続孔７ｃを自己整合的に穿孔することができ
る。また、下層の層間絶縁膜１もＳｉＯ2 等からなるの
で、接続孔７ｃから露出する層間絶縁膜１部分も除去さ
れる。これにより、層間絶縁膜１に配線２ｃの上面一部
が露出するような接続孔７ｄを自己整合的に穿孔するこ
とができる。
【００５８】この凹部３ｃ2 は、上記したバイアススパ
ッタリング法により配線２ａの直上に自己整合的に形成
されている。特に、凹部３ｃ2 の幅を配線２ａの隣接間
隔よりも小さくしている。このため、接続孔７ｃの平面
的な形成位置は配線２ａの隣接間位置から外れることな
く自己整合的に穿孔することができる。
【００５９】したがって、配線２ａの幅や隣接間隔等を
位置合わせずれを考慮して大きくとる必要が無くなる。
このため、微細化、高集積化が可能となる。また、フォ
トレジストパターン６ｂの穴径の選択自由度を大きくす
ることができる。このため、露光の解像度を緩和するこ
とが可能となる。さらに、接続孔７を自己整合で形成で
きるので位置合わせ精度を緩和できる。これらにより、
高度で高価な露光装置やフォトマスクを必要としないよ
うにすることが可能となる。
【００６０】このように接続孔７を形成した後、フォト
レジストパターン６ｂを除去する。その後、半導体基板
９上に、例えばチタン（Ｔｉ）、アルミニウム（Ａｌ）
および窒化チタン（ＴｉＮ）を下層から順にスパッタリ
ング法等によって堆積した後、その積層膜をフォトリソ
グラフィ技術およびドライエッチング技術によってパタ
ーニングすることにより、図１６に示すように、配線２
ｂを形成する。この配線２ｂは、層間絶縁膜３ｃ, １に
穿孔された接続孔７を通じて下層の配線２ｃと電気的に
接続されている。
【００６１】ただし、配線２ｂの形成方法および構造
は、これに限定されるものではなく種々変更可能であ
り、前記実施の形態１において図９で説明したようにし
ても良い。また、接続孔７の形成用のフォトレジストパ
ターン６ｂ（図１５参照）を除去した後、窒化シリコン
等からなる被覆絶縁膜４をリン酸等によって除去し、そ
の後、図１７に示すように、配線２ｂを形成しても良
い。この場合、窒化シリコン等からなる被覆絶縁膜が存
在しないので、配線２ａ, ２ｂの寄生容量を低減するこ
とができる。このため、配線２ｂに流れる信号の速度を
向上させることができる。また、配線２ａ, ２ｂでのノ
イズを低減することができる。
【００６２】このように、本実施の形態２によれば、以
下の効果を得ることが可能となる。
【００６３】(1).接続孔７を自己整合的に形成できるの
で、配線２ａの隣接間隔等を位置合わせずれを考慮して
大きくとる必要が無くなる。このため、微細化、高集積
化が可能となる。したがって、半導体集積回路装置の機
能を向上させることが可能となる。
【００６４】(2).接続孔７を自己整合的に形成できるの
で、微細な接続孔７を設計通りの位置に精度良く形成す
ることができる。このため、半導体集積回路装置の信頼
性および性能を向上させることが可能となる。
【００６５】(3).接続孔７を自己整合的に形成できるの
で、フォトレジストパターン６ｂの穴径の選択自由度を
大きくすることができる。このため、露光の解像度を緩
和することが可能となる。すなわち、位相シフト法や多
層レジスト法等のような高度で高価な技術、電子線描画
装置等のような高価な露光装置あるいは新たな技術を導
入することなく、微細な接続孔７を良好に穿孔すること
が可能となる。
【００６６】(4).接続孔７を自己整合的に形成できるの
で位置合わせ精度を緩和できる。すなわち、高度な位置
合わせ技術を導入することなく、微細な接続孔７を位置
合わせ精度良く転写することが可能となる。
【００６７】(5).上記(3) 、(4) により、半導体集積回
路装置のコスト低減を推進することが可能となる。
【００６８】（実施の形態３）図１８〜図２３は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。
【００６９】本実施の形態３においては、本発明を、例
えばＤＲＡＭに適用した場合について説明する。なお、
図１８〜図２３はＤＲＡＭのメモリセルの要部断面図を
示している。
【００７０】図１８において、半導体基板９は、例えば
ｐ形のシリコン（Ｓｉ）単結晶からなり、その所定の深
さ位置には深いｎウエル９ｎｗが形成されている。この
深いｎウエル９ｎｗには、例えばｎ形不純物のリンまた
はＡｓが導入されている。半導体基板９において、深い
ｎウエル９ｎｗの上層にはｐウエル９ｐｗが形成されて
いる。このｐウエル９ｐｗには、例えばｐ形不純物のホ
ウ素等が導入されている。さらに、半導体基板９の上部
には、例えば溝掘り埋込み形の素子分離部１０が形成さ
れている。すなわち、素子分離部１０は、半導体基板９
の上部に掘られた分離溝１０ａ内に、例えばＳｉＯ2 等
からなる埋込み絶縁膜１０ｂが埋め込まれて形成されて
いる。この素子分離部１０によってメモリセル選択用Ｍ
ＯＳ・ＦＥＴＱの活性領域が規定されている。
【００７１】メモリセル選択用ＭＯＳ・ＦＥＴＱは、半
導体基板９の上層部の一対の半導体領域１１ａ, １１ｂ
と、半導体基板９上のゲート絶縁膜１１ｉと、ゲート絶
縁膜１１ｉ上のゲート電極１１ｇとを有している。半導
体領域１１ａ, １１ｂは、メモリセル選択ＭＯＳ・ＦＥ
ＴＱのソース・ドレイン領域を形成する構成部であり、
例えばｎ形不純物のＡｓが導入されてなる。ゲート絶縁
膜１１ｉは、例えばＳｉＯ2 等からなる。ただし、ゲー
ト絶縁膜１１ｉを酸窒化（ＳｉＯＮ）膜で形成しても良
い。これにより、ゲート絶縁膜１１ｉのホットキャリア
耐性を向上させることができ、その信頼性を向上させる
ことが可能となっている。ゲート電極１１ｇは、例えば
低抵抗ポリシリコンからなり、ワード線ＷＬの一部でも
ある。ただし、ゲート電極１１ｇを、低抵抗ポリシリコ
ン膜上にシリサイド膜を積み重ねて成る、いわゆるポリ
サイド構造としても良いし、低抵抗ポリシリコン膜上に
窒化チタン（ＴｉＮ）等のようなバリア金属膜を介して
タングステン等のような金属膜を積み重ねて成る、いわ
ゆるポリメタル構造としても良い。このようにゲート電
極１１ｇをポリメタル構造とすることにより、ワード線
ＷＬの配線抵抗を大幅に低減できるので、１本のワード
線ＷＬに電気的に接続可能なメモリセル選択ＭＯＳ・Ｆ
ＥＴＱの数を増やせるので、メモリセル領域のサイズの
縮小が可能となる。
【００７２】メモリマットの端部には、このワード線Ｗ
Ｌと同じ形状でワード線ＷＬに平行に延びるダミー配線
を設けても良い。これは、後述する接続孔の形成技術に
おいては、メモリマット端に当該接続孔を穿孔できなく
なる場合があるからである。
【００７３】このようなゲート電極１１ｇ、すなわち、
ワード線ＷＬの上面および側面は、例えばＳｉＯ2 等か
らなるキャップ絶縁膜１２ａおよびサイドウォール１２
ｂによって被覆されている。さらに、半導体基板９上に
は、層間絶縁膜３ｃが堆積されている。この層間絶縁膜
３ｃは、前記実施の形態１の説明に用いた図１（ｄ）の
状態でバイアススパッタリング法による層間絶縁膜の成
膜処理を終了した場合を示している。すなわち、層間絶
縁膜３ｃの上面は前記実施の形態１で説明したように断
面鋸形状の凹凸が形成されている。
【００７４】まず、本実施の形態３においては、層間絶
縁膜３ｃの上面を、例えばＣＭＰ法等によって研磨し、
層間絶縁膜３ｃの凸部３ｃ1 を図１９に示すように除去
する。ただし、層間絶縁膜３ｃにおいて下層のゲート電
極１１ｇ（ワード線ＷＬ）の隣接間直上にあたる位置に
は、凹部３ｃ2 が残される程度に研磨処理を行う。すな
わち、この研磨処理においては、層間絶縁膜３ｃにおい
てゲート電極１１ｇ（ワード線ＷＬ）の隣接間直上に凹
部３ｃ2 を自己整合的に形成する。また、本実施の形態
３においては、その凹部３ｃ2 の幅を、例えばゲート電
極１１ｇ（ワード線ＷＬ）の隣接間隔よりも小さくす
る。
【００７５】続いて、図２０に示すように、前記実施の
形態１と同様に、層間絶縁膜３ｃ上に、例えば窒化シリ
コンからなる被覆絶縁膜４をＣＶＤ法等によって形成し
た後、その上面に、例えばＳｉＯ2 等からなる層間絶縁
膜（第２層間絶縁膜）１３をＣＶＤ法によって形成す
る。
【００７６】その後、層間絶縁膜１３上に、接続孔形成
用のフォトレジストパターン６ｃをフォトリソグラフィ
技術によって形成した後、そのフォトレジストパターン
６ｃをエッチングマスクとしてエッチング処理を施す。
【００７７】このエッチング処理においては、前記実施
の形態１と同じく窒化シリコン膜がエッチング除去され
難い条件でエッチングする。例えば窒化シリコンのエッ
チング速度がＳｉＯ2 のエッチング速度の１００分の１
程度となるような条件でエッチング処理を施す。この条
件としては、特に限定されるわけではないが、例えば次
のとおりである。すなわち、ソースガスは、例えばＣ4
Ｆ8 、ＡｒおよびＯ2ガスを用い、高周波パワーは、例
えば２０００Ｗ程度、高周波バイアスは、例えば１００
０Ｗ程度、処理温度は、例えば２０℃、圧力は、例えば
５０ｍＴｏｒｒ程度である。
【００７８】これにより、図２１に示すように、メモリ
セル選択用ＭＯＳ・ＦＥＴＱの半導体領域１１ａの上面
の一部が露出するような接続孔７（７ｅ, ７ｆ）を層間
絶縁膜１３, ３ｃに穿孔する。
【００７９】このようにすると、上層の層間絶縁膜１３
はＳｉＯ2 等なので、フォトレジストパターン６ｃから
露出する部分が除去される。これにより、層間絶縁膜１
３に接続孔７ｅが穿孔される。
【００８０】ここで続けてエッチング処理を進めていく
と、被覆絶縁膜４が露出した時点で、被覆絶縁膜４は窒
化シリコン等からなることから、エッチングは基本的に
停滞するようになる。しかし、本発明者の研究結果によ
れば、被覆絶縁膜４の平坦部分ではエッチング選択比が
大きくなりエッチングは停滞するが、凹部３ｃ2 を覆う
被覆絶縁膜４部分ではエッチング方向に対してエッチン
グ面が４５度程度傾斜している等の理由から、スパッタ
リングイールドが低く、エッチング速度が平坦部の１０
倍程度となる。
【００８１】したがって、このエッチング処理において
は、接続孔７ｅから被覆絶縁膜４が露出した時点で一時
エッチングの進行が停滞するが、層間絶縁膜３ｃの凹部
３ｃ2 を覆う被覆絶縁膜４部分では平坦部の１０倍の速
度でエッチングが行われるため平坦部の被覆絶縁膜４部
分よりも先にエッチング除去されてしまう。このため、
層間絶縁膜３ｃの凹部３ｃ2 部分が露出されるので、そ
の露出部分の層間絶縁膜３ｃが除去され、下層の半導体
領域１１ａの上面が露出される。これにより、層間絶縁
膜３ｃに半導体領域１１ａの上面一部が露出するような
接続孔７ｆが自己整合的に穿孔される。
【００８２】この凹部３ｃ2 は、上記したバイアススパ
ッタリング法による形成方法によりゲート電極１１ｇ
（ワード線ＷＬ）の隣接間直上に自己整合的に形成され
る。特に、凹部３ｃ2 の幅をゲート電極１１ｇの隣接間
隔よりも小さくしている。このため、接続孔７ｆの平面
的な形成位置は半導体領域１１ａの配置位置から外れる
ことなく自己整合的に穿孔することができる。
【００８３】したがって、ゲート電極１１ｇ（ワード線
ＷＬ）の隣接間隔等を位置合わせずれを考慮して大きく
とる必要が無くなる。このため、微細化、高集積化が可
能となる。また、フォトレジストパターン６ｃの穴径の
選択自由度を大きくすることができる。このため、露光
の解像度を緩和することが可能となる。さらに、接続孔
７ｆを自己整合で形成できるので位置合わせ精度を緩和
できる。これらにより、高度で高価な露光装置やフォト
マスクを必要としないようにすることが可能となる。
【００８４】このように接続孔７を形成した後、フォト
レジストパターン６ｃを除去する。その後、半導体基板
９上に、例えば低抵抗ポリシリコン膜をＣＶＤ法等によ
って堆積した後、その低抵抗ポリシリコン膜をフォトリ
ソグラフィ技術およびドライエッチング技術によってパ
ターニングすることにより、図２２に示すように、蓄積
電極１４ａを形成する。この蓄積電極１４ａは、層間絶
縁膜３ｃ, １５に穿孔された接続孔７を通じて下層の半
導体領域１１ａと電気的に接続されている。
【００８５】次いで、この蓄積電極１４ａ上に蓄積電極
１４ｂを積み重ねて形成した後、この蓄積電極１４ａ,
１４ｂの表面に、例えばＳｉＯ2 と窒化シリコンとを蓄
積電極１４ａ, １４ｂの表面から順に被覆してなる容量
絶縁膜１５を形成した後、さらに、その表面に、例えば
タングステン等からなるプレート電極１６を形成するこ
とにより、情報蓄積用の容量素子であるキャパシタＣを
形成する。
【００８６】続いて、半導体基板９上に、例えばＳｉＯ
2 等からなる層間絶縁膜１７をＣＶＤ法等によって堆積
することにより、キャパシタＣを被覆する。その後、図
２３に示すように、層間絶縁膜１９, １５, ３ｃおよび
被覆絶縁膜４に、半導体領域１１ｂの上面の一部が露出
するような接続孔７（７ｇ〜７ｉ）を穿孔する。この場
合も、前記したのと同様の方法で接続孔７を穿孔する。
その後、半導体基板９上に、例えばＴｉＮ膜およびタン
グステン膜を下層から順に堆積した後、これをフォトリ
ソグラフィ技術およびドライエッチング技術によってパ
ターニングすることにより、ビット線ＢＬを形成する。
これ以降は、半導体集積回路装置の通常の配線形成工程
等を経て半導体集積回路装置を製造する。
【００８７】このように、本実施の形態３によれば、以
下の効果を得ることが可能となる。
【００８８】(1).キャパシタＣ用の接続孔７およびビッ
ト線ＢＬ用の接続孔７を自己整合的に形成することがで
きるので、半導体領域１１ａ, １１ｂ、ゲート電極１１
ｇ（ワード線ＷＬ）の隣接間隔およびキャパシタＣの隣
接間隔等の寸法を位置合わせずれを考慮して大きくとる
必要が無くなる。このため、微細化、高集積化が可能と
なる。特に、メモリセルの微細化および高集積化が可能
なのでＤＲＡＭのメモリ容量を増大させることが可能と
なる。
【００８９】(2).キャパシタＣ用の接続孔７およびビッ
ト線ＢＬ用の接続孔７を自己整合的に形成することがで
きるので、微細な接続孔７を設計通りの位置に精度良く
形成することができるので、半導体集積回路装置の信頼
性および性能を向上させることが可能となる。
【００９０】(3).キャパシタＣ用の接続孔７およびビッ
ト線ＢＬ用の接続孔７を自己整合的に形成することがで
きるので、フォトレジストパターン６ｃの穴径の選択自
由度を大きくすることができる。このため、露光の解像
度を緩和することが可能となる。すなわち、位相シフト
法や多層レジスト法等のような高度で高価な技術、電子
線描画装置等のような高価な露光装置あるいは新たな技
術を導入することなく、微細な接続孔７, ７を良好に穿
孔することが可能となる。
【００９１】(4).キャパシタＣ用の接続孔７およびビッ
ト線ＢＬ用の接続孔７を自己整合的に形成することがで
きるので、位置合わせ精度を緩和できる。すなわち、高
度な位置合わせ技術を導入することなく、微細な接続孔
７, ７を位置合わせ精度良く転写することが可能とな
る。
【００９２】(5).上記(3) 、(4) により、ＤＲＡＭのコ
スト低減を推進することが可能となる。
【００９３】（実施の形態４）図２４は本発明の他の実
施の形態である半導体集積回路装置の製造工程を示すフ
ロー図、図２５〜図３１は本発明の他の実施の形態であ
る半導体集積回路装置の製造工程中における要部断面図
である。
【００９４】本実施の形態４においても、本発明を、例
えばＤＲＡＭに適用した場合について説明する。なお、
図２５〜図３１はＤＲＡＭのメモリセルの要部断面図を
示している。以下、図２４のフロー図に沿って図２５〜
図３１によってＤＲＡＭの製造工程を説明する。
【００９５】まず、ゲート電極１１ｇ（ワード線ＷＬ）
およびキャップ絶縁膜１２ａをフォトリソグラフィ技術
およびドライエッチング技術によってパターニングす
る。続いて、半導体基板９の上面に、例えばＳｉＯ2 等
からなる絶縁膜をＣＶＤ法等によって堆積した後、その
絶縁膜をエッチバックすることにより、ゲート電極１１
ｇ（ワード線ＷＬ）の側面にサイドウォール１２ｂを形
成する（工程１００）。
【００９６】その後、前記実施の形態３で説明したバイ
アススパッタリング法を用いた層間絶縁膜３ｃ（図１８
等参照）の形成方法に変えて、半導体基板９上に、例え
ばＳｉＯ2 等からなる層間絶縁膜（第１層間絶縁膜）１
８を、例えば高温低圧ＣＶＤ法等によって形成する。こ
れにより、キャップ絶縁膜１２ａ、サイドウォール１２
ｂ、半導体基板９の上面および素子分離部１０の表面を
被覆する。ただし、本実施の形態４においては、層間絶
縁膜１８において、ゲート電極１１ｇ（ワード線ＷＬ）
の隣接間の直上に窪み１８ａが残っている状態で成膜処
理を終了する。すなわち、この成膜処理においては、層
間絶縁膜１８においてゲート電極１１ｇ（ワード線Ｗ
Ｌ）の隣接間直上に窪み１８ａを自己整合的に形成す
る。また、本実施の形態４においては、その窪み１８ａ
の幅を、例えばゲート電極１１ｇ（ワード線ＷＬ）の隣
接間隔よりも小さくなるようにする（工程１０１）。
【００９７】続いて、図２５に示すように、前記実施の
形態３と同様に、層間絶縁膜１８上に、例えば窒化シリ
コンからなる被覆絶縁膜４をＣＶＤ法等によって形成し
た後（工程１０２）、図２６に示すように、その上面
に、接続孔形成用のフォトレジストパターン６ｄを形成
する（工程１０３）。
【００９８】その後、そのフォトレジストパターン６ｄ
をエッチングマスクとして、エッチング処理を施すこと
により、図２６に示すように、メモリセル選択用ＭＯＳ
・ＦＥＴＱの半導体領域１１ａの上面の一部が露出する
ような接続孔７ｊを層間絶縁膜１８に穿孔する（工程１
０４）。
【００９９】本実施の形態４においては、この接続孔７
ｊを形成するためのエッチング処理に際して、前記実施
の形態１と同様に、窒化シリコンが除去され難い条件で
エッチング処理を施す。例えば窒化シリコンのエッチン
グ速度がＳｉＯ2 のエッチング速度の１００分の１程度
となるような条件でエッチング処理を施す。特に限定さ
れないが、前記実施の形態１と同じく、例えばソースガ
スは、例えばＣ4 Ｆ8、ＡｒおよびＯ2 ガスを用い、高
周波パワーは、例えば２０００Ｗ程度、高周波バイアス
は、例えば１０００Ｗ程度、処理温度は、例えば２０
℃、圧力は、例えば５０ｍＴｏｒｒ程度である。
【０１００】このようにすると、通常は、被覆絶縁膜４
は窒化シリコン等からなることから、エッチングは基本
的に停滞するはずであるが、前記実施の形態１で説明し
たのと同様に、本発明者の研究結果によれば、被覆絶縁
膜４の平坦部分ではエッチング選択比が大きくなりエッ
チングは停滞するが、凹状の部分、すなわち、ゲート電
極１１ｇ（ワード線ＷＬ）の隣接間部分ではエッチング
方向に対してエッチング面が傾斜している等の理由か
ら、スパッタリングイールドが低く、エッチング速度が
平坦部の１０倍程度となる。このため、被覆絶縁膜４に
おける凹部が除去され、そこから露出する下層の層間絶
縁膜１８部分が除去される。これにより、ゲート電極１
１ｇの隣接間に位置精度良く、半導体領域１１ｂの上面
の一部が露出するような接続孔７ｊを自己整合的に穿孔
することができる。
【０１０１】この窪み１８ａは、ゲート電極１１ｇの隣
接間の直上に自己整合的に形成され、特に、窪み１８ａ
の幅をゲート電極１１ｇ（ワード線ＷＬ）の隣接間隔よ
りも小さくしているので、接続孔７ｇの平面的な形成位
置はゲート電極１１ｇ（ワード線ＷＬ）の隣接間位置か
ら外れず自己整合的に穿孔することができる。
【０１０２】したがって、ゲート電極１１ｇ（ワード線
ＷＬ）の隣接間隔や半導体領域１１ｂの平面寸法等を位
置合わせずれを考慮して大きくとる必要が無くなる。こ
のため、メモリセルの微細化、高集積化が可能となる。
また、フォトレジストパターン６ｄの穴径の選択自由度
を大きくすることができる。このため、露光の解像度を
緩和することが可能となる。さらに、接続孔７ｊを自己
整合で形成できるので位置合わせ精度を緩和できる。こ
れらにより、高度で高価な露光装置やフォトマスクを必
要としないようにすることが可能となる。
【０１０３】このように接続孔７ｊを形成した後、フォ
トレジストパターン６ｄを除去する。その後、半導体基
板９上に、所定の導体膜を堆積した後、これをフォトリ
ソグラフィ技術およびドライエッチング技術によってパ
ターニングすることにより、ビット線ＢＬを形成する
（工程１０５）。
【０１０４】その後、半導体基板９上に、例えばＢＰＳ
Ｇ（Boro Phospho Silicate Glass）等からなる絶縁膜
をＣＶＤ法によって堆積した後、その上面をＣＭＰ法等
によって研磨することにより、図２７に示すように、層
間絶縁膜（第２層間絶縁膜）１９を形成する（工程１０
７）。
【０１０５】次いで、層間絶縁膜１９上に、接続孔形成
用のフォトレジストパターン６ｅをフォトリソグラフィ
技術によって形成した後、そのフォトレジストパターン
６ｅをエッチングマスクとして、エッチング処理を施す
ことにより、図２９に示すように、メモリセル選択用Ｍ
ＯＳ・ＦＥＴＱの半導体領域１１ｂの上面の一部が露出
するような接続孔７ｋ, ７ｍを層間絶縁膜１９, １８に
穿孔する（工程１０９）。
【０１０６】本実施の形態４においては、この接続孔７
ｋ, ７ｍを形成するためのエッチング処理に際して、前
記接続孔７ｇと同様に、窒化シリコンが除去され難い条
件でエッチング処理を施す。例えば窒化シリコンのエッ
チング速度がＳｉＯ2 のエッチング速度の１００分の１
程度となるような条件でエッチング処理を施す。このエ
ッチング条件は、特に限定されないが、例えば接続孔７
ｊ形成時のエッチング条件と同じである。
【０１０７】このようにすると、上層の層間絶縁膜１９
はＳｉＯ2 等なので、フォトレジストパターン６ｅから
露出する部分が除去される。これにより、層間絶縁膜１
９に接続孔７ｈが穿孔される。ここで続けてエッチング
処理を進めていくと、被覆絶縁膜４の平坦部分ではエッ
チング選択比が大きくなりエッチングは停滞するが、窪
み１８ａ（図２８参照）を覆う被覆絶縁膜４部分ではエ
ッチング方向に対してエッチング面が傾斜している等の
理由から、スパッタリングイールドが低く、エッチング
速度が平坦部の１０倍程度となる。
【０１０８】したがって、フォトレジストパターン６ｅ
をエッチングマスクとして用いたエッチング処理におい
ては、接続孔７ｋから被覆絶縁膜４が露出した時点で一
時エッチングの進行が停滞するが、層間絶縁膜１８の窪
み１８ａを覆う被覆絶縁膜４部分では、平坦部の１０倍
の速度でエッチングが行われるため平坦部の被覆絶縁膜
４部分よりも先にエッチング除去されてしまう。このた
め、層間絶縁膜１８の窪み１８ａ部分が露出されるの
で、その露出部分の層間絶縁膜１８が除去され、下層の
半導体領域１１ａの上面が露出される。これにより、層
間絶縁膜１８に半導体領域１１ａの上面一部が露出する
接続孔７ｍが自己整合的に穿孔される。
【０１０９】この窪み１８ａは、ゲート電極１１ｇの隣
接間の直上に自己整合的に形成され、特に、窪み１８ａ
の幅をゲート電極１１ｇ（ワード線ＷＬ）の隣接間隔よ
りも小さいので、接続孔７ｍの平面的な形成位置はゲー
ト電極１１ｇ（ワード線ＷＬ）の隣接間位置から外れる
ことなく自己整合的に穿孔することができる。
【０１１０】したがって、ゲート電極１１ｇ（ワード線
ＷＬ）の隣接間隔や半導体領域１１ａの平面寸法等を位
置合わせずれを考慮して大きくとる必要が無くなる。こ
のため、メモリセルの微細化、高集積化が可能となる。
また、フォトレジストパターン６ｅの穴径の選択自由度
を大きくすることができる。このため、露光の解像度を
緩和することが可能となる。さらに、接続孔７ｉを自己
整合で形成できるので位置合わせ精度を緩和できる。こ
れらにより、高度で高価な露光装置やフォトマスクを必
要としないようにすることが可能となる。
【０１１１】次いで、フォトレジストパターン６ｅを除
去した後、半導体基板９上に、例えば低抵抗ポリシリコ
ン膜をＣＶＤ法等によって堆積した後、その低抵抗ポリ
シリコン膜をＣＭＰ法等によって研磨することにより、
図３０に示すように、接続孔７ｈ, ７ｉ内にプラグ２０
を形成する。
【０１１２】続いて、図３１に示すように、例えばクラ
ウン形状のキャパシタＣを形成する。キャパシタＣの蓄
積電極１４はプラグ２０を通じてメモリセル選択用ＭＯ
Ｓ・ＦＥＴＱの半導体領域１１ａと電気的に接続されて
いる。これ以降は、半導体集積回路装置の通常の配線形
成工程等を経て半導体集積回路装置を製造する。
【０１１３】このように、本実施の形態４によれば、以
下の効果を得ることが可能となる。
【０１１４】(1).キャパシタＣ用の接続孔７ｋ, ７ｍお
よびビット線ＢＬ用の接続孔７ｊを自己整合的に形成す
ることができるので、半導体領域１１ａ, １１ｂ、ゲー
ト電極１１ｇ（ワード線ＷＬ）の隣接間隔およびビット
線ＢＬの隣接間隔等の寸法を位置合わせずれを考慮して
大きくとる必要が無くなる。このため、微細化、高集積
化が可能となる。特に、メモリセルの微細化および高集
積化が可能なのでＤＲＡＭのメモリ容量を増大させるこ
とが可能となる。
【０１１５】(2).キャパシタＣ用の接続孔７ｋ, ７ｍお
よびビット線ＢＬ用の接続孔７ｊを自己整合的に形成す
ることができるので、微細な接続孔７ｊ, ７ｋ, ７ｍを
設計通りの位置に精度良く形成することができるので、
半導体集積回路装置の信頼性および性能を向上させるこ
とが可能となる。
【０１１６】(3).キャパシタＣ用の接続孔７ｋ, ７ｍお
よびビット線ＢＬ用の接続孔７ｊを自己整合的に形成す
ることができるので、フォトレジストパターン６ｄ, ６
ｅの穴径の選択自由度を大きくすることができる。この
ため、露光の解像度を緩和することが可能となる。すな
わち、位相シフト法や多層レジスト法等のような高度で
高価な技術、電子線描画装置等のような高価な露光装置
あるいは新たな技術を導入することなく、微細な接続孔
７ｊ, ７ｋ, ７ｍを良好に穿孔することが可能となる。
【０１１７】(4).キャパシタＣ用の接続孔７ｋ, ７ｍお
よびビット線ＢＬ用の接続孔７ｊを自己整合的に形成す
ることができるので、位置合わせ精度を緩和できる。す
なわち、高度な位置合わせ技術を導入することなく、微
細な接続孔７ｊ, ７ｋ, ７ｍを位置合わせ精度良く転写
することが可能となる。
【０１１８】(5).上記(3) 、(4) により、ＤＲＡＭのコ
スト低減を推進することが可能となる。
【０１１９】（実施の形態５）図３２は本発明の他の実
施の形態である半導体集積回路装置の製造工程中におけ
るフロー図、図３３〜図３７は本発明の他の実施の形態
である半導体集積回路装置の製造工程中における要部断
面図である。
【０１２０】本実施の形態５においては、本発明を、例
えばＤＲＡＭに適用した場合について説明する。なお、
図３３〜図３７はＤＲＡＭのメモリセルの要部断面図を
示している。
【０１２１】図３３には、前記実施の形態４と同様にサ
イドウォール形成工程２００、層間絶縁膜１８の堆積工
程２０１を経た後の半導体基板９の要部断面図が示され
ている。すなわち、半導体基板９上には、前記実施の形
態４と同様の層間絶縁膜１８が堆積されており、その上
面には前記実施の形態４で説明したように窪み１８ａが
自己整合的に形成されている。
【０１２２】まず、本実施の形態５においては、層間絶
縁膜１８の上面に、例えば低抵抗ポリシリコン等からな
る被覆膜２１をＣＶＤ法等によって堆積する（工程２０
２）。ただし、被覆膜２１の上面には下地の窪み１８ａ
が残るようにする。この段階での窪みの幅は、例えばゲ
ート電極１１ｇ（ワード線ＷＬ）の隣接間隔よりも小さ
くする。
【０１２３】続いて、図３４に示すように、被覆膜２１
上に、例えばＳｉＯ2 等からなる層間絶縁膜（第２層間
絶縁膜）２２をＣＶＤ法等によって堆積した後（工程２
０３）、その上面にキャパシタ用の接続孔を形成するた
めのフォトレジストパターン６ｆをフォトリソグラフィ
技術により形成する（工程２０４）。
【０１２４】その後、そのフォトレジストパターン６ｆ
をエッチングマスクとしてエッチング処理を施す。この
エッチング処理においては、低抵抗ポリシリコン膜がエ
ッチング除去され難い条件でエッチングする。
【０１２５】この場合、上層の層間絶縁膜２２はＳｉＯ
2 等なので、フォトレジストパターン６ｃから露出する
部分が除去される。これにより、層間絶縁膜１３に接続
孔７ｎが穿孔される。
【０１２６】ここで続けてエッチング処理を進めていく
と、被覆膜２１が露出した時点で、被覆膜２１は低抵抗
ポリシリコン等からなることから、エッチングは基本的
に停滞するようになるが、この場合も前記実施の形態１
と同様に、被覆膜２１の平坦部分ではエッチング選択比
が大きくなりエッチングは停滞するが、窪み１８ａを覆
う被覆膜２１部分ではエッチング方向に対してエッチン
グ面が傾斜している等の理由から、スパッタリングイー
ルドが低く、エッチング速度が平坦部より速くなる。
【０１２７】すなわち、このエッチング処理において
は、接続孔７ｎから被覆膜４が露出した時点で一時エッ
チングの進行が停滞するが、層間絶縁膜１８の窪み１８
ａを覆う被覆膜２１部分では平坦部よりも速くエッチン
グ除去される。このため、層間絶縁膜１８の窪み１８ａ
部分が露出されるので、その露出部分の層間絶縁膜１８
が除去され、下層の半導体領域１１ａの上面が露出され
る。これにより、層間絶縁膜１８に半導体領域１１ａの
上面一部が露出するような接続孔７ｐが自己整合的に穿
孔される。
【０１２８】この窪み１８ａは、ゲート電極１１ｇ（ワ
ード線ＷＬ）の隣接間直上に自己整合的に形成される。
特に、窪み１８ａの幅をゲート電極１１ｇの隣接間隔よ
りも小さくしている。このため、接続孔７ｐをその平面
的な形成位置が半導体領域１１ａの配置位置から外れる
ことなく自己整合的に穿孔することができる。
【０１２９】したがって、ゲート電極１１ｇ（ワード線
ＷＬ）の隣接間隔等を位置合わせずれを考慮して大きく
とる必要が無くなる。このため、微細化、高集積化が可
能となる。また、フォトレジストパターン６ｆの穴径の
選択自由度を大きくすることができる。このため、露光
の解像度を緩和することが可能となる。さらに、接続孔
７ｐを自己整合で形成できるので位置合わせ精度を緩和
できる。これらにより、高度で高価な露光装置やフォト
マスクを必要としないようにすることが可能となる。
【０１３０】このように接続孔７を形成した後、フォト
レジストパターン６ｆを除去する。その後、図３５に示
すように、半導体基板９上に、例えば低抵抗ポリシリコ
ン膜からなる導体膜２３をＣＶＤ法等によって堆積した
後（工程２０６）、その導体膜２３をフォトリソグラフ
ィ技術およびドライエッチング技術によってパターニン
グすることにより（工程２０７）、図３６に示すよう
に、蓄積電極１４ａを形成する（工程２０８）。この蓄
積電極１４ａは、層間絶縁膜１８, ２２に穿孔された接
続孔７ｐ, ７ｎを通じて下層の半導体領域１１ａと電気
的に接続されている。
【０１３１】次いで、図３５に示した層間絶縁膜２２を
下層の低抵抗ポリシリコンからなる被覆膜２１をエッチ
ングストッパとしてウエットエッチング法によってエッ
チング除去した後（工程２０９）、被覆膜２１をフォト
リソグラフィ技術およびドライエッチング技術によって
パターニングすることにより、被覆膜２１（図３５参
照）からなる蓄積電極１４ｂを形成する（工程２１
０）。
【０１３２】続いて、この蓄積電極１４ａ, １４ｂの表
面に、例えばＳｉＯ2 と窒化シリコンとを蓄積電極１４
ａ, １４ｂの表面から順に被覆してなる容量絶縁膜１５
を形成した後、さらに、その表面に、例えばタングステ
ン等からなるプレート電極１６を形成することにより、
情報蓄積用の容量素子であるキャパシタＣを形成する。
【０１３３】その後、半導体基板９上に、例えばＳｉＯ
2 等からなる層間絶縁膜をＣＶＤ法等によって堆積する
ことにより、キャパシタＣを被覆する。その後、ビット
線用接続孔を形成した後、半導体基板９上に、例えばＴ
ｉＮ膜およびタングステン膜を下層から順に堆積し、こ
れをフォトリソグラフィ技術およびドライエッチング技
術によってパターニングすることにより、ビット線ＢＬ
を形成する。これ以降は、半導体集積回路装置の通常の
配線形成工程等を経て半導体集積回路装置を製造する。
【０１３４】このように、本実施の形態５によれば、以
下の効果を得ることが可能となる。
【０１３５】(1).キャパシタＣ用の接続孔７およびビッ
ト線ＢＬ用の接続孔７を自己整合的に形成することがで
きるので、半導体領域１１ａ, １１ｂ、ゲート電極１１
ｇ（ワード線ＷＬ）の隣接間隔およびキャパシタＣの隣
接間隔等の寸法を位置合わせずれを考慮して大きくとる
必要が無くなる。このため、微細化、高集積化が可能と
なる。特に、メモリセルの微細化および高集積化が可能
なのでＤＲＡＭのメモリ容量を増大させることが可能と
なる。
【０１３６】(2).キャパシタＣ用の接続孔７およびビッ
ト線ＢＬ用の接続孔７を自己整合的に形成することがで
きるので、微細な接続孔７を設計通りの位置に精度良く
形成することができるので、半導体集積回路装置の信頼
性および性能を向上させることが可能となる。
【０１３７】(3).キャパシタＣ用の接続孔７およびビッ
ト線ＢＬ用の接続孔７を自己整合的に形成することがで
きるので、フォトレジストパターン６ｆの穴径の選択自
由度を大きくすることができる。このため、露光の解像
度を緩和することが可能となる。すなわち、位相シフト
法や多層レジスト法等のような高度で高価な技術、電子
線描画装置等のような高価な露光装置あるいは新たな技
術を導入することなく、微細な接続孔７, ７を良好に穿
孔することが可能となる。
【０１３８】(4).キャパシタＣ用の接続孔７およびビッ
ト線ＢＬ用の接続孔７を自己整合的に形成することがで
きるので、位置合わせ精度を緩和できる。すなわち、高
度な位置合わせ技術を導入することなく、微細な接続孔
７, ７を位置合わせ精度良く転写することが可能とな
る。
【０１３９】(5).上記(3) 、(4) により、ＤＲＡＭのコ
スト低減を推進することが可能となる。
【０１４０】（実施の形態６）図３８および図３９は本
発明の他の実施の形態である半導体集積回路装置の製造
工程中における要部断面図、図４０は本実施の形態の変
形例を示す半導体集積回路装置の製造工程中における要
部断面図である。
【０１４１】本実施の形態６においては、図３８に示す
ように、キャパシタ用の接続孔７ｅ, ７ｆおよびビット
線用の接続孔７ｈ, ７ｉを、個々の接続孔形成領域が露
出するように形成されたフォトレジストパターン６ｇを
エッチングマスクとして同時に穿孔している。穿孔条件
は、特に限定されないが、前記実施の形態３等と同じで
ある。
【０１４２】続いて、図３９に示すように、キャパシタ
用の接続孔７ｅ, ７ｆおよびビット線用の接続孔７ｈ,
７ｉ内に、例えば低抵抗ポリシリコン等からなるプラグ
２４を形成する。これは、半導体基板９上に、例えば低
抵抗ポリシリコン膜をＣＶＤ法等によって堆積した後、
これをＣＭＰ法等により研磨することで形成する。
【０１４３】この場合、この接続孔７ｅ, ７ｈが比較的
大径なので、この上層に形成されるキャパシタやビット
線との接続位置合わせが容易となる。これ以外は、前記
実施の形態３等と同じ効果を得ることが可能となる。
【０１４４】ただし、図４０に示すように、接続孔７
ｅ, ７ｈを穿孔した後、そこから露出する被覆絶縁膜４
部分を除去しても良い。このようにすることで、ワード
線寄生容量やビット線寄生容量を低減できるので、動作
速度の向上やノイズの低減が可能となる。
【０１４５】（実施の形態７）図４１〜図４４は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。
【０１４６】本実施の形態７においては、ビット線用の
接続孔およびキャパシタ用の接続孔を穿孔する場合に、
図４１に示すように、被覆絶縁膜４上にメモリセル選択
用ＭＯＳ・ＦＥＴＱの活性領域が露出するようなフォト
レジストパターン６ｈを形成する。このフォトレジスト
パターン６ｈは、メモリセル選択用ＭＯＳ・ＦＥＴＱの
活性領域のパターン、すなわち、素子分離部１０の分離
溝１０ａを形成する際に用いたフォトマスクを用いて形
成されている。したがって、フォトマスクの枚数を増や
すことなく、ビット線用の接続孔およびキャパシタ用の
接続孔を形成できる。また、比較的大きな開口パターン
をフォトレジストに転写すれば良いので、あまり高い解
像度も必要ない。
【０１４７】続いて、本実施の形態７においては、図４
２に示すように、キャパシタ用の接続孔７ｆおよびビッ
ト線用の接続孔７ｉをフォトレジストパターン６ｈをエ
ッチングマスクとして同時に穿孔する。穿孔条件は、特
に限定されないが、前記実施の形態３等と同じである。
【０１４８】その後、図４３に示すように、キャパシタ
用の接続孔７ｆおよびビット線用の接続孔７ｉ内に、例
えば低抵抗ポリシリコン等からなるプラグ２５を形成す
る。これは、半導体基板９上に、例えば低抵抗ポリシリ
コン膜をＣＶＤ法等によって堆積した後、これをＣＭＰ
法等により研磨することで形成する。
【０１４９】次いで、被覆絶縁膜４をエッチング除去す
る。これにより、ビット線寄生容量やワード線寄生容量
を低減できる。その後、図４４に示すように、半導体基
板９上に、例えばＳｉＯ2 等からなる層間絶縁膜２６を
ＣＶＤ法等によって形成する。
【０１５０】続いて、通常のフォトリソグラフィ技術お
よびドライエッチング技術により、層間絶縁膜２６に、
図４４の中央のプラグ２５が露出するような接続孔７ｑ
を穿孔する。
【０１５１】その後、層間絶縁膜２６上に、所定の導体
膜をスパッタリング法等によって堆積した後、その導体
膜をフォトリソグラフィ技術およびドライエッチング技
術によりパターニングすることにより、ビット線ＢＬを
形成する。
【０１５２】これ以降は、ＤＲＡＭプロセスを適用する
ことでキャパシタを形成し、ＤＲＡＭを製造する。
【０１５３】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０１５４】例えばゲート電極および半導体基板の表面
を覆うように窒化シリコンからなる絶縁膜を堆積した
後、その上にＳｉＯ2 等からなる層間絶縁膜を前記実施
の形態３, ４のように上面において接続孔形成位置に凹
部が形成されるように堆積し、その上に窒化シリコンか
らなる被覆絶縁膜を堆積しても良い。この場合、接続孔
を前記実施の形態３, ４のように形成した際、接続孔か
ら露出する窒化シリコンからなる絶縁膜は平坦なので、
その窒化シリコンからなる絶縁膜が露出した段階で一旦
エッチングが停滞する。続いて、窒化シリコンが除去さ
れるような条件で、その接続孔から露出する窒化シリコ
ンからなる絶縁膜部分を除去することにより、下層の半
導体領域が露出するような接続孔を穿孔する。このよう
にすることで、素子分離部の埋込み絶縁膜がエッチング
除去されてしまうのを防止できる。
【０１５５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍを有する半導体集積回路装置技術に適用した場合につ
いて説明したが、それに限定されるものではなく、例え
ばＳＲＡＭ、フラッシュメモリ（ＥＥＰＲＯＭ；Electr
ically Erasable Programmable ROM）あるいはマイクロ
プロセッサ等の論理回路を有する半導体集積回路装置等
に適用できる。
【０１５６】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１５７】(1).本発明の半導体集積回路装置の製造方
法によれば、第１層間絶縁膜、被覆膜および第２層間絶
縁膜に自己整合的に接続孔を形成することにより、接続
孔の位置合わせ余裕を小さくすることができるので、高
度で高価な露光技術を用いたり、厳しい工程管理をした
りすることなく、各種パターンの寸法や各種パターン間
隔の寸法を縮小することが可能となる。
【０１５８】(2).上記(1) により、半導体チップのサイ
ズを縮小することが可能となる。
【０１５９】(3).上記(1) 、(2) により、１枚の半導体
ウエハから取り出せる良品の半導体チップの個数を増加
させることができるので、半導体集積回路装置のコスト
低減を推進することが可能となる。
【０１６０】(4).上記(1) により、半導体集積回路装置
の素子集積度や配線密度を向上させることが可能とな
る。
【０１６１】(5).上記(1) により、各種寸法精度を向上
させることができ、各種パターンを設計に近い状態で設
けることができるので、半導体集積回路装置の電気的な
特性および信頼性を向上させることが可能となる。
【０１６２】(6).上記(4) 、(5) により、半導体集積回
路装置の性能および信頼性を向上させることが可能とな
る。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装
置の製造工程中における要部断面図である。
【図２】本発明の一実施の形態である半導体集積回路装
置の製造工程中における要部断面図である。
【図３】本発明の一実施の形態である半導体集積回路装
置の製造工程中における要部断面図である。
【図４】本発明の一実施の形態である半導体集積回路装
置の製造工程中における要部断面図である。
【図５】本発明の一実施の形態である半導体集積回路装
置の製造工程中における要部断面図である。
【図６】本発明の一実施の形態である半導体集積回路装
置の製造工程中における要部断面図である。
【図７】本発明の一実施の形態である半導体集積回路装
置の製造工程中における要部断面図である。
【図８】本発明の一実施の形態である半導体集積回路装
置の製造工程中における要部断面図である。
【図９】本発明の他の実施の形態である半導体集積回路
装置の要部断面図である。
【図１０】本発明を見出す発端となった現象を説明する
ための半導体集積回路装置の部分断面図である。
【図１１】本発明を見出す発端となった現象を説明する
ための半導体集積回路装置の部分断面図である。
【図１２】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図１３】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図１４】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図１５】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図１６】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図１７】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図１８】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図１９】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図２０】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図２１】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図２２】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図２３】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図２４】本発明の他の実施の形態である半導体集積回
路装置の製造工程を示すフロー図である。
【図２５】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図２６】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図２７】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図２８】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図２９】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図３０】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図３１】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図３２】本発明の他の実施の形態である半導体集積回
路装置の製造工程中におけるフロー図である。
【図３３】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図３４】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図３５】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図３６】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図３７】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図３８】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図３９】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図４０】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図４１】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図４２】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図４３】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図４４】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【符号の説明】
１ 層間絶縁膜 ２ａ 配線 ２ｂ 配線 ２ｂ1 導体膜 ２ｂ2 配線 ２ｃ 配線 ３ａ, ３ｂ 層間絶縁膜 ３ｃ 層間絶縁膜（第１層間絶縁膜） ３ｄ 層間絶縁膜（第１層間絶縁膜） ４ 被覆絶縁膜 ５ 層間絶縁膜（第２層間絶縁膜） ６ａ フォトレジストパターン ７, ７ａ〜７ｉ 接続孔 ８ 層間絶縁膜 ９ 半導体基板 ９ｎｗ 深いｎウエル ９ｐｗ ｐウエル １０ 素子分離部 １０ａ 分離溝 １０ｂ 埋込み絶縁膜 １１ａ, １１ｂ 半導体領域 １１ｉ ゲート絶縁膜 １１ｇ ゲート電極 １２ａ キャップ絶縁膜 １２ｂ サイドウォール １３ 層間絶縁膜 １４, １４ａ, １４ｂ 蓄積電極 １５ 容量絶縁膜 １６ プレート電極 １７ 層間絶縁膜 １８ 層間絶縁膜（第１層間絶縁膜） １９ 層間絶縁膜（第２層間絶縁膜） ２０ プラグ ２１ 被覆膜 ２２ 層間絶縁膜（第２層間絶縁膜） ２３ 導体膜 ２４, ２５ プラグ Ｃ キャパシタ Ｑ メモリセル選択用ＭＯＳ・ＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/115 Ｈ０１Ｌ 29/78 ３７１ 21/8247 29/788 29/792

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に所定の集積回路素子を設け
    てなる半導体集積回路装置の製造方法であって、（ａ）
    前記半導体基板に所定の集積回路素子を形成する工程
    と、（ｂ）前記半導体基板上に、上面において少なくと
    も接続孔形成領域に凹部または凸部が形成された第１層
    間絶縁膜を形成する工程と、（ｃ）前記第１層間絶縁膜
    上に、その第１層間絶縁膜に対してエッチング選択比を
    大きくとれる材料からなる被覆膜を形成する工程と、
    （ｄ）前記被覆膜上に、前記第１層間絶縁膜に対するエ
    ッチング選択比は小さく、かつ、前記被覆膜に対するエ
    ッチング選択比は大きくとれる材料からなる第２層間絶
    縁膜を形成する工程と、（ｅ）前記第２層間絶縁膜上
    に、前記接続孔形成領域が露出するようなマスクパター
    ンを形成した後、そのマスクパターンをエッチングマス
    クとして、前記第１層間絶縁膜および第２層間絶縁膜と
    前記被覆膜とのエッチング選択比を大きくした状態での
    エッチング処理を施すことにより、前記被覆膜において
    前記凹部または凸部の被覆領域ではエッチング除去され
    易いことを利用して、前記被覆膜および前記第１層間絶
    縁膜に接続孔を自己整合的に穿孔する工程とを有するこ
    とを特徴とする半導体集積回路装置の製造方法。
  2. 【請求項２】 半導体基板に所定の集積回路素子を設け
    てなる半導体集積回路装置の製造方法であって、（ａ）
    前記半導体基板に所定の集積回路素子を形成する工程
    と、（ｂ）前記半導体基板上に、上面において少なくと
    も接続孔形成領域に凹部または凸部が形成された第１層
    間絶縁膜を形成する工程と、（ｃ）前記第１層間絶縁膜
    上に、その第１層間絶縁膜に対してエッチング選択比を
    大きくとれる材料からなる被覆膜を形成する工程と、
    （ｄ）前記被覆膜上に、前記接続孔形成領域が露出する
    ようなマスクパターンを形成した後、そのマスクパター
    ンをエッチングマスクとして、前記第１層間絶縁膜と前
    記被覆膜とのエッチング選択比を大きくした状態でのエ
    ッチング処理を施すことにより、前記被覆膜において前
    記凹部または凸部の被覆領域ではエッチング除去され易
    いことを利用して、前記被覆膜および前記第１層間絶縁
    膜に接続孔を自己整合的に穿孔する工程とを有すること
    を特徴とする半導体集積回路装置の製造方法。
  3. 【請求項３】 メモリセル選択用ＭＩＳトランジスタ
    と、これに直列に接続された情報蓄積用容量素子とで構
    成されるＤＲＡＭを半導体基板に設けてなる半導体集積
    回路装置の製造方法であって、（ａ）前記半導体基板に
    前記メモリセル選択用ＭＩＳトランジスタを含む所定の
    集積回路素子を形成する工程と、（ｂ）前記半導体基板
    上に、上面において少なくとも接続孔形成領域に凹部ま
    たは凸部が形成された第１層間絶縁膜を形成し、前記メ
    モリセル選択用ＭＩＳトランジスタを含む所定の集積回
    路素子を被覆する工程と、（ｃ）前記第１層間絶縁膜上
    に、その第１層間絶縁膜に対してエッチング選択比を大
    きくとれる材料からなる被覆膜を形成する工程と、
    （ｄ）前記被覆膜上に、前記第１層間絶縁膜に対するエ
    ッチング選択比は小さく、かつ、前記被覆膜に対するエ
    ッチング選択比は大きくとれる材料からなる第２層間絶
    縁膜を形成する工程と、（ｅ）前記第２層間絶縁膜上
    に、前記接続孔形成領域が露出するようなマスクパター
    ンを形成した後、そのマスクパターンをエッチングマス
    クとして、前記第１層間絶縁膜および第２層間絶縁膜と
    前記被覆膜とのエッチング選択比を大きくした状態での
    エッチング処理を施すことにより、前記被覆膜において
    前記凹部または凸部の被覆領域ではエッチング除去され
    易いことを利用して、前記第１層間絶縁膜、前記被覆膜
    および前記第２層間絶縁膜において、前記メモリセル選
    択用ＭＩＳトランジスタのソース・ドレイン用の半導体
    領域が露出するような接続孔を自己整合的に穿孔する工
    程とを有することを特徴とする半導体集積回路装置の製
    造方法。
  4. 【請求項４】 メモリセル選択用ＭＩＳトランジスタ
    と、これに直列に接続された情報蓄積用容量素子とで構
    成されるＤＲＡＭを半導体基板に設けてなる半導体集積
    回路装置の製造方法であって、（ａ）前記半導体基板に
    前記メモリセル選択用ＭＩＳトランジスタを含む所定の
    集積回路素子を形成する工程と、（ｂ）前記半導体基板
    上に、上面において少なくとも接続孔形成領域に凹部ま
    たは凸部が形成された第１層間絶縁膜を形成し、前記メ
    モリセル選択用ＭＩＳトランジスタを含む所定の集積回
    路素子を被覆する工程と、（ｃ）前記第１層間絶縁膜上
    に、その第１層間絶縁膜に対してエッチング選択比を大
    きくとれる材料からなる被覆膜を形成する工程と、
    （ｄ）前記被覆膜上に、前記接続孔形成領域が露出する
    ようなマスクパターンを形成した後、そのマスクパター
    ンをエッチングマスクとして、前記第１層間絶縁膜およ
    び第２層間絶縁膜と前記被覆膜とのエッチング選択比を
    大きくした状態でのエッチング処理を施すことにより、
    前記被覆膜において前記凹部または凸部の被覆領域では
    エッチング除去され易いことを利用して、前記被覆膜お
    よび前記第１層間絶縁膜において、前記メモリセル選択
    用ＭＩＳトランジスタのソース・ドレイン用の半導体領
    域が露出するような接続孔を自己整合的に穿孔する工程
    とを有することを特徴とする半導体集積回路装置の製造
    方法。
  5. 【請求項５】 請求項１、２、３または４記載の半導体
    集積回路装置の製造方法において、前記上面に凹部また
    は凸部が形成された第１層間絶縁膜をバイアススパッタ
    リング法を用いた成膜処理によって形成することを特徴
    とする半導体集積回路装置の製造方法。
  6. 【請求項６】 請求項１、２、３、４または５記載の半
    導体集積回路装置の製造方法において、前記被覆膜が窒
    化物系絶縁膜または多結晶シリコンからなることを特徴
    とする半導体集積回路装置の製造方法。
  7. 【請求項７】 半導体基板に所定の集積回路素子を設
    けてなる半導体集積回路装置であって、（ａ）前記半導
    体基板に形成された所定の集積回路素子と、（ｂ）前記
    半導体基板上に前記所定の集積回路素子を被覆するよう
    に形成された絶縁膜であって、上面において少なくとも
    接続孔形成領域に凹部または凸部が形成された第１層間
    絶縁膜と、（ｃ）前記第１層間絶縁膜上に形成された膜
    であって、その第１層間絶縁膜に対してエッチング選択
    比を大きくとれる材料からなる被覆膜と、（ｄ）前記被
    覆膜上に形成された絶縁膜であって、前記第１層間絶縁
    膜に対するエッチング選択比は小さく、かつ、前記被覆
    膜に対するエッチング選択比は大きくとれる材料からな
    る第２層間絶縁膜と、（ｅ）前記第１層間絶縁膜および
    第２層間絶縁膜と前記被覆膜とのエッチング選択比を大
    きくした状態でのエッチング処理により、前記第１層間
    絶縁膜、前記被覆膜および前記第２層間絶縁膜における
    前記接続孔形成領域に前記所定の集積回路素子の半導体
    領域が露出するように自己整合的に穿孔された接続孔と
    を有することを特徴とする半導体集積回路装置。
  8. 【請求項８】 メモリセル選択用ＭＩＳトランジスタ
    と、これに直列に接続された情報蓄積用容量素子とで構
    成されるＤＲＡＭを半導体基板に設けてなる半導体集積
    回路装置であって、（ａ）前記半導体基板に形成された
    前記メモリセル選択用ＭＩＳトランジスタを含む所定の
    集積回路素子と、（ｂ）前記半導体基板上に前記メモリ
    セル選択用ＭＩＳトランジスタを含む所定の集積回路素
    子を被覆するように形成された絶縁膜であって、上面に
    おいて少なくとも接続孔形成領域に凹部または凸部が形
    成された第１層間絶縁膜と、（ｃ）前記第１層間絶縁膜
    上に形成された膜であって、その第１層間絶縁膜に対し
    てエッチング選択比を大きくとれる材料からなる被覆膜
    と、（ｄ）前記被覆膜上に形成された絶縁膜であって、
    前記第１層間絶縁膜に対するエッチング選択比は小さ
    く、かつ、前記被覆膜に対するエッチング選択比は大き
    くとれる材料からなる第２層間絶縁膜と、（ｅ）前記第
    １層間絶縁膜および第２層間絶縁膜と前記被覆膜とのエ
    ッチング選択比を大きくした状態でのエッチング処理に
    より、前記第１層間絶縁膜、前記被覆膜および前記第２
    層間絶縁膜における前記接続孔形成領域に前記メモリセ
    ル選択ＭＩＳトランジスタのソース・ドレイン用の半導
    体領域が露出するように自己整合的に穿孔された接続孔
    とを有することを特徴とする半導体集積回路装置。
JP9244150A 1997-09-09 1997-09-09 半導体集積回路装置の製造方法および半導体集積回路装置 Pending JPH1187655A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9244150A JPH1187655A (ja) 1997-09-09 1997-09-09 半導体集積回路装置の製造方法および半導体集積回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9244150A JPH1187655A (ja) 1997-09-09 1997-09-09 半導体集積回路装置の製造方法および半導体集積回路装置

Publications (1)

Publication Number Publication Date
JPH1187655A true JPH1187655A (ja) 1999-03-30

Family

ID=17114513

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9244150A Pending JPH1187655A (ja) 1997-09-09 1997-09-09 半導体集積回路装置の製造方法および半導体集積回路装置

Country Status (1)

Country Link
JP (1) JPH1187655A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006003933A1 (ja) * 2004-06-30 2006-01-12 Matsushita Electric Industrial Co., Ltd. 電子部品およびその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006003933A1 (ja) * 2004-06-30 2006-01-12 Matsushita Electric Industrial Co., Ltd. 電子部品およびその製造方法
EP1768255A1 (en) * 2004-06-30 2007-03-28 Matsushita Electric Industrial Co., Ltd. Electronic part and manufacturing method thereof
JP2009201168A (ja) * 2004-06-30 2009-09-03 Panasonic Corp 電子部品およびその製造方法
US7589606B2 (en) 2004-06-30 2009-09-15 Panasonic Corporation Electronic part utilizing a protective film on a comb-shaped electrode
JP4717131B2 (ja) * 2004-06-30 2011-07-06 パナソニック株式会社 電子部品およびその製造方法
EP1768255A4 (en) * 2004-06-30 2012-09-12 Panasonic Corp ELECTRONIC PART AND METHOD OF MANUFACTURING THE SAME

Similar Documents

Publication Publication Date Title
KR100299085B1 (ko) 반도체장치 및 그 제조방법
US20060138526A1 (en) Semiconductor device and method of manufacturing the same
JPH08236729A (ja) 半導体素子の製造方法
JPH06260442A (ja) 半導体装置およびその製造方法
JP2000036573A (ja) ダイナミックランダムアクセスメモリのビット線およびキャパシタコンタクトホールの製造プロセス
JP2005150769A (ja) 半導体装置及びその製造方法
US6680511B2 (en) Integrated circuit devices providing improved short prevention
JPH10223854A (ja) 半導体集積回路装置の製造方法
US6977227B2 (en) Method of etching bottle trench and fabricating capacitor with same
JP2865155B2 (ja) 半導体装置およびその製造方法
JP4363679B2 (ja) 半導体装置の製造方法
US20080251824A1 (en) Semiconductor memory device and manufacturing method thereof
JP2850833B2 (ja) 半導体装置の製造方法
US20010050436A1 (en) Semiconductor device having capacitor and method thereof
JP2002231906A (ja) 半導体装置及びその製造方法
US6320240B1 (en) Semiconductor device and method of manufacturing the same
JPH1187655A (ja) 半導体集積回路装置の製造方法および半導体集積回路装置
JP3599466B2 (ja) 半導体集積回路装置の製造方法
JPH10150162A (ja) 半導体装置およびその製造方法
JP3172229B2 (ja) 半導体装置の製造方法
JP2002151604A (ja) 半導体装置及び半導体記憶装置の製造方法
JP2000216353A (ja) 半導体集積回路装置の製造方法
JP3204215B2 (ja) 半導体装置およびその製造方法
KR0141949B1 (ko) 반도체소자의 제조방법
JP2004228308A (ja) 半導体装置及びその製造方法