JPH1187416A - 半導体装置 - Google Patents
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- JPH1187416A JPH1187416A JP23714797A JP23714797A JPH1187416A JP H1187416 A JPH1187416 A JP H1187416A JP 23714797 A JP23714797 A JP 23714797A JP 23714797 A JP23714797 A JP 23714797A JP H1187416 A JPH1187416 A JP H1187416A
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- bumps
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
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- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 チップと基板とをフリップチップ方式により
ボンディングする半導体装置において、バンプの形成を
容易とし、かつデバイスの高周波特性や伝送線路の特性
インピーダンスが設計値通りとなるようにする。 【解決手段】 基板11上に開口部15を有する絶縁層
としてのセラミックス層14(又は同じ厚さの樹脂層)
を形成し、チップ16を開口部15の周縁部で支持する
とともに、この周縁部を熱硬化樹脂17で覆い、チップ
16をセラミックス層14に固定するようにした。
ボンディングする半導体装置において、バンプの形成を
容易とし、かつデバイスの高周波特性や伝送線路の特性
インピーダンスが設計値通りとなるようにする。 【解決手段】 基板11上に開口部15を有する絶縁層
としてのセラミックス層14(又は同じ厚さの樹脂層)
を形成し、チップ16を開口部15の周縁部で支持する
とともに、この周縁部を熱硬化樹脂17で覆い、チップ
16をセラミックス層14に固定するようにした。
Description
【0001】
【発明の属する技術分野】この発明は、半導体装置に関
し、とくに半導体チップと基板とをフリップチップ方式
によりボンディングする半導体装置の実装構造に関す
る。
し、とくに半導体チップと基板とをフリップチップ方式
によりボンディングする半導体装置の実装構造に関す
る。
【0002】
【従来の技術】半導体チップ(以下、チップ)と基板と
の実装において、通常用いられているワイヤーボンディ
ング方式では、マイクロ波帯やミリ波帯といった周波数
の高い領域でワイヤが寄生インダクタンスとなり、入出
力のインピーダンスが設計値からずれるなどの不具合が
生じる。このような設計値とのずれを少なくするため、
図16に示すように、チップ1の表面に半田などでバン
プ2を形成し、このバンプ2を介して基板3上に形成さ
れた配線4との接続を行うフリップチップ方式が提案さ
れている。この場合、チップ1と基板3との機械的な接
続をバンプ2だけにすると強度的に弱くなるので、チッ
プ1と基板3との間を熱硬化樹脂5で埋めることによ
り、強度を確保している。
の実装において、通常用いられているワイヤーボンディ
ング方式では、マイクロ波帯やミリ波帯といった周波数
の高い領域でワイヤが寄生インダクタンスとなり、入出
力のインピーダンスが設計値からずれるなどの不具合が
生じる。このような設計値とのずれを少なくするため、
図16に示すように、チップ1の表面に半田などでバン
プ2を形成し、このバンプ2を介して基板3上に形成さ
れた配線4との接続を行うフリップチップ方式が提案さ
れている。この場合、チップ1と基板3との機械的な接
続をバンプ2だけにすると強度的に弱くなるので、チッ
プ1と基板3との間を熱硬化樹脂5で埋めることによ
り、強度を確保している。
【0003】
【発明が解決しようとする課題】ところで、熱硬化樹脂
5をチップ1と基板3との間に挿入するためには、バン
プ2の高さを50μm程度にする必要があるが、チップ
表面に高いバンプを精度良く形成するのは困難であり、
歩留まりを低下させる原因となっていた。また、ミリ波
帯のような高周波領域においては、チップ面に樹脂があ
ると、FETなどでは高周波特性が低下したり、MMI
Cを構成する伝送線路の特性インピーダンスが設計値か
らずれるなどの問題がある。さらには、樹脂に含まれる
不純物がデバイス特性の劣化を引き起こすおそれがあ
る。
5をチップ1と基板3との間に挿入するためには、バン
プ2の高さを50μm程度にする必要があるが、チップ
表面に高いバンプを精度良く形成するのは困難であり、
歩留まりを低下させる原因となっていた。また、ミリ波
帯のような高周波領域においては、チップ面に樹脂があ
ると、FETなどでは高周波特性が低下したり、MMI
Cを構成する伝送線路の特性インピーダンスが設計値か
らずれるなどの問題がある。さらには、樹脂に含まれる
不純物がデバイス特性の劣化を引き起こすおそれがあ
る。
【0004】この発明は、バンプの形成が容易であり、
かつデバイスの特性を設計値通りとすることができる半
導体装置を提供することを目的とする。
かつデバイスの特性を設計値通りとすることができる半
導体装置を提供することを目的とする。
【0005】
【課題を解決するための手段】上記課題を解決するた
め、請求項1の発明は、基板上に形成された配線部とチ
ップの電極部とを電気的に接続するバンプを有する半導
体装置において、前記基板上に開口部を有する絶縁層を
設け、前記チップを前記開口部の周縁部で支持したこと
を特徴とする。
め、請求項1の発明は、基板上に形成された配線部とチ
ップの電極部とを電気的に接続するバンプを有する半導
体装置において、前記基板上に開口部を有する絶縁層を
設け、前記チップを前記開口部の周縁部で支持したこと
を特徴とする。
【0006】また、請求項2の発明は 基板上に形成さ
れた配線部とチップの電極部とを電気的に接続するバン
プを有する半導体装置において、前記基板に開口部を設
け、前記チップを前記開口部の周縁部で支持するととも
に、前記チップの周辺部に電極部を形成し、該電極部と
前記基板上の配線部とをバンプにより電気的に接続した
ことを特徴とする。
れた配線部とチップの電極部とを電気的に接続するバン
プを有する半導体装置において、前記基板に開口部を設
け、前記チップを前記開口部の周縁部で支持するととも
に、前記チップの周辺部に電極部を形成し、該電極部と
前記基板上の配線部とをバンプにより電気的に接続した
ことを特徴とする。
【0007】
【発明の実施の形態】以下、この発明に係わる半導体装
置の一実施形態を図面を参照しながら説明する。
置の一実施形態を図面を参照しながら説明する。
【0008】[実施形態1]実施形態1に係わる半導体
装置の構成を図1〜図5を用いて説明する。まず、図2
に示すように、配線12が形成された基板11上に高さ
30μmのバンプ13を形成する。このバンプ13は、
例えばメッキ法により形成することができる。次に、図
3に示すように、基板11上に薄いセラミックスを25
μmに積層し、絶縁層としてのセラミックス層14を形
成する。このセラミックス層14には、バンプ13の周
囲を囲むように開口部15が形成されている。この開口
部15は平面的に見たときに矩形に形成されており、そ
の一辺の長さは設置されるチップの一辺の長さよりも小
さく作られている。この実施形態1では、開口部15の
一辺の長さをチップの一辺よりも200μm短いものと
した。また、セラミックス層14の高さは、バンプ13
の高さよりも5μm低くした。セラミックス層14が形
成されたときの様子を図4に示す。
装置の構成を図1〜図5を用いて説明する。まず、図2
に示すように、配線12が形成された基板11上に高さ
30μmのバンプ13を形成する。このバンプ13は、
例えばメッキ法により形成することができる。次に、図
3に示すように、基板11上に薄いセラミックスを25
μmに積層し、絶縁層としてのセラミックス層14を形
成する。このセラミックス層14には、バンプ13の周
囲を囲むように開口部15が形成されている。この開口
部15は平面的に見たときに矩形に形成されており、そ
の一辺の長さは設置されるチップの一辺の長さよりも小
さく作られている。この実施形態1では、開口部15の
一辺の長さをチップの一辺よりも200μm短いものと
した。また、セラミックス層14の高さは、バンプ13
の高さよりも5μm低くした。セラミックス層14が形
成されたときの様子を図4に示す。
【0009】次に、図1に示すように、チップ16表面
に形成された図示しない電極部とバンプ13との位置合
わせを行い、チップ16を開口部15上に設置する。こ
こで、開口部15の一辺の長さはチップ16の一辺の長
さよりも小さいので、チップ16は開口部15の周縁部
で支持される。
に形成された図示しない電極部とバンプ13との位置合
わせを行い、チップ16を開口部15上に設置する。こ
こで、開口部15の一辺の長さはチップ16の一辺の長
さよりも小さいので、チップ16は開口部15の周縁部
で支持される。
【0010】この後、はんだの共晶点以上の220℃で
熱処理し、バンプ13をチップ16に接続する。さら
に、チップ16の周囲にエポキシ系の熱硬化樹脂17を
塗布し、160℃で熱硬化させてチップ16をセラミッ
クス層14に固定する。熱硬化樹脂17によりチップ1
6の周囲が固定された様子を図5に示す。
熱処理し、バンプ13をチップ16に接続する。さら
に、チップ16の周囲にエポキシ系の熱硬化樹脂17を
塗布し、160℃で熱硬化させてチップ16をセラミッ
クス層14に固定する。熱硬化樹脂17によりチップ1
6の周囲が固定された様子を図5に示す。
【0011】なお、この実施形態1では、絶縁層として
セラミックス層14を用いた例について示したが、セラ
ミックス層14の代わりに基板11上に樹脂を25μm
の高さにコーティングし、その後に開口部を形成するよ
うにしてもよい。この場合は、開口部を形成した後にバ
ンプを形成することになる。
セラミックス層14を用いた例について示したが、セラ
ミックス層14の代わりに基板11上に樹脂を25μm
の高さにコーティングし、その後に開口部を形成するよ
うにしてもよい。この場合は、開口部を形成した後にバ
ンプを形成することになる。
【0012】上記実施形態1の半導体装置によれば、チ
ップ16と基板11との間に樹脂が介在しないため、デ
バイスの高周波特性を保持し、かつ伝送線路の特性イン
ピーダンスを設計値通りとすることができる。また、不
純物によるデバイス特性の劣化を防止することができ
る。さらに、チップ上にバンプを形成するよりも、基板
上にバンプを形成する方が容易にできるため、歩留まり
を向上させることができる。とくに、ガリウムヒ素を用
いたチップにおいては、基板上にバンプを形成すること
により歩留まりの向上が期待できる。また、チップ16
と基板11との間に樹脂を埋め込む必要がなく、バンプ
13の高さを30μm程度とすることができる。したが
って、バンプを精度良く、かつ容易に形成することがで
きるようになり、歩留まりを向上させることができる。
ップ16と基板11との間に樹脂が介在しないため、デ
バイスの高周波特性を保持し、かつ伝送線路の特性イン
ピーダンスを設計値通りとすることができる。また、不
純物によるデバイス特性の劣化を防止することができ
る。さらに、チップ上にバンプを形成するよりも、基板
上にバンプを形成する方が容易にできるため、歩留まり
を向上させることができる。とくに、ガリウムヒ素を用
いたチップにおいては、基板上にバンプを形成すること
により歩留まりの向上が期待できる。また、チップ16
と基板11との間に樹脂を埋め込む必要がなく、バンプ
13の高さを30μm程度とすることができる。したが
って、バンプを精度良く、かつ容易に形成することがで
きるようになり、歩留まりを向上させることができる。
【0013】[実施形態2]実施形態2に係わる半導体
装置の構成を図6〜図8を用いて説明する。なお、バン
プの高さや開口部の大きさ、熱処理の温度などは実施形
態1と同じ条件とする。
装置の構成を図6〜図8を用いて説明する。なお、バン
プの高さや開口部の大きさ、熱処理の温度などは実施形
態1と同じ条件とする。
【0014】まず、図6に示すように、チップ26表面
の図示しない電極部上にバンプ23を形成する。次に、
図7に示すように、配線22が形成された基板21上に
絶縁層としての樹脂層24を形成し、さらにチップの一
辺よりも短い辺をもつ開口部25を形成する。次に、図
8に示すように、チップ26のバンプ23と基板21上
の配線22との位置合わせを行い、チップ26を開口部
25上に設置する。そして、はんだの共晶点以上の温度
で熱処理し、バンプ23を配線22に接続する。この
後、チップ26の周囲にエポキシ系の熱硬化樹脂27を
塗布し、熱硬化させてチップ26を樹脂層24に固定す
る。
の図示しない電極部上にバンプ23を形成する。次に、
図7に示すように、配線22が形成された基板21上に
絶縁層としての樹脂層24を形成し、さらにチップの一
辺よりも短い辺をもつ開口部25を形成する。次に、図
8に示すように、チップ26のバンプ23と基板21上
の配線22との位置合わせを行い、チップ26を開口部
25上に設置する。そして、はんだの共晶点以上の温度
で熱処理し、バンプ23を配線22に接続する。この
後、チップ26の周囲にエポキシ系の熱硬化樹脂27を
塗布し、熱硬化させてチップ26を樹脂層24に固定す
る。
【0015】上記実施形態2の半導体装置によれば、チ
ップ26と基板21との間に樹脂が介在しないため、デ
バイスの高周波特性を保持し、かつ伝送線路の特性イン
ピーダンスを設計値通りとすることができる。また、不
純物によるデバイス特性の劣化を防止することができ
る。また、チップ26と基板21との間に樹脂を埋め込
む必要がなく、バンプ23の高さを30μm程度とする
ことができる。したがって、バンプを精度良く、かつ容
易に形成することができるようになり、歩留まりを向上
させることができる。
ップ26と基板21との間に樹脂が介在しないため、デ
バイスの高周波特性を保持し、かつ伝送線路の特性イン
ピーダンスを設計値通りとすることができる。また、不
純物によるデバイス特性の劣化を防止することができ
る。また、チップ26と基板21との間に樹脂を埋め込
む必要がなく、バンプ23の高さを30μm程度とする
ことができる。したがって、バンプを精度良く、かつ容
易に形成することができるようになり、歩留まりを向上
させることができる。
【0016】[実施形態3]上述した実施形態2では、
絶縁層として樹脂層24を形成した例について示した
が、図9に示すように、樹脂層24の代わりに薄いセラ
ミックスを積層し、セラミックス層28を形成してもよ
い。この実施形態3の半導体装置においても、実施形態
2と同様の作用効果を得ることができる。
絶縁層として樹脂層24を形成した例について示した
が、図9に示すように、樹脂層24の代わりに薄いセラ
ミックスを積層し、セラミックス層28を形成してもよ
い。この実施形態3の半導体装置においても、実施形態
2と同様の作用効果を得ることができる。
【0017】[実施形態4]実施形態4に係わる半導体
装置の構成を図10及び図11を用いて説明する。な
お、バンプの高さや開口部の大きさ、熱処理の温度など
は実施形態1に準じるものとする。
装置の構成を図10及び図11を用いて説明する。な
お、バンプの高さや開口部の大きさ、熱処理の温度など
は実施形態1に準じるものとする。
【0018】この実施形態4に係わる半導体装置の構成
は上述した実施形態2とほぼ同じであり、同等部分を同
一符号で示している。上述した実施形態2では、熱硬化
樹脂27によりチップ26を樹脂層24に固定している
が、この実施形態4では、図10に示すように、チップ
26の周縁部にはんだ29を形成し、これによりチップ
26を樹脂層24に固定している。この場合、はんだ2
9はチップ26を樹脂層24に固定するためのものであ
り、チップ26と配線22との電気的な接続はバンプ2
3により行われている。
は上述した実施形態2とほぼ同じであり、同等部分を同
一符号で示している。上述した実施形態2では、熱硬化
樹脂27によりチップ26を樹脂層24に固定している
が、この実施形態4では、図10に示すように、チップ
26の周縁部にはんだ29を形成し、これによりチップ
26を樹脂層24に固定している。この場合、はんだ2
9はチップ26を樹脂層24に固定するためのものであ
り、チップ26と配線22との電気的な接続はバンプ2
3により行われている。
【0019】なお、この実施形態4の半導体装置におい
ては、図11に示すように、基板21に形成された開口
部25の一部分だけを塞ぐような構成とすることもでき
る。また、チップ26の固定には、はんだ29の代わり
に樹脂を用いてもよいし、樹脂層24の代わりに薄いセ
ラミックスを積層し、実施形態3のようにセラミックス
層28を形成するようにしてもよい。
ては、図11に示すように、基板21に形成された開口
部25の一部分だけを塞ぐような構成とすることもでき
る。また、チップ26の固定には、はんだ29の代わり
に樹脂を用いてもよいし、樹脂層24の代わりに薄いセ
ラミックスを積層し、実施形態3のようにセラミックス
層28を形成するようにしてもよい。
【0020】上記実施形態4の半導体装置によれば、チ
ップ26と基板21との間に樹脂が介在しないため、デ
バイスの高周波特性を保持し、かつ伝送線路の特性イン
ピーダンスを設計値通りとすることができる。また、不
純物によるデバイス特性の劣化を防止することができ
る。また、チップ26と基板21との間に樹脂を埋め込
む必要がなく、バンプ23の高さを30μm程度とする
ことができる。したがって、バンプを精度良く、かつ容
易に形成することができるようになり、歩留まりを向上
させることができる。
ップ26と基板21との間に樹脂が介在しないため、デ
バイスの高周波特性を保持し、かつ伝送線路の特性イン
ピーダンスを設計値通りとすることができる。また、不
純物によるデバイス特性の劣化を防止することができ
る。また、チップ26と基板21との間に樹脂を埋め込
む必要がなく、バンプ23の高さを30μm程度とする
ことができる。したがって、バンプを精度良く、かつ容
易に形成することができるようになり、歩留まりを向上
させることができる。
【0021】[実施形態5]実施形態5に係わる半導体
装置の構成を図12〜図15を用いて説明する。まず、
図12に示すように、基板31上に配線32を形成し、
さらに基板31上のチップを実装する位置に、高さ30
μmの開口部35を形成する。この開口部35は平面的
に見たときに矩形に形成されており、その一辺の長さは
チップの一辺よりも小さく作られている。配線32と開
口部35が形成された基板31の様子を図13に示す。
図13において、配線32の先端部分には、バンプと接
続する電極パッド32aが形成されている。一方、図示
しないチップの電極部上に高さ5μmのバンプを形成
し、基板31上の電極パッド32aとの位置合わせを行
い、チップを開口部35上に設置する。そして、図14
に示すように、はんだの共晶点以上の温度で熱処理し
て、バンプ33と電極パッド32aとを電気的に接続す
る。この後、チップ36の周囲に熱硬化樹脂37を塗布
し、所定温度で熱硬化させてチップ36を基板31上に
固定する。熱硬化樹脂37によりチップ36の周囲が固
定された様子を図15に示す。この場合、バンプ33の
高さが低いので、チップ36の周囲に形成された熱硬化
樹脂37がチップ36の中央部分に入り込むことはな
い。
装置の構成を図12〜図15を用いて説明する。まず、
図12に示すように、基板31上に配線32を形成し、
さらに基板31上のチップを実装する位置に、高さ30
μmの開口部35を形成する。この開口部35は平面的
に見たときに矩形に形成されており、その一辺の長さは
チップの一辺よりも小さく作られている。配線32と開
口部35が形成された基板31の様子を図13に示す。
図13において、配線32の先端部分には、バンプと接
続する電極パッド32aが形成されている。一方、図示
しないチップの電極部上に高さ5μmのバンプを形成
し、基板31上の電極パッド32aとの位置合わせを行
い、チップを開口部35上に設置する。そして、図14
に示すように、はんだの共晶点以上の温度で熱処理し
て、バンプ33と電極パッド32aとを電気的に接続す
る。この後、チップ36の周囲に熱硬化樹脂37を塗布
し、所定温度で熱硬化させてチップ36を基板31上に
固定する。熱硬化樹脂37によりチップ36の周囲が固
定された様子を図15に示す。この場合、バンプ33の
高さが低いので、チップ36の周囲に形成された熱硬化
樹脂37がチップ36の中央部分に入り込むことはな
い。
【0022】上記実施形態5の半導体装置においても、
チップ36の中央部分と基板31との間に樹脂が介在し
ないため、デバイスの高周波特性を保持し、かつ伝送線
路の特性インピーダンスを設計値通りとすることができ
る。また、不純物によるデバイス特性の劣化を防止する
ことができる。さらに、チップ上に形成するバンプの高
さを低くすることができるので、歩留まりを向上させる
ことができる。
チップ36の中央部分と基板31との間に樹脂が介在し
ないため、デバイスの高周波特性を保持し、かつ伝送線
路の特性インピーダンスを設計値通りとすることができ
る。また、不純物によるデバイス特性の劣化を防止する
ことができる。さらに、チップ上に形成するバンプの高
さを低くすることができるので、歩留まりを向上させる
ことができる。
【0023】
【発明の効果】以上説明したように、この発明に係わる
半導体装置においては、チップと基板との間に樹脂を介
在させない構成としたため、デバイスの高周波特性を保
持し、かつ伝送線路の特性インピーダンスを設計値通り
とすることができるうえ、不純物によるデバイス特性の
劣化を防止することができる。
半導体装置においては、チップと基板との間に樹脂を介
在させない構成としたため、デバイスの高周波特性を保
持し、かつ伝送線路の特性インピーダンスを設計値通り
とすることができるうえ、不純物によるデバイス特性の
劣化を防止することができる。
【0024】また、チップと基板との間に樹脂を埋め込
む必要がなく、バンプの高さを低く抑えることができる
ので、バンプを精度良く、かつ容易に形成することがで
きるようになり、歩留まりを向上させることができる。
む必要がなく、バンプの高さを低く抑えることができる
ので、バンプを精度良く、かつ容易に形成することがで
きるようになり、歩留まりを向上させることができる。
【図1】実施形態1に係わる半導体装置の概略断面図。
【図2】実施形態1に係わる半導体装置の作成過程にお
ける概略断面図。
ける概略断面図。
【図3】実施形態1に係わる半導体装置の作成過程にお
ける概略断面図。
ける概略断面図。
【図4】実施形態1に係わる半導体装置の作成過程にお
ける概略斜視図。
ける概略斜視図。
【図5】実施形態1に係わる半導体装置の概略斜視図。
【図6】実施形態2に係わる半導体装置の作成過程にお
ける概略斜視図。
ける概略斜視図。
【図7】実施形態2に係わる半導体装置の作成過程にお
ける概略断面図。
ける概略断面図。
【図8】実施形態2に係わる半導体装置の作成過程にお
ける概略断面図。
ける概略断面図。
【図9】実施形態3に係わる半導体装置の概略断面図。
【図10】実施形態4に係わる半導体装置の概略断面
図。
図。
【図11】実施形態4に係わる半導体装置の概略斜視
図。
図。
【図12】実施形態5に係わる半導体装置の作成過程に
おける概略断面図。
おける概略断面図。
【図13】実施形態5に係わる半導体装置の作成過程に
おける概略斜視図。
おける概略斜視図。
【図14】実施形態5に係わる半導体装置の作成過程に
おける概略断面図。
おける概略断面図。
【図15】実施形態5に係わる半導体装置の概略断面
図。
図。
【図16】フリップチップ方式で作成された従来装置の
概略断面図。
概略断面図。
11 基板 12 配線 13 バンプ 14 セラミックス層 15 開口部 16 チップ 17 熱硬化樹脂
Claims (2)
- 【請求項1】 基板上に形成された配線部と半導体チッ
プの電極部とを電気的に接続するバンプを有する半導体
装置において、 前記基板上に開口部を有する絶縁層を設け、前記半導体
チップを前記開口部の周縁部で支持したことを特徴とす
る半導体装置。 - 【請求項2】 基板上に形成された配線部と半導体チッ
プの電極部とを電気的に接続するバンプを有する半導体
装置において、 前記基板に開口部を設け、前記半導体チップを前記開口
部の周縁部で支持するとともに、前記半導体チップの周
辺部に電極部を形成し、該電極部と前記基板上の配線部
とをバンプにより電気的に接続したことを特徴とする半
導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23714797A JPH1187416A (ja) | 1997-09-02 | 1997-09-02 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23714797A JPH1187416A (ja) | 1997-09-02 | 1997-09-02 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1187416A true JPH1187416A (ja) | 1999-03-30 |
Family
ID=17011110
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23714797A Pending JPH1187416A (ja) | 1997-09-02 | 1997-09-02 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1187416A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007235482A (ja) * | 2006-02-28 | 2007-09-13 | Kyocera Kinseki Corp | 圧電発振器 |
-
1997
- 1997-09-02 JP JP23714797A patent/JPH1187416A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007235482A (ja) * | 2006-02-28 | 2007-09-13 | Kyocera Kinseki Corp | 圧電発振器 |
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