JPH1187219A - Semiconductor device and manufacture thereof - Google Patents

Semiconductor device and manufacture thereof

Info

Publication number
JPH1187219A
JPH1187219A JP9242711A JP24271197A JPH1187219A JP H1187219 A JPH1187219 A JP H1187219A JP 9242711 A JP9242711 A JP 9242711A JP 24271197 A JP24271197 A JP 24271197A JP H1187219 A JPH1187219 A JP H1187219A
Authority
JP
Japan
Prior art keywords
alignment mark
thickness
semiconductor device
strip
band
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9242711A
Other languages
Japanese (ja)
Inventor
Mitsuya Kinoshita
充矢 木下
Kazuyoshi Maekawa
和義 前川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP9242711A priority Critical patent/JPH1187219A/en
Publication of JPH1187219A publication Critical patent/JPH1187219A/en
Pending legal-status Critical Current

Links

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device having an alignment mark, which reduces random reflection and can be detected easily and precisely by suppressing the growth of grains during heat treatment, and a method of manufacture thereof. SOLUTION: An alignment mark 12 has a set of two horizontal strips 12a lying in parallel to each other with a predetermined spacing d, and a set of two vertical strips 12b lying in parallel to each other with the same spacing d. The strips are made of an aluminum alloy film formed on a silicon oxide film 11 on a substrate 10, wherein the width W of each of the stripes 12a and 12b is made smaller than 5 μm, or the thickness t of the each is made smaller than 0.3 μm. By making the width W or the thickness t of the each strip smaller than the specified value, the growth of the grains in the strips during heat treatment is suppressed, and their random reflection coefficient is reduced. As a result of the prevention of the random reflection the detection of the alignment mark facilitated and enhances the alignenment accuracy, resulting in the prevention of the occurrence of failure of the products.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】この発明は半導体装置、特に
アライメントマークを有するもの及びその製造方法に関
するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device having an alignment mark and a method of manufacturing the same.

【0002】[0002]

【従来の技術】半導体装置の製造工程においては、リソ
グラフィ処理やレーザトリミング等に際して、ウェハの
位置合わせを必要とする。この位置合わせに用いられる
アライメントマークに関する発明として、例えば特開平
7−221166号公報に記載されたものがある。これ
は、ビデオモニタで位置合わせを行う際に照準を定め易
くするために、例えばX,Y方向に直交するような十字
形状に高反射率のアルミニウムの帯を形成するととも
に、このアルミニウムの帯の幅方向中央にX,Y方向に
沿って十字状の低反射率パターンを形成したものであ
る。
2. Description of the Related Art In a process of manufacturing a semiconductor device, it is necessary to align a wafer during lithography processing, laser trimming, and the like. As an invention related to an alignment mark used for this alignment, for example, there is one described in Japanese Patent Application Laid-Open No. 7-221166. This is because a high reflectance aluminum band is formed in a cross shape that is orthogonal to the X and Y directions, for example, in order to make it easier to aim at the time of performing alignment on a video monitor. A cross-shaped low reflectance pattern is formed at the center in the width direction along the X and Y directions.

【0003】アライメントマークは、上記公報に記載さ
れているように形状に工夫を凝らし認識しやすくすると
ともに、光学的に明瞭に検出できるようにしたいという
要請がある。しかし、従来の半導体装置におけるアルミ
ニウム合金膜で形成されたアライメントマークにおいて
は、熱処理を加えるとグレインが成長し、アライメント
マーク検出のために参照光を当てると乱反射し、アライ
メント時のマーク検出精度が低下する。
[0003] As described in the above-mentioned publication, there is a demand that the shape of the alignment mark should be devised so that it can be easily recognized and that it can be clearly detected optically. However, in an alignment mark formed of an aluminum alloy film in a conventional semiconductor device, grains grow when heat treatment is applied, and irregular reflection occurs when a reference beam is applied to detect the alignment mark, thereby deteriorating the mark detection accuracy during alignment. I do.

【0004】例えば、アルミニウム合金で形成された厚
さ1[μm]、線幅約10[μm]のアライメントマー
クが設けられた基板について、450[℃]、30[m
in]のトランジスタ特性安定化のための熱処理を行
う。この熱処理により、アライメントマーク上のところ
どころに直径10[μm]程度のグレインが成長する。
グレインが成長したことにより、アライメントのための
参照光が乱反射する。
For example, a substrate provided with an alignment mark having a thickness of 1 [μm] and a line width of about 10 [μm] made of an aluminum alloy has a temperature of 450 [° C.] and 30 [m].
In], heat treatment for stabilizing transistor characteristics is performed. By this heat treatment, grains having a diameter of about 10 [μm] grow at some points on the alignment mark.
Due to the growth of the grains, the reference light for alignment is irregularly reflected.

【0005】また、グレインが成長するのを防止するた
めに、厚さ1[μm]のアルミニウム合金のアライメン
トマークの上を厚さ0.1[μm]程度の窒化チタンの
膜で覆う方法がある。この場合、アルミニウム合金が窒
化チタンによって覆われているので、アライメントマー
ク形成後の、例えば450℃、30分のトランジスタ特
性安定化のための熱処理によってもグレインが成長する
ことはないということが知られている。
In order to prevent the growth of grains, there is a method of covering an alignment mark of an aluminum alloy having a thickness of 1 [μm] with a titanium nitride film having a thickness of about 0.1 [μm]. . In this case, since the aluminum alloy is covered with titanium nitride, it is known that the grains do not grow even by heat treatment for stabilizing transistor characteristics at, for example, 450 ° C. for 30 minutes after the alignment mark is formed. ing.

【0006】[0006]

【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、次のような問題点があ
った。すなわち、例えばトランジスタ特性安定化のため
熱処理を行うとアルミニウム合金の膜のアライメントの
上にグレインが成長し、参照光が乱反射される。このた
め、アライメントマークの検出精度が低下するという問
題点があった。また、グレインが大きく成長すると、こ
の大きなグレインそのものをアライメントマークと誤認
識してしまう場合もあった。
Since the conventional semiconductor device is configured as described above, there are the following problems. That is, for example, when heat treatment is performed to stabilize transistor characteristics, grains grow on the alignment of the aluminum alloy film, and the reference light is irregularly reflected. For this reason, there has been a problem that the detection accuracy of the alignment mark is reduced. Further, when the grains grow large, the large grains themselves may be erroneously recognized as alignment marks.

【0007】この問題点を解決するために、アライメン
トマークの表面を窒化チタンで覆う場合、グレインの成
長は抑制できるが、窒化チタンの反射率はアルミニウム
合金の反射率よりも低いために、アライメントマークの
検出に不利であった。
In order to solve this problem, when the surface of the alignment mark is covered with titanium nitride, the growth of grains can be suppressed. However, since the reflectance of titanium nitride is lower than the reflectance of an aluminum alloy, the alignment mark is poor. Was disadvantageous for the detection of

【0008】この発明は、上記のような問題を解決し
て、次のようなことを目的とする。 ・グレインの成長が小さく反射率が高く、容易に精度良
く検出できるアライメントマークを有し、精度の高いア
ライメントを行うことができ、製品の不良発生を防止で
きる半導体装置を得る。 ・グレインの成長を抑制して高い反射率のアライメント
マークを形成し、精度の高いアライメントを行うことが
でき、製品の不良発生を防止できる半導体装置の製造方
法を提供する。
The present invention has been made to solve the above-mentioned problems, and has the following object. A semiconductor device which has an alignment mark which has a small grain growth, a high reflectance, and which can be easily and accurately detected, can perform high-precision alignment, and can prevent the occurrence of product defects. Provided is a method of manufacturing a semiconductor device which can form an alignment mark having a high reflectivity while suppressing the growth of grains, perform high-accuracy alignment, and prevent the occurrence of product defects.

【0009】[0009]

【課題を解決するための手段】上記のような目的を達成
するために、この発明にかかる半導体装置においては、
基板上に金属材料で帯状に形成されたものであってその
幅が5[μm]以下あるいはその厚さが0.3[μm]
以下である帯状体、を有するアライメントマークを設け
たものである。帯状体の幅あるいは厚さを制限すると、
熱処理におけるグレインの成長が抑制される。グレイン
の成長を抑制することにより帯状体の乱反射を防止で
き、アライメントマークを容易に精度良く検出できる。
In order to achieve the above object, a semiconductor device according to the present invention has:
It is formed in a strip shape with a metal material on a substrate and has a width of 5 [μm] or less or a thickness of 0.3 [μm].
An alignment mark having the following belt-like body is provided. If you limit the width or thickness of the band,
Grain growth during heat treatment is suppressed. By suppressing the growth of grains, irregular reflection of the strip can be prevented, and the alignment mark can be easily and accurately detected.

【0010】そして、アライメントマークを、帯状体を
2本並列に所定間隔を設けて配設したものとした。並列
にされた帯状体を光ビームにて横切って走査することに
より位置検出を行うことができる。
The alignment marks are formed by arranging two strips in parallel at a predetermined interval. Position detection can be performed by scanning the parallel strips across with a light beam.

【0011】さらに、アライメントマークを、2本並列
に配設された帯状体を所定位置において連結する連結部
を設けたものとすることもできる。この連結部を光ビー
ムにて横切って走査することにより位置検出を行うこと
ができ、2倍以上の幅の帯状体と実質的に同じになる。
Further, the alignment mark may be provided with a connecting portion for connecting two band-shaped bodies arranged in parallel at a predetermined position. Position detection can be performed by scanning this connecting portion across with a light beam, which is substantially the same as a strip having a width twice or more.

【0012】また、アライメントマークを、第一の帯状
体と第二の帯状体とをL状に配設して構成してもよい。
Further, the alignment mark may be formed by arranging the first band and the second band in an L shape.

【0013】そして、帯状体を形成する金属材料を、ア
ルミニウム合金あるいは銅としたものである。
[0013] The metal material forming the strip is an aluminum alloy or copper.

【0014】さらに、この発明にかかる半導体装置の製
造方法においては、基板上に金属材料で所定厚さの導電
層を形成する工程と、導電層に対してエッチングを行う
ことにより所定厚さの配線層及び幅が5[μm]以下あ
るいは厚さが0.3[μm]以下である帯状体を形成し
この帯状体をアライメントマークとする工程とを備えた
ものである。
Further, in the method of manufacturing a semiconductor device according to the present invention, a step of forming a conductive layer of a predetermined thickness with a metal material on a substrate, and a step of forming a wiring of a predetermined thickness by etching the conductive layer. Forming a strip having a layer and a width of 5 μm or less or a thickness of 0.3 μm or less, and using the strip as an alignment mark.

【0015】また、帯状体を形成しこの帯状体をアライ
メントマークとする工程に、導電層をエッチバックして
厚さが0.3[μm]以下の帯状体を形成するエッチバ
ック工程を設けたものである。導電層をエッチングし
て、配線層及び帯状体を形成するが、厚い導電層をエッ
チバックして0.3[μm]以下の帯状体を形成するこ
とが可能なので、配線層の厚さを帯状体の厚さに制限さ
れずに厚く選ぶことができ、配線層の抵抗を低くでき
る。
The step of forming a strip and using the strip as an alignment mark includes an etch-back step of etching back the conductive layer to form a strip having a thickness of 0.3 [μm] or less. Things. The conductive layer is etched to form a wiring layer and a strip, but the thick conductive layer can be etched back to form a strip of 0.3 [μm] or less. The thickness can be selected without being limited by the thickness of the body, and the resistance of the wiring layer can be reduced.

【0016】そして、この発明にかかる半導体装置の製
造方法を、基板上に金属材料で所定厚さの導電層を形成
する工程と、この導電層の上に被覆層を形成する工程
と、被覆層及び導電層に対してエッチングを行うことに
より被覆層を反射防止膜とする所定厚さの配線層及び被
覆層で被覆された所定幅の帯状の帯状体を形成する工程
と、所定の熱処理を行った後帯状体上の被覆層を除去し
て帯状体をアライメントマークとする工程とを備えたも
のとすることもできる。所定の熱処理を行うとき帯状体
の上の被覆層が帯状体におけるグレインの成長を抑制す
る。そして、熱処理後に被覆層を除去してアライメント
マークとするので、帯状体の幅や厚さに厳しい制限を設
ける必要がなく、自由度が大きくなる。
The method of manufacturing a semiconductor device according to the present invention includes the steps of: forming a conductive layer of a predetermined thickness from a metal material on a substrate; forming a coating layer on the conductive layer; And performing a predetermined heat treatment by etching the conductive layer to form a wiring layer having a predetermined thickness and a predetermined width of the band-like body covered with the coating layer, the coating layer serving as an anti-reflection film. After that, removing the coating layer on the belt-like body to make the belt-like body an alignment mark. When performing a predetermined heat treatment, the coating layer on the band suppresses the growth of grains in the band. Then, since the coating layer is removed after the heat treatment to form an alignment mark, it is not necessary to strictly limit the width and thickness of the belt-like body, and the degree of freedom is increased.

【0017】[0017]

【発明の実施の形態】BEST MODE FOR CARRYING OUT THE INVENTION

実施の形態1.図1はこの発明の実施の一形態である半
導体装置の要部を示す平面図、図2は図1における切断
線II−IIにおける断面図である。図3は、アライメ
ントマークのグレインサイズと反射率との関係を示す説
明図である。図4〜図7は、図1の半導体装置を製造す
る過程を説明するための断面図である。これらの図にお
いて、10はシリコン基板、11はシリコン基板上に形
成された酸化シリコン膜、12は酸化シリコン膜11上
に設けられたアライメントマークである。
Embodiment 1 FIG. FIG. 1 is a plan view showing a main part of a semiconductor device according to an embodiment of the present invention, and FIG. 2 is a cross-sectional view taken along section line II-II in FIG. FIG. 3 is an explanatory diagram showing the relationship between the grain size of the alignment mark and the reflectance. 4 to 7 are cross-sectional views for explaining a process of manufacturing the semiconductor device of FIG. In these figures, 10 is a silicon substrate, 11 is a silicon oxide film formed on the silicon substrate, and 12 is an alignment mark provided on the silicon oxide film 11.

【0018】アライメントマーク12は、所定間隔dを
設けて並行に配設された2つの水平帯状体12a、同じ
く所定間隔dを設けて並行に配設された二つの垂直帯状
体12b、2つの水平帯状体12aを図1における右端
部において連結する連結部12c、及び2つの垂直帯状
体12bを図1における上端部において連結する連結部
12dを有し、水平帯状体12aと垂直帯状体12bと
は直交するようにL形に配置されている。
The alignment mark 12 includes two horizontal strips 12a arranged in parallel at a predetermined interval d, two vertical strips 12b similarly arranged in parallel at an interval d, and two horizontal strips 12b. A connecting portion 12c for connecting the band 12a at the right end in FIG. 1 and a connecting portion 12d for connecting the two vertical bands 12b at the upper end in FIG. 1. The horizontal band 12a and the vertical band 12b They are arranged in an L shape so as to be orthogonal.

【0019】水平帯状体12a、垂直帯状体12b、連
結部12c,12dは、例えば線幅Wが4[μm]、厚
さtが1[μm]のアルミニウム合金膜を間隔dを2
[μm]にして酸化シリコン膜11上に形成したもので
ある。連結部12c,12dの連結幅及び連結長さはお
のおの2[μm]である。連結部12c,12dは、水
平帯状体12a同士、垂直帯状体12b同士を連結して
シリコン酸化膜11との密着強度を向上させる。
The horizontal band 12a, the vertical band 12b, and the connecting portions 12c, 12d are formed, for example, by forming an aluminum alloy film having a line width W of 4 [μm] and a thickness t of 1 [μm] with a distance d of 2 [μm].
[Μm] and formed on the silicon oxide film 11. The connection width and the connection length of the connection portions 12c and 12d are each 2 [μm]. The connecting portions 12c and 12d connect the horizontal strips 12a and the vertical strips 12b to each other to improve the adhesion strength with the silicon oxide film 11.

【0020】13は、シリコン酸化膜11上に形成され
た配線パターンであり、アライメントマーク12と同じ
アルミニウム合金で形成され、厚さ1[μm]、幅10
[μm]の膜状である。詳細は後で説明するが、この実
施の形態では、アライメントマーク12は、配線パター
ン13をシリコン酸化膜11上に形成するときに同時に
形成される。14は、窒化チタンの反射防止膜であり、
配線パターン13に光が当って反射するのを防止する。
15は、窒化シリコンの厚さ1[μm]の絶縁膜であ
り、反射防止膜14及び配線パターン13を覆ってい
る。アルミニウム合金の具体例としては、アルミニウム
−1%シリコン、アルミニウム−1%シリコン−0.5
%銅などがある。
Reference numeral 13 denotes a wiring pattern formed on the silicon oxide film 11, which is formed of the same aluminum alloy as the alignment mark 12, and has a thickness of 1 μm and a width of 10 μm.
[Μm]. Although details will be described later, in this embodiment, the alignment mark 12 is formed simultaneously when the wiring pattern 13 is formed on the silicon oxide film 11. 14 is an antireflection film of titanium nitride,
Light is prevented from being reflected on the wiring pattern 13.
Reference numeral 15 denotes an insulating film of silicon nitride having a thickness of 1 [μm], which covers the antireflection film 14 and the wiring pattern 13. Specific examples of the aluminum alloy include aluminum-1% silicon, aluminum-1% silicon-0.5
% Copper and the like.

【0021】なお、位置検出のための光ビームが、二つ
の水平帯状体12aを図1の垂直方向である矢印A方向
に走査し、二つの垂直帯状体12bを水平方向である矢
印B方向に走査して、位置を検出する。
A light beam for position detection scans the two horizontal strips 12a in the direction of arrow A, which is the vertical direction in FIG. 1, and moves the two vertical strips 12b in the direction of arrow B, which is the horizontal direction. Scan and detect position.

【0022】以上のように、アライメントマーク12を
構成する水平帯状体12a、垂直帯状体12b、連結部
12c,12dの線幅を5[μm]以下にしている。そ
れは、次の理由による。
As described above, the line width of the horizontal band 12a, the vertical band 12b, and the connecting portions 12c and 12d constituting the alignment mark 12 is set to 5 [μm] or less. It is for the following reasons.

【0023】アライメントマーク12のグレインサイズ
が大きくなると、レーザ光が乱反射される割合が大きく
なるために、反射率が低下する。図3は、アライメント
マーク12を構成するアルミニウム合金膜で形成された
帯状体12a,12bのグレインサイズ[μm]と反射
率[%]との関係を示すものである。図3によれば、反
射率80%以上を確保するには、グレインサイズを5
[μm]程度に抑えるのが望ましい。一方、我々発明者
の実験によれば、膜厚がある程度以上厚く0.5[μ
m]程度以上の場合、アライメントマーク12を形成し
た後に、所定の熱処理、例えば450[℃]、30[m
in]のトランジスタ特性安定化のための熱処理を行っ
た場合、熱処理により成長するグレインの平均粒径はア
ライメントマークの幅以下に抑制できることがわかっ
た。
When the grain size of the alignment mark 12 increases, the ratio of irregular reflection of the laser beam increases, and the reflectance decreases. FIG. 3 shows the relationship between the grain size [μm] and the reflectance [%] of the strips 12 a and 12 b formed of the aluminum alloy film forming the alignment mark 12. According to FIG. 3, in order to ensure a reflectance of 80% or more, a grain size of 5
It is desirable to suppress it to about [μm]. On the other hand, according to an experiment performed by the inventor of the present invention, the film thickness is more than
m] or more, after the alignment mark 12 is formed, predetermined heat treatment, for example, 450 [° C.], 30 [m
In], it was found that when the heat treatment for stabilizing the transistor characteristics was performed, the average grain size of the grains grown by the heat treatment could be suppressed to be equal to or less than the width of the alignment mark.

【0024】この実施の形態においては、水平帯状体1
2a及び垂直帯状体12bの線幅Wは4[μm]、膜厚
は1[μm]であり、成長してできるグレインの平均粒
径は、4[μm]程度に抑制できる。従って、アライメ
ントマークを構成する各帯状体の幅Wを5[μm]以下
とすれば、450[℃]、30[min]の熱処理を行
ってもグレインサイズの成長を5[μm]以下に抑制で
き、グレインが大きく成長して参照光の乱反射を引き起
し、反射率を低下させるおそれはない。
In this embodiment, the horizontal band 1
The line width W of the 2a and the vertical band 12b is 4 [μm], the film thickness is 1 [μm], and the average grain size of the grown grains can be suppressed to about 4 [μm]. Therefore, if the width W of each strip constituting the alignment mark is set to 5 [μm] or less, the growth of the grain size is suppressed to 5 [μm] or less even when the heat treatment at 450 [° C.] and 30 [min] is performed. As a result, there is no possibility that the grains will grow large and cause irregular reflection of the reference light to lower the reflectance.

【0025】ここで、図1、図2に示した半導体装置の
製法を図4〜図7により説明する。まず、図4に示すよ
うに、酸化シリコン膜11の上にアルミニウム合金より
なる厚さ1[μm]の金属層16をプラズマスパッタリ
ング法により形成する。次に、この金属層16の上に厚
さ0.1[μm]の窒化チタンの被覆層17を形成す
る。被覆層17の上にアライメントマーク12及び配線
パターン13を形成するためのレジストパターン18,
19を形成する。
Here, a method of manufacturing the semiconductor device shown in FIGS. 1 and 2 will be described with reference to FIGS. First, as shown in FIG. 4, a metal layer 16 made of an aluminum alloy and having a thickness of 1 [μm] is formed on the silicon oxide film 11 by a plasma sputtering method. Next, a coating layer 17 of titanium nitride having a thickness of 0.1 [μm] is formed on the metal layer 16. A resist pattern 18 for forming the alignment mark 12 and the wiring pattern 13 on the coating layer 17;
19 is formed.

【0026】その後、図4に示す状態のものに異方性エ
ッチングを行うことにより被覆層17及び金属層16を
パターニングし、被覆層17に覆われたアライメントマ
ーク12及び被覆層17に覆われた配線パターン13を
形成する。なお、配線パターン13の上の被覆層17
は、反射防止膜14にされる。さらに、レジストパター
ン18,19を除去し、図5の状態にする。このよう
に、アライメントマーク12は配線パターン13と同時
に形成される。
Thereafter, the covering layer 17 and the metal layer 16 are patterned by performing anisotropic etching on the state shown in FIG. 4, and the alignment mark 12 and the covering layer 17 covered with the covering layer 17 are covered. The wiring pattern 13 is formed. The covering layer 17 on the wiring pattern 13
Is formed on the antireflection film 14. Further, the resist patterns 18 and 19 are removed to obtain the state shown in FIG. Thus, the alignment mark 12 is formed simultaneously with the wiring pattern 13.

【0027】図5の状態のものを、窒化シリコンよりな
る絶縁膜20で全体を覆って図6の状態にする。図6の
状態のものに対し、レジストパターニングを行って図7
の状態にする。すなわち、図7のように、レジストパタ
ーン21にて配線パターン13及び反射防止膜14の部
分を覆い、被覆層17及びアライメントマーク12の部
分は覆わないようにする。
The state shown in FIG. 5 is entirely covered with an insulating film 20 made of silicon nitride to form the state shown in FIG. The resist pattern shown in FIG.
State. That is, as shown in FIG. 7, the resist pattern 21 covers the wiring pattern 13 and the antireflection film 14, but does not cover the covering layer 17 and the alignment mark 12.

【0028】図7の状態のものに対し、異方性エッチン
グを行うことにより絶縁膜20を部分的にエッチング除
去し、さらにアライメントマーク12を覆う被覆層17
(窒化チタン)をエッチング除去する。以上のようにし
て、図1及び図2に示すようなアライメントマーク12
を有する半導体装置が製造される。
The insulating film 20 is partially etched away by performing anisotropic etching with respect to the state shown in FIG.
(Titanium nitride) is removed by etching. As described above, the alignment mark 12 shown in FIGS.
Is manufactured.

【0029】実施の形態2.図8は、この発明の他の実
施の形態の要部を示す平面図である。図8において、ア
ライメントマーク32は、2つの水平帯状体12aを連
結部12cよりも左側において左側連結部32aによっ
て連結して一体として垂直走査部32cを形成するよう
にし、同じく二つの垂直帯状体12bを連結部12dよ
りも図8における下方において下側連結部32bにて連
結して一体として水平走査部32dを図示の如く形成し
ている。
Embodiment 2 FIG. 8 is a plan view showing a main part of another embodiment of the present invention. In FIG. 8, an alignment mark 32 is formed by connecting two horizontal strips 12a on the left side of a link 12c by a left link 32a so as to form a vertical scanning section 32c as an integral unit. Are connected to each other by a lower connecting portion 32b below the connecting portion 12d in FIG. 8 to integrally form a horizontal scanning portion 32d as shown in the figure.

【0030】左側連結部32a、下側連結部32bは、
水平帯状体12a、垂直帯状体12bと同様厚さ1[μ
m]のアルミニウム合金膜で形成され、その連結幅Cは
5[μm]、連結長さは間隔d相当の2[μm]であ
る。なお、位置検出のための光ビームが、垂直走査部3
2cを矢印A方向に走査し、水平走査部32dを矢印B
方向に走査して、位置を検出する。この場合、走査方向
である各矢印A,B方向のアライメントマーク32の実
質的な幅は、10[μm]である。
The left connecting portion 32a and the lower connecting portion 32b are
Like the horizontal band 12a and the vertical band 12b, the thickness is 1 [μ].
m], the connection width C is 5 μm, and the connection length is 2 μm corresponding to the interval d. Note that the light beam for position detection is transmitted to the vertical scanning unit 3.
2c is scanned in the direction of arrow A, and the horizontal scanning unit 32d is moved in the direction of arrow B.
Scan in the direction to detect the position. In this case, the substantial width of the alignment mark 32 in the direction of each of the arrows A and B, which is the scanning direction, is 10 [μm].

【0031】その他のものについては、図1、図2に示
したものと同様のものであるので、相当するものに同じ
符号を付して説明を省略する。この半導体装置も、図1
に示したものと同様のプロセスにより製造される。
The other components are the same as those shown in FIGS. 1 and 2, and the corresponding components are denoted by the same reference numerals and description thereof will be omitted. This semiconductor device is also shown in FIG.
Is manufactured by a process similar to that shown in FIG.

【0032】この実施の形態においても、各部の線幅を
5[μm]以下としたことにより、アライメントマーク
32を形成した後の、例えば450[℃]、30[mi
n]のトランジスタ特性安定化のための熱処理によるグ
レインの成長は図1に示したものと同様に従来より抑制
され、参照光の乱反射が減少する。さらに、位置検出の
ためのビームが走査する各走査部32c,32dは、従
来のアライメントマークと同様に走査方向の実質的な幅
が10[μm]であるので、位置検出機構の設定を変更
する必要はない。
Also in this embodiment, by setting the line width of each part to 5 [μm] or less, for example, 450 [° C.] and 30 [mi] after the alignment mark 32 is formed.
n], the growth of grains due to the heat treatment for stabilizing the transistor characteristics is suppressed as compared with the conventional case as shown in FIG. 1, and the irregular reflection of the reference light is reduced. Further, since each of the scanning sections 32c and 32d, which are scanned by the beam for position detection, has a substantial width in the scanning direction of 10 [μm], similarly to the conventional alignment mark, the setting of the position detection mechanism is changed. No need.

【0033】実施の形態3.図9、図10は、さらにこ
の発明の他の実施の形態の要部を示すものであり、図9
は平面図、図10は図9における切断面X−Xにおける
断面図である。この実施の形態における半導体装置は、
アライメントマークの帯状体の厚さを薄くしてグレイン
の成長を抑制するものである。図9、図10において、
アライメントマーク42は、線幅Wが10[μm]、厚
さtが0.3[μm]のアルミニウム合金で膜状に形成
された水平帯状体42aと垂直帯状体42bとがL型に
直交関係にあるようにして配置されている。水平帯状体
42aと垂直帯状体42bは、バリアメタルを介するこ
となくシリコン酸化膜11の上に直接形成されている。
その他の構成は、図1、図2に示したものと同様のもの
である。
Embodiment 3 9 and 10 show a main part of another embodiment of the present invention.
FIG. 10 is a plan view, and FIG. 10 is a cross-sectional view taken along the line XX in FIG. The semiconductor device according to this embodiment includes:
The thickness of the alignment mark strip is reduced to suppress grain growth. 9 and 10,
In the alignment mark 42, a horizontal band 42a and a vertical band 42b formed in a film shape of an aluminum alloy having a line width W of 10 [μm] and a thickness t of 0.3 [μm] are orthogonal to the L shape. It is arranged as in. The horizontal band 42a and the vertical band 42b are formed directly on the silicon oxide film 11 without any intervening barrier metal.
Other configurations are the same as those shown in FIGS.

【0034】次に、図9、図10に示した半導体装置の
製造方法について説明する。図4及び図5に示したのと
同様のプロセスを経て、膜厚tが1[μm]の配線パタ
ーン13及び水平帯状体42a及び垂直帯状体42b用
の帯状金属層を形成する。このとき、配線パターン13
の上には反射防止膜である被覆層14が、水平帯状体4
2a及び垂直帯状体42b用の帯状金属層の上に被覆層
17が残っており、図5と同様の状態となる。ただし、
水平帯状体42a及び垂直帯状体42b用の帯状金属層
の幅Wは、10[μm]である。
Next, a method of manufacturing the semiconductor device shown in FIGS. 9 and 10 will be described. Through a process similar to that shown in FIGS. 4 and 5, the wiring pattern 13 having a thickness t of 1 [μm] and a band-shaped metal layer for the horizontal band 42a and the vertical band 42b are formed. At this time, the wiring pattern 13
A coating layer 14 serving as an anti-reflection film is provided on the horizontal band 4.
The covering layer 17 remains on the band-shaped metal layer for the 2a and the vertical band-shaped body 42b, and is in a state similar to FIG. However,
The width W of the band-shaped metal layer for the horizontal band 42a and the vertical band 42b is 10 [μm].

【0035】次に、全体を絶縁膜15で覆って、図6と
同様の状態にし、さらに配線パターン13の部分にマス
キングを行い、水平帯状体42aと垂直帯状体42b用
の帯状金属層の部分を膜厚tが0.3[μm]になるよ
うにエッチバックすることにより、図10のような断面
構造の半導体装置を得る。この半導体装置は、図1に示
したものと同様の長所を有する。
Next, the whole is covered with the insulating film 15 to make the same state as in FIG. 6, and furthermore, the portion of the wiring pattern 13 is masked, and the portion of the band-shaped metal layer for the horizontal band 42a and the vertical band 42b is formed. Is etched back so that the film thickness t becomes 0.3 [μm], thereby obtaining a semiconductor device having a sectional structure as shown in FIG. This semiconductor device has the same advantages as those shown in FIG.

【0036】図9、図10においては、水平帯状体42
a及び垂直帯状体42bの厚さが0.3[μm]と薄い
ため、例えば450[℃]、30[min]のトランジ
スタ特性安定化のための熱処理によってもグレインが5
[μm]を超えて大きく成長することはない。発明者の
実験によれば、膜厚を0.3[μm]以下とした場合、
例えば450[℃]、30[min]の熱処理を行って
も、グレインの平均粒径は5[μm]を超えて大きく成
長することがないことがわかった。また、このとき帯状
体の幅はグレインの成長にほとんど影響を及ぼさない。
9 and 10, the horizontal band 42
a and the vertical strips 42b are as thin as 0.3 [μm], so that the grains are 5 even by heat treatment for stabilizing transistor characteristics of, for example, 450 [° C.] and 30 [min].
There is no large growth exceeding [μm]. According to an experiment by the inventor, when the film thickness is 0.3 [μm] or less,
For example, even when heat treatment at 450 [° C.] and 30 [min] was performed, it was found that the average grain size of the grains did not grow significantly beyond 5 [μm]. At this time, the width of the strip hardly affects the grain growth.

【0037】一方、配線パターン13はアライメントマ
ーク42の水平帯状体42aや垂直帯状体42bと同じ
層に存在するにもかかわらず、厚さを1[μm]として
いるので低い抵抗のものにできる。また、アライメント
マーク42の平面形状を従来のものと同様にしているの
で、位置検出機構の設定を変更する必要はなく、マスク
パターンを変更する必要もない。
On the other hand, although the wiring pattern 13 is in the same layer as the horizontal band 42a and the vertical band 42b of the alignment mark 42, the wiring pattern 13 has a thickness of 1 [μm] and therefore can have a low resistance. Further, since the planar shape of the alignment mark 42 is the same as that of the conventional one, there is no need to change the setting of the position detection mechanism, and it is not necessary to change the mask pattern.

【0038】実施の形態4.図11は、さらにこの発明
の他の実施の形態の要部を示す断面図である。図11に
おいて、51はバリアメタル層であり、シリコン酸化膜
11上に敷かれたチタン膜51aとこのチタン膜51a
上に形成された窒化チタン膜51bとを有する。バリア
メタル層51の上に、配線パターン13及びアライメン
トマーク52が形成されている。配線パターン13は幅
10[μm]、厚さ1[μm]であり、その上に厚さ
0.1[μm]の反射防止膜14が形成されている。ア
ライメントマーク52を構成する水平帯状部(図示しな
いが、図9における水平帯状部42aと同様のもの)及
び垂直帯状部52bは、アルミニウム合金の厚さ0.3
[μm]の膜で互いに直角をなすようにL状に形成され
ている。
Embodiment 4 FIG. FIG. 11 is a sectional view showing a main part of another embodiment of the present invention. In FIG. 11, reference numeral 51 denotes a barrier metal layer, and a titanium film 51a laid on the silicon oxide film 11 and the titanium film 51a.
And a titanium nitride film 51b formed thereon. On the barrier metal layer 51, the wiring pattern 13 and the alignment mark 52 are formed. The wiring pattern 13 has a width of 10 [μm] and a thickness of 1 [μm], and an antireflection film 14 having a thickness of 0.1 [μm] is formed thereon. The horizontal strips (not shown, but similar to the horizontal strips 42a in FIG. 9) and the vertical strips 52b that form the alignment mark 52 are made of an aluminum alloy having a thickness of 0.3 mm.
[Μm] films are formed in an L shape so as to be perpendicular to each other.

【0039】一般的にいえることであるが、熱処理の際
に成長するグレインの大きさは、下地膜にも大きく依存
し、下地膜が窒化チタン(バリアメタル)である場合の
方がシリコン酸化膜である場合よりも小さくなる。発明
者の実験によれば、チタン及び窒化チタンの2層のバリ
アメタル層の上に形成されたアルミニウム合金の帯状体
の場合、450[℃]、30[min]程度の熱処理に
より成長するアルミグレインの平均粒径は、膜厚の3倍
程度が最大であった。従って、この実施の形態の場合、
グレインの大きさは1[μm]でおさまり、より一層良
好な反射率を得ることができる。
As can be generally said, the size of the grains grown during the heat treatment greatly depends on the underlying film, and when the underlying film is made of titanium nitride (barrier metal), the silicon oxide film is formed. Is smaller than the case where According to an experiment by the inventor, in the case of an aluminum alloy strip formed on two barrier metal layers of titanium and titanium nitride, aluminum grains grown by heat treatment at about 450 [° C.] and about 30 [min] are used. The maximum average particle size was about three times the film thickness. Therefore, in the case of this embodiment,
The size of the grain can be reduced to 1 [μm], and a better reflectance can be obtained.

【0040】実施の形態5.図12〜図17は、さらに
この発明の他の実施の形態を示すものである。図12は
半導体装置の要部を示す平面図、図13は図12におけ
る切断線XIII−XIIIにおける断面図である。図
14〜図17は図12、図13の半導体装置の製造方法
を説明するための断面図である。
Embodiment 5 12 to 17 show still another embodiment of the present invention. FIG. 12 is a plan view illustrating a main part of the semiconductor device, and FIG. 13 is a cross-sectional view taken along section line XIII-XIII in FIG. 14 to 17 are cross-sectional views for explaining a method of manufacturing the semiconductor device of FIGS.

【0041】図12、図13において、アライメントマ
ーク62は、線幅10[μm]、厚さ1[μm]のアル
ミニウム合金で膜状に形成された水平帯状体62aと垂
直帯状体62bとがL型に直交関係にあるようにして配
置されている。水平帯状体62aと垂直帯状体62b
は、バリアメタルを介することなくシリコン酸化膜11
の上に直接形成されている。なお、図12、図13に示
したものは、図1に示したものと異なり、所定の熱処
理、例えば450[℃]、30[min]のトランジス
タ特性安定化のための熱処理を行った後のものである。
その他の構成は、図1、図2に示したものと同様のもの
である。
In FIGS. 12 and 13, the alignment mark 62 has a horizontal band 62a and a vertical band 62b formed of an aluminum alloy having a line width of 10 [μm] and a thickness of 1 [μm]. They are arranged so as to be orthogonal to the mold. Horizontal band 62a and vertical band 62b
Is the silicon oxide film 11 without the intervention of a barrier metal.
Is formed directly on 12 and 13 are different from those shown in FIG. 1 and have been subjected to a predetermined heat treatment, for example, a heat treatment for stabilizing transistor characteristics at 450 [° C.] and 30 [min]. Things.
Other configurations are the same as those shown in FIGS.

【0042】次に、図12、図13に示した半導体装置
の製造方法について説明する。まず、図14に示すよう
に、酸化シリコン膜11の上にアルミニウム合金よりな
る厚さ1[μm]の金属層16をプラズマスパッタリン
グ法により形成する。次に、この金属層16の上に厚さ
0.1[μm]の窒化チタンの被覆層17を形成する。
被覆層17の上にアライメントマーク62及び配線パタ
ーン13を形成するためのレジストパターン61,19
を形成する。
Next, a method of manufacturing the semiconductor device shown in FIGS. 12 and 13 will be described. First, as shown in FIG. 14, a metal layer 16 made of an aluminum alloy and having a thickness of 1 [μm] is formed on a silicon oxide film 11 by a plasma sputtering method. Next, a coating layer 17 of titanium nitride having a thickness of 0.1 [μm] is formed on the metal layer 16.
Resist patterns 61 and 19 for forming alignment marks 62 and wiring patterns 13 on coating layer 17
To form

【0043】その後、図14に示す状態のものに異方性
エッチングを行うことにより被覆層17及びアルミニウ
ム合金よりなる金属層16をパターニングし、被覆層1
7に覆われたアライメントマーク62(垂直帯状体62
b)及び反射防止膜14に覆われた配線パターン13を
形成する。さらに、レジストパターン19,61を除去
し、図15の状態にする。このように、アライメントマ
ーク62は配線パターン13と同時に形成される。
Thereafter, the coating layer 17 and the metal layer 16 made of an aluminum alloy are patterned by performing anisotropic etching on the state shown in FIG.
7 (vertical strip 62)
b) and the wiring pattern 13 covered with the antireflection film 14 is formed. Further, the resist patterns 19 and 61 are removed to obtain the state shown in FIG. Thus, the alignment mark 62 is formed simultaneously with the wiring pattern 13.

【0044】図15の状態のものを、窒化シリコンより
なる絶縁膜20で全体を覆い、さらに絶縁膜20の上に
レジストパターン21を形成し、図16の状態にする。
レジストパターン21にて配線パターン13及び反射防
止膜14を覆い、被覆層17及びアライメントマーク6
2は覆わない。
The structure shown in FIG. 15 is entirely covered with an insulating film 20 made of silicon nitride, and a resist pattern 21 is formed on the insulating film 20 to obtain the state shown in FIG.
The wiring pattern 13 and the antireflection film 14 are covered with the resist pattern 21, and the coating layer 17 and the alignment mark 6 are formed.
2 is not covered.

【0045】図17において、アライメントマーク62
のアルミニウム合金膜で形成された垂直帯状体62bは
窒化チタンの被覆層17に覆われている。図17の構造
のものに対し、例えば450[℃]、30[min]の
トランジスタ特性安定化のための熱処理を行う。このと
き、アルミニウム合金膜62は被覆層17に覆われてい
るので、グレインの成長が抑制される。
In FIG. 17, alignment mark 62
The vertical band 62b formed of the aluminum alloy film is covered with the coating layer 17 of titanium nitride. The structure shown in FIG. 17 is subjected to heat treatment for stabilizing transistor characteristics at, for example, 450 [° C.] and 30 [min]. At this time, since the aluminum alloy film 62 is covered with the coating layer 17, the growth of grains is suppressed.

【0046】熱処理が終了した後、アライメントマーク
62を覆う被覆層17(窒化チタン)をエッチング除去
する。以上のようにして、図12及び図13に示すよう
なアライメントマーク62を有し、所定の熱処理が終了
した半導体装置が製造される。なお、アライメントマー
ク62の平面形状は従来と同様であるため、位置検出機
構の設定を変更する必要はなく、マスクパターンを変更
する必要もない。
After the heat treatment is completed, the coating layer 17 (titanium nitride) covering the alignment mark 62 is removed by etching. As described above, a semiconductor device having the alignment marks 62 as shown in FIGS. 12 and 13 and having undergone a predetermined heat treatment is manufactured. Since the planar shape of the alignment mark 62 is the same as that of the related art, there is no need to change the setting of the position detection mechanism, and it is not necessary to change the mask pattern.

【0047】なお、以上の実施の形態においては、帯状
体を形成する金属は、アルミニウム合金であるものを示
したが、他の金属、例えば銅等であっても同様の効果を
奏する。また、アライメントマークの帯状体を配線パタ
ーンと同時に形成するものに限らず、後でアライメント
マークを形成してもよい。また、図1、図8等の実施の
形態において、各帯状体の厚さを1[μm]よりも薄く
例えば、0.5[μm]程度とすれば、一層グレインの
成長を抑制することができる。
In the above embodiment, the metal forming the belt-like body is an aluminum alloy. However, the same effect can be obtained with other metals, such as copper. Further, the alignment mark strip is not limited to be formed simultaneously with the wiring pattern, and the alignment mark may be formed later. In the embodiments shown in FIGS. 1, 8 and the like, if the thickness of each band is smaller than 1 [μm], for example, about 0.5 [μm], the growth of grains can be further suppressed. it can.

【0048】さらに、アライメントマークの形状は、帯
状体をLに配設したもの限らず、他の形状に配設したも
のや、例えば幅5[μm]の直線状の帯状体を、複数
本、基板上に配設してもよい。なお、図1、図8、図
9、図12の実施の形態に、図11で示したバリアメタ
ル層51と同様のものを適用すれば、さらにグレインの
成長を抑制できる。
Further, the shape of the alignment mark is not limited to the shape in which the band is disposed on the L, but may be a plurality of lines having a different shape, for example, a plurality of linear bands having a width of 5 [μm]. It may be provided on a substrate. It is to be noted that if the same barrier metal layer 51 as shown in FIG. 11 is applied to the embodiments shown in FIGS. 1, 8, 9 and 12, the growth of grains can be further suppressed.

【0049】[0049]

【発明の効果】以上のように、この発明によれば、基板
上に金属材料で帯状に形成されたものであってその幅が
5[μm]以下あるいはその厚さが0.3[μm]以下
である帯状体、を有するアライメントマークを設けたの
で、帯状体の幅あるいは厚さを制限することにより熱処
理におけるグレインの成長を抑制して、帯状体の乱反射
を防止することにより、アライメントマークの検出が容
易となり、精度の高いアライメントを行うことができ、
製品の不良発生を防止できる。
As described above, according to the present invention, a band is formed of a metal material on a substrate and has a width of 5 [μm] or less or a thickness of 0.3 [μm]. Since the alignment mark having the following band is provided, the growth of the grain in the heat treatment is suppressed by restricting the width or the thickness of the band, and the irregular reflection of the band is prevented. Detection is easy and highly accurate alignment can be performed.
Product failure can be prevented.

【0050】そして、アライメントマークを、帯状体を
2本並列に所定間隔を設けて配設したものとしたので、
並列にされた帯状体を光ビームにて横切って走査するこ
とにより検出を行うことができ、検出が容易になる。
The alignment marks are formed by arranging two strips in parallel at a predetermined interval.
Detection can be performed by scanning the parallel strips across with a light beam, which facilitates detection.

【0051】さらに、アライメントマークを、2本並列
に配設された帯状体を所定位置において連結する連結部
を設けたものとしたので、この連結部を光ビームにて横
切って走査することにより検出を行うことができ、2倍
以上の幅の帯状体と実質的に同じになり、検出が容易で
ある。
Further, since the alignment mark is provided with a connecting portion for connecting the two strips arranged in parallel at a predetermined position, the alignment mark is detected by scanning across the connecting portion with a light beam. Can be performed, and the width is substantially the same as that of a band having a width of twice or more, and detection is easy.

【0052】また、アライメントマークを、第一の帯状
体と第二の帯状体とをL状に配設して構成すれば、2次
元平面での位置決めが容易である。
If the alignment mark is formed by arranging the first band and the second band in an L shape, positioning on a two-dimensional plane is easy.

【0053】そして、帯状体を形成する金属材料を、ア
ルミニウム合金あるいは銅としたものであるので、例え
ば導電層をアルミニウム合金あるいは銅とし、帯状体と
同時に形成することもできる。
Since the metal material forming the band is made of an aluminum alloy or copper, the conductive layer may be made of an aluminum alloy or copper, and may be formed simultaneously with the band.

【0054】さらに、この発明にかかる半導体装置の製
造方法においては、基板上に金属材料で所定厚さの導電
層を形成する工程と、導電層に対してエッチングを行う
ことにより所定厚さの配線層及び幅が5[μm]以下あ
るいは厚さが0.3[μm]以下である帯状体を形成し
この帯状体をアライメントマークとする工程とを備えた
ので、帯状体の幅あるいは厚さを制限することにより熱
処理におけるグレインの成長を抑制して、帯状体の乱反
射を防止することにより、アライメントマークの検出が
容易となり、精度の高いアライメントを行うことがで
き、製品の不良発生を防止できる半導体装置の製造方法
を提供できる。
Further, in the method of manufacturing a semiconductor device according to the present invention, a step of forming a conductive layer of a predetermined thickness with a metal material on a substrate, and a step of forming a wiring of a predetermined thickness by etching the conductive layer. Forming a strip having a layer and a width of 5 μm or less or a thickness of 0.3 μm or less and using the strip as an alignment mark, so that the width or thickness of the strip is reduced. By limiting the growth of grains during heat treatment by restricting, and preventing irregular reflection of the band-like body, it becomes easy to detect the alignment mark, it is possible to perform highly accurate alignment, and it is possible to prevent the occurrence of product defects. A method for manufacturing the device can be provided.

【0055】また、帯状体を形成しこの帯状体をアライ
メントマークとする工程に、導電層をエッチバックして
厚さが0.3[μm]以下の帯状体を形成するエッチバ
ック工程を設けたので、厚い導電層をエッチバックして
0.3[μm]以下の帯状体を形成することが可能であ
り、配線層の厚さを帯状体の厚さに制限されずに厚く選
ぶことができ、配線層の抵抗を低くできる。
In the step of forming a strip and using the strip as an alignment mark, an etch-back step of etching back the conductive layer to form a strip having a thickness of 0.3 [μm] or less is provided. Therefore, a thick conductive layer can be etched back to form a strip of 0.3 [μm] or less, and the thickness of the wiring layer can be selected to be thick without being limited to the thickness of the strip. In addition, the resistance of the wiring layer can be reduced.

【0056】そして、この発明にかかる半導体装置の製
造方法を、基板上に金属材料で所定厚さの導電層を形成
する工程と、この導電層の上に被覆層を形成する工程
と、被覆層及び導電層に対してエッチングを行うことに
より被覆層を反射防止膜とする所定厚さの配線層及び被
覆層で被覆された所定幅の帯状の帯状体を形成する工程
と、所定の熱処理を行った後帯状体上の被覆層を除去し
て帯状体をアライメントマークとする工程とを備えたも
のとしたので、所定の熱処理を行うとき帯状体の上の被
覆層により帯状体におけるグレインの成長を抑制でき、
熱処理後に被覆層を除去してアライメントマークとする
ので、帯状体の幅や厚さに厳しい制限を設ける必要がな
く、自由度が大きいアライメントマークを備えた半導体
装置を製造することができる。
The method of manufacturing a semiconductor device according to the present invention includes the steps of forming a conductive layer of a predetermined thickness with a metal material on a substrate, forming a coating layer on the conductive layer, And performing a predetermined heat treatment by etching the conductive layer to form a wiring layer having a predetermined thickness and a predetermined width of the band-like body covered with the coating layer, the coating layer serving as an anti-reflection film. And removing the coating layer on the band after forming the band to make the band an alignment mark, so that when the predetermined heat treatment is performed, the growth of the grains in the band by the coating layer on the band is performed. Can be suppressed,
Since the coating layer is removed after the heat treatment to form an alignment mark, it is not necessary to set strict restrictions on the width and thickness of the strip, and a semiconductor device having an alignment mark with a high degree of freedom can be manufactured.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 この発明の実施の一形態である半導体装置の
要部を示す平面図である。
FIG. 1 is a plan view showing a main part of a semiconductor device according to an embodiment of the present invention.

【図2】 図1の切断線II−IIにおける断面を示す
断面図である。
FIG. 2 is a sectional view showing a section taken along a cutting line II-II in FIG. 1;

【図3】 アライメントマークのグレインサイズと反射
率との関係を示す説明図である。
FIG. 3 is an explanatory diagram showing a relationship between a grain size of an alignment mark and a reflectance.

【図4】 図1の半導体装置の製造過程を説明するため
の断面図である。
FIG. 4 is a cross-sectional view for explaining a manufacturing process of the semiconductor device of FIG. 1;

【図5】 図1の半導体装置の製造過程を説明するため
の断面図である。
FIG. 5 is a cross-sectional view for explaining a manufacturing process of the semiconductor device of FIG. 1;

【図6】 図1の半導体装置の製造過程を説明するため
の断面図である。
FIG. 6 is a cross-sectional view for explaining a manufacturing process of the semiconductor device of FIG. 1;

【図7】 図1の半導体装置の製造過程を説明するため
の断面図である。
FIG. 7 is a cross-sectional view for explaining a manufacturing process of the semiconductor device of FIG. 1;

【図8】 この発明の他の実施の形態である半導体装置
の要部を示す平面図である。
FIG. 8 is a plan view showing a main part of a semiconductor device according to another embodiment of the present invention.

【図9】 さらに、この発明の他の実施の形態である半
導体装置の要部を示す平面図である。
FIG. 9 is a plan view showing a main part of a semiconductor device according to another embodiment of the present invention.

【図10】 図9の切断線X−Xにおける断面を示す断
面図である。
FIG. 10 is a cross-sectional view showing a cross section taken along a cutting line XX in FIG. 9;

【図11】 さらに、この発明の他の実施の形態である
半導体装置の要部を示す断面図である。
FIG. 11 is a cross-sectional view showing a main part of a semiconductor device according to another embodiment of the present invention.

【図12】 さらに、この発明の他の実施の形態である
半導体装置の要部を示す平面図である。
FIG. 12 is a plan view showing a main part of a semiconductor device according to another embodiment of the present invention.

【図13】 図12の切断線XIII−XIIIにおけ
る断面を示す断面図である。
FIG. 13 is a sectional view showing a section taken along a cutting line XIII-XIII in FIG. 12;

【図14】 図12の半導体装置の製造過程を説明する
ための断面図である。
FIG. 14 is a cross-sectional view for explaining a manufacturing process of the semiconductor device in FIG. 12;

【図15】 図12の半導体装置の製造過程を説明する
ための断面図である。
FIG. 15 is a cross-sectional view for explaining a manufacturing process of the semiconductor device in FIG. 12;

【図16】 図12の半導体装置の製造過程を説明する
ための断面図である。
FIG. 16 is a cross-sectional view for explaining a manufacturing process of the semiconductor device of FIG. 12;

【図17】 図12の半導体装置の製造過程を説明する
ための断面図である。
FIG. 17 is a cross-sectional view for explaining the manufacturing process of the semiconductor device in FIG. 12;

【符号の説明】[Explanation of symbols]

10 基板、11 シリコン酸化膜、12 アライメン
トマーク、12a 水平帯状体、12b 垂直帯状体、
13 配線パターン、16 金属層、17 被覆層、3
2 アライメントマーク、32a 左側連結部、32b
下側連結部、32c 水平走査部、32d 垂直走査
部、42 アライメントマーク、42a 水平帯状体、
42b 垂直帯状体、51 バリアメタル層、52 ア
ライメントマーク、52b 垂直帯状体、62 アライ
メントマーク、62a 水平帯状体、62b 垂直帯状
体。
10 substrate, 11 silicon oxide film, 12 alignment mark, 12a horizontal band, 12b vertical band,
13 wiring pattern, 16 metal layer, 17 coating layer, 3
2 Alignment mark, 32a Left connecting part, 32b
Lower connecting portion, 32c horizontal scanning portion, 32d vertical scanning portion, 42 alignment mark, 42a horizontal band,
42b vertical strip, 51 barrier metal layer, 52 alignment mark, 52b vertical strip, 62 alignment mark, 62a horizontal strip, 62b vertical strip.

Claims (8)

【特許請求の範囲】[Claims] 【請求項1】 基板上に金属材料で帯状に形成されたも
のであってその幅が5[μm]以下あるいはその厚さが
0.3[μm]以下である帯状体、を有するアライメン
トマークを備えた半導体装置。
1. An alignment mark having a band formed of a metal material on a substrate and having a width of 5 μm or less or a thickness of 0.3 μm or less. Equipped semiconductor device.
【請求項2】 アライメントマークは、帯状体を2本並
列に所定間隔を設けて配設したものであることを特徴と
する請求項1に記載の半導体装置。
2. The semiconductor device according to claim 1, wherein the alignment mark is formed by arranging two strips in parallel at a predetermined interval.
【請求項3】 アライメントマークは、2本並列に配設
された帯状体を所定位置において連結する連結部を設け
たものであることを特徴とする請求項2に記載の半導体
装置。
3. The semiconductor device according to claim 2, wherein the alignment mark is provided with a connecting portion that connects two strips arranged in parallel at a predetermined position.
【請求項4】 アライメントマークは、第一の帯状体と
第二の帯状体とをL状に配設したものであることを特徴
とする請求項1に記載の半導体装置。
4. The semiconductor device according to claim 1, wherein the alignment mark is formed by arranging a first band and a second band in an L shape.
【請求項5】 金属材料は、アルミニウム合金あるいは
銅であることを特徴とする請求項1に記載の半導体装
置。
5. The semiconductor device according to claim 1, wherein the metal material is an aluminum alloy or copper.
【請求項6】 基板上に金属材料で所定厚さの導電層を
形成する工程と、上記導電層に対してエッチングを行う
ことにより所定厚さの配線層及び幅が5[μm]以下あ
るいは厚さが0.3[μm]以下である帯状体を形成し
この帯状体をアライメントマークとする工程とを備えた
半導体装置の製造方法。
6. A step of forming a conductive layer of a predetermined thickness with a metal material on a substrate, and etching the conductive layer to form a wiring layer of a predetermined thickness and a width of 5 [μm] or less. Forming a strip having a thickness of 0.3 [μm] or less, and using the strip as an alignment mark.
【請求項7】 帯状体を形成しこの帯状体をアライメン
トマークとする工程は、導電層をエッチバックして厚さ
が0.3[μm]以下の帯状体を形成するエッチバック
工程を含むものであることを特徴とする請求項6に記載
の半導体装置の製造方法。
7. The step of forming a strip and using the strip as an alignment mark includes an etch-back step of etching back the conductive layer to form a strip having a thickness of 0.3 [μm] or less. 7. The method for manufacturing a semiconductor device according to claim 6, wherein:
【請求項8】 基板上に金属材料で所定厚さの導電層を
形成する工程と、この導電層の上に被覆層を形成する工
程と、上記被覆層及び上記導電層に対してエッチングを
行うことにより上記被覆層を反射防止膜とする所定厚さ
の配線層及び被覆層で被覆された所定幅の帯状の帯状体
を形成する工程と、所定の熱処理を行った後上記帯状体
上の被覆層を除去して上記帯状体をアライメントマーク
とする工程とを備えた半導体装置の製造方法。
8. A step of forming a conductive layer of a predetermined thickness with a metal material on a substrate, a step of forming a coating layer on the conductive layer, and etching the coating layer and the conductive layer. Forming a strip of a predetermined width covered with the wiring layer and the coating layer having a predetermined thickness by using the coating layer as an anti-reflection film, and coating the strip on the strip after performing a predetermined heat treatment. Removing the layer to use the strip as an alignment mark.
JP9242711A 1997-09-08 1997-09-08 Semiconductor device and manufacture thereof Pending JPH1187219A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9242711A JPH1187219A (en) 1997-09-08 1997-09-08 Semiconductor device and manufacture thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9242711A JPH1187219A (en) 1997-09-08 1997-09-08 Semiconductor device and manufacture thereof

Publications (1)

Publication Number Publication Date
JPH1187219A true JPH1187219A (en) 1999-03-30

Family

ID=17093113

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9242711A Pending JPH1187219A (en) 1997-09-08 1997-09-08 Semiconductor device and manufacture thereof

Country Status (1)

Country Link
JP (1) JPH1187219A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009054878A (en) * 2007-08-28 2009-03-12 Sanyo Electric Co Ltd Method of manufacturing integrated circuit, and integrated circuit using the same
JP2010056521A (en) * 2008-07-30 2010-03-11 Sharp Corp Semiconductor device
JP2011222963A (en) * 2010-01-15 2011-11-04 Rohm Co Ltd Semiconductor device and fabrication method for the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009054878A (en) * 2007-08-28 2009-03-12 Sanyo Electric Co Ltd Method of manufacturing integrated circuit, and integrated circuit using the same
JP2010056521A (en) * 2008-07-30 2010-03-11 Sharp Corp Semiconductor device
JP2011222963A (en) * 2010-01-15 2011-11-04 Rohm Co Ltd Semiconductor device and fabrication method for the same

Similar Documents

Publication Publication Date Title
JP3118899B2 (en) Alignment check pattern
JPH1187219A (en) Semiconductor device and manufacture thereof
US7226847B2 (en) Method of forming a semiconductor laser chip having a marker
US20040075179A1 (en) Structural design of alignment mark
JPS63224240A (en) Semiconductor integrated circuit device
JP2000182914A (en) Alignment mark
JP4352579B2 (en) Semiconductor chip and manufacturing method thereof
JPH0291940A (en) Manufacture of semiconductor device
JPS62155532A (en) Formation of positioning mark for semiconductor wafer
JPS63119528A (en) Manufacture of semiconductor device
JPH0629285A (en) Semiconductor device
JPH0551174B2 (en)
JPH0237747A (en) Manufacture of semiconductor device
JP2666383B2 (en) Semiconductor device
JP2666393B2 (en) Semiconductor device
JPH05267290A (en) Semiconductor integrated circuit and manufacture thereof
US20230170111A1 (en) Improved nickel chromium aluminum thin film resistor
JP2797929B2 (en) Semiconductor device
JPH11340541A (en) Semiconductor magnetoresistance element and manufacture thereof
JP2691175B2 (en) Patterned oxide superconducting film formation method
JPS62183590A (en) Manufacture of buried-type semiconductor laser element
JPS6246529A (en) Etching process
JPH05283378A (en) Manufacture of semiconductor device
JP2006033217A (en) Microstripline and characteristic impedance control method
JPH01152623A (en) Manufacture of semiconductor device