JP2666383B2 - Semiconductor device - Google Patents
Semiconductor deviceInfo
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置の特にアライメントマークの構
造に関するものである。The present invention relates to a semiconductor device, and more particularly to a structure of an alignment mark.
［従来の技術］ 従来のスクライブ領域に形成されたアライメントマー
クの構造は、特開60−35514のように単純にアライナー
メーカーの所望するアライメントマークをスクライブ領
域の半導体基板上に形成したものであった。[Prior Art] A conventional alignment mark formed in a scribe area has a structure in which an alignment mark desired by an aligner maker is simply formed on a semiconductor substrate in a scribe area as disclosed in JP-A-60-35514. .
［発明が解決しようとする課題］ しかし、前述の従来技術では、特に金属配線層のアラ
イメントマークの場合、前記アライメントマークの下の
半導体基板が前記アライメントマークを形成する時のフ
ォトエッチング工程時のエッチングにおいて、エッチン
グされてえぐられたり、後工程の絶縁膜形成時の前洗浄
としての弗化水素酸水溶液によるエッチングによっても
エッチングされてさらにえぐられることになる。このよ
うな状況においても前記アライメントマークの寸法が十
分に太ければ問題はないが、半導体装置そのものがより
微細化される中で、使用するアライナーも縮小投影露光
装置（以下ステッパーと記す）となり、アライメントマ
ークも２μｍ前後という細い物になって来ているため
に、エッチングのされ工合によっては、アライメントマ
ークが半導体基板に保持され得なくなる程までエッチン
グされてしまい、アライメントマークのパターンの一部
または全てが半導体基板より剥離してしまう事が発生す
る。[Problems to be Solved by the Invention] However, in the above-described conventional technology, particularly in the case of an alignment mark of a metal wiring layer, etching is performed in a photoetching step when the semiconductor substrate below the alignment mark forms the alignment mark. In the above, etching is performed, and etching is further performed by etching with a hydrofluoric acid aqueous solution as pre-cleaning when forming an insulating film in a later step. In such a situation, there is no problem if the size of the alignment mark is sufficiently large. However, as the semiconductor device itself is further miniaturized, an aligner to be used also becomes a reduced projection exposure apparatus (hereinafter referred to as a stepper). Since the alignment mark is also becoming thin, about 2 μm, depending on the etching process, the alignment mark is etched to such an extent that the alignment mark cannot be held on the semiconductor substrate. May be separated from the semiconductor substrate.
この場合、当然正規位のアライメントマークではない
ために後工程のアライメントにおいてアライメント不能
となり、半導体装置の製造に大きな支障をきたすもので
ある。In this case, since the alignment mark is not a normal alignment mark, the alignment cannot be performed in the alignment in the subsequent process, which greatly hinders the manufacture of the semiconductor device.
また、問題はこればかりではなく、剥離したアライメ
ントマークのパターンの１つ１つが、同一の半導体基板
上に付着した場合は、金属配線層の有効パターン内の特
に配線パターン間に付着した時は電気的短絡を発生させ
てその半導体装置は不良品となり、多く発生すれば歩留
り低下という大きな問題を引きおこす。また、その検査
時には、不良品と判定されなくても、長期間の使用にお
いて不良となる事もあり、信頼性低下を招くものであ
り、半導体装置そのものや、製造メーカーの社会的信頼
度を大きく低下させるものである。これは、製造上の支
障や歩留り低下等よりもより重大な問題であると考えら
れるものである。In addition, the problem is not limited to this, and when each of the peeled alignment mark patterns adheres to the same semiconductor substrate, an electrical pattern is generated when the pattern is attached to the effective pattern of the metal wiring layer, especially between the wiring patterns. The semiconductor device becomes defective due to the occurrence of a short circuit, and if the semiconductor device is frequently generated, a serious problem of lowering the yield is caused. Also, at the time of inspection, even if it is not determined to be defective, it may become defective in long-term use, leading to a decrease in reliability, greatly increasing the social reliability of the semiconductor device itself and the manufacturer. It lowers. This is considered to be a more serious problem than a hindrance in production and a decrease in yield.
そこで本発明は、前述のような問題点を解決するもの
で、その目的とするところは、半導体基板より剥離しな
いアライメントマークを提供するところにある。Therefore, the present invention solves the above-mentioned problems, and an object of the present invention is to provide an alignment mark which does not peel off from a semiconductor substrate.
［課題を解決するための手段］ 本発明の半導体装置はスクライブ領域に形成する金属
配線層のアライメントマークを半導体基板の上に第１絶
縁膜を介して配線形成し、その上部に第２絶縁膜を形成
した事を特徴とする。[Means for Solving the Problems] In the semiconductor device of the present invention, an alignment mark of a metal wiring layer formed in a scribe region is formed on a semiconductor substrate through a first insulating film, and a second insulating film is formed thereon. It is characterized by having formed.
［実施例］ 第１図は本発明の実施例のスクライブ領域のアライメ
ントマークの平面図であり、第２図は断面図である。Embodiment FIG. 1 is a plan view of an alignment mark in a scribe area according to an embodiment of the present invention, and FIG. 2 is a sectional view.
スクライブ領域６に形成されたステッパー用の金属配
線層のアライメントマーク３は、半導体基板１の上に形
成した第１絶縁膜２の上に形成されている。さらにはア
ライメントマーク３の上に、第２絶縁膜４を形成しその
上にパッシベーション膜５を形成した。The alignment mark 3 of the metal wiring layer for the stepper formed in the scribe region 6 is formed on the first insulating film 2 formed on the semiconductor substrate 1. Further, a second insulating film 4 was formed on the alignment mark 3, and a passivation film 5 was formed thereon.
この構造によれば、金属配線層のアライメントマーク
３の下の半導体基板１はエッチングされる事はなくな
り、アライメントマーク３は保持される。According to this structure, the semiconductor substrate 1 below the alignment mark 3 of the metal wiring layer is not etched, and the alignment mark 3 is held.
［発明の効果］ 以上述べたように、本発明によれば、スクライブ領域
に形成された金属配線層のアライメントマークは、後工
程のエッチング及び処理において、剥離する事なく保持
され、アライメント不能になる事もなくなり半導体装置
の製造に大きな支障を与える事はなくなった。また、ア
ライメントマークの剥離により生じた初期不良はなくな
り歩留りは向上しコスト低減がはかられコストパフォー
マンスは大きくなった。さらに、長期信頼性の向上もは
かられることも明らかであり、効果は大きなものであ
る。[Effects of the Invention] As described above, according to the present invention, the alignment mark of the metal wiring layer formed in the scribe region is retained without being peeled off in subsequent etching and processing, and alignment becomes impossible. As a result, the production of the semiconductor device is not greatly hindered. In addition, the initial failure caused by the separation of the alignment mark is eliminated, the yield is improved, the cost is reduced, and the cost performance is enhanced. Furthermore, it is clear that long-term reliability can be improved, and the effect is significant.
本発明の効果は、金属配線層のアライメントマークの
半導体基板からの剥離を防止する手段としてアライメン
トマークの下に半導体基板よりエッチングされにくい膜
質の絶縁膜を形成するものであり、その膜質の種類や膜
厚、パターンの形等によっていろいろな組み合せが可能
であり、応用範囲、自由度の大きい発明と言える。よっ
て実施例で示したアライメントマークの周辺にのみ形成
してもスクライブ領域全体において形成しても同等の効
果は得られるものである。The effect of the present invention is to form an insulating film having a film quality that is hardly etched by the semiconductor substrate under the alignment mark as a means for preventing the alignment mark of the metal wiring layer from being peeled from the semiconductor substrate. Various combinations are possible depending on the film thickness, the shape of the pattern, and the like, and it can be said that the invention has a wide range of application and flexibility. Therefore, the same effect can be obtained by forming the alignment mark only around the alignment mark shown in the embodiment or the entire scribe area.
さらには、本発明の効果はアライメントマークのみに
ではなく、スクライブ領域に形成される他の金属配線層
のパターン（たとえば、アライメントずれを測定するパ
ターン，解像度を検査するパターン，工程を識別するた
めのパターン等）に実施しても同様の効果を得ることが
できるものである。Further, the effect of the present invention is not limited to the alignment mark, but is a pattern of another metal wiring layer formed in the scribe region (for example, a pattern for measuring misalignment, a pattern for checking resolution, and a process for identifying a process. Pattern etc.), the same effect can be obtained.
第１図は本発明の実施例のスクライブ領域のアライメン
トマークの平面図。 第２図は本発明の実施例のスクライブ領域のアライメン
トマークの断面図。 １……半導体基板 ２……第１絶縁膜 ３……金属配線層のアライメントマーク ４……第２絶縁膜 ５……パッシベーション膜 ６……スクライブ領域FIG. 1 is a plan view of an alignment mark in a scribe area according to an embodiment of the present invention. FIG. 2 is a sectional view of an alignment mark in a scribe area according to the embodiment of the present invention. DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate 2 ... First insulating film 3 ... Alignment mark of metal wiring layer 4 ... Second insulating film 5 ... Passivation film 6 ... Scribing area
Claims (6)
ライブ領域、前記スクライブ領域上に設けられた第１絶
縁膜、前記第１絶縁膜上に設けられたアライメントマー
ク、前記アライメントマーク上に被覆された第２絶縁膜
を有することを特徴とする半導体装置。A scribe region provided at a predetermined position on the semiconductor substrate; a first insulating film provided on the scribe region; an alignment mark provided on the first insulating film; and a coating on the alignment mark. A semiconductor device having a second insulating film formed.
なることを特徴とする請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein said alignment mark comprises a metal wiring layer.
幅よりも狭い幅を有するものであることを特徴とする請
求項１記載の半導体装置。3. The semiconductor device according to claim 1, wherein said first insulating film has a width smaller than a width of said scribe region.
られてなることを特徴とする請求項１記載の半導体装
置。4. The semiconductor device according to claim 1, wherein a surface protection film is provided on said second insulating film.
大なる面積を有するものであることを特徴とする請求項
１記載の半導体装置。5. The semiconductor device according to claim 1, wherein said second insulating film has a larger area than said first insulating film.
なる面積を有するものであることを特徴とする請求項４
記載の半導体装置。6. The surface protection film according to claim 4, wherein the surface protection film has a larger area than the second insulating film.
13. The semiconductor device according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162877A JP2666383B2 (en) | 1988-06-30 | 1988-06-30 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63162877A JP2666383B2 (en) | 1988-06-30 | 1988-06-30 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212807A JPH0212807A (en) | 1990-01-17 |
| JP2666383B2 true JP2666383B2 (en) | 1997-10-22 |
Family
ID=15762966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63162877A Expired - Fee Related JP2666383B2 (en) | 1988-06-30 | 1988-06-30 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2666383B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5702567A (en) * | 1995-06-01 | 1997-12-30 | Kabushiki Kaisha Toshiba | Plurality of photolithographic alignment marks with shape, size and spacing based on circuit pattern features |
| JP7016684B2 (en) * | 2017-12-07 | 2022-02-07 | エイブリック株式会社 | Semiconductor device, position detection method for semiconductor device, and manufacturing method for semiconductor device |
-
1988
- 1988-06-30 JP JP63162877A patent/JP2666383B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0212807A (en) | 1990-01-17 |
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