JPH1186719A - 電界放射型素子の製造方法 - Google Patents
電界放射型素子の製造方法Info
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- JPH1186719A JPH1186719A JP24136497A JP24136497A JPH1186719A JP H1186719 A JPH1186719 A JP H1186719A JP 24136497 A JP24136497 A JP 24136497A JP 24136497 A JP24136497 A JP 24136497A JP H1186719 A JPH1186719 A JP H1186719A
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- electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J9/00—Apparatus or processes specially adapted for the manufacture, installation, removal, maintenance of electric discharge tubes, discharge lamps, or parts thereof; Recovery of material from discharge tubes or lamps
- H01J9/02—Manufacture of electrodes or electrode systems
- H01J9/022—Manufacture of electrodes or electrode systems of cold cathodes
- H01J9/025—Manufacture of electrodes or electrode systems of cold cathodes of field emission cathodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J2209/00—Apparatus and processes for manufacture of discharge tubes
- H01J2209/02—Manufacture of cathodes
- H01J2209/022—Cold cathodes
- H01J2209/0223—Field emission cathodes
- H01J2209/0226—Sharpening or resharpening of emitting point or edge
Abstract
(57)【要約】
【課題】 短時間かつ簡単に電子放出部の先端部を先鋭
化することができる電界放射型素子の製造方法を提供す
ることを課題とする。 【解決手段】 電界を印加することにより電子を放出す
ることができる導電性材料で形成された複数の電子放出
部（４）を配列したアレイ素子を用意する工程と、複数
の電子放出部に同時に粒子ビーム（５）を照射すること
により、複数の電子放出部の先端部（１５）をミリング
し先鋭化する工程とを含む。
化することができる電界放射型素子の製造方法を提供す
ることを課題とする。 【解決手段】 電界を印加することにより電子を放出す
ることができる導電性材料で形成された複数の電子放出
部（４）を配列したアレイ素子を用意する工程と、複数
の電子放出部に同時に粒子ビーム（５）を照射すること
により、複数の電子放出部の先端部（１５）をミリング
し先鋭化する工程とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、電界放射型素子の
製造方法に関し、特に先端の曲率半径および頂角を小さ
くするための電界放射型素子の製造方法に関する。
製造方法に関し、特に先端の曲率半径および頂角を小さ
くするための電界放射型素子の製造方法に関する。
【０００２】
【従来の技術】電界放射型素子は、電界集中を利用し
て、先鋭なエミッタ（電界放出陰極）の先端から電子を
放出させる素子である。例えば、フラットパネルディス
プレイは、多数のエミッタを配列した電界放射エミッタ
アレイ（ＦＥＡ）を用いて構成できる。それぞれのエミ
ッタは、ディスプレイの各画素の輝度等を制御する。
て、先鋭なエミッタ（電界放出陰極）の先端から電子を
放出させる素子である。例えば、フラットパネルディス
プレイは、多数のエミッタを配列した電界放射エミッタ
アレイ（ＦＥＡ）を用いて構成できる。それぞれのエミ
ッタは、ディスプレイの各画素の輝度等を制御する。
【０００３】従来技術による電界放射型素子の製造方法
を説明する。まず、エミッタ材料でエミッタの概略的な
形状を形成する。その後、エミッタの先端部に集束イオ
ンビーム（ＦＩＢ：focuced ion beam）を照射して、エ
ミッタの先端部を先鋭化する技術が提案されている。そ
の技術は、M.Takai et al, "Tip Surface Modification
of Si Field Emitter Arrays", Proceedings of The 2
nd International Display Workshops（時期：１９９５
年１０月１９日、場所：静岡県浜松市）により発表され
ている。
を説明する。まず、エミッタ材料でエミッタの概略的な
形状を形成する。その後、エミッタの先端部に集束イオ
ンビーム（ＦＩＢ：focuced ion beam）を照射して、エ
ミッタの先端部を先鋭化する技術が提案されている。そ
の技術は、M.Takai et al, "Tip Surface Modification
of Si Field Emitter Arrays", Proceedings of The 2
nd International Display Workshops（時期：１９９５
年１０月１９日、場所：静岡県浜松市）により発表され
ている。
【０００４】この技術は、ＦＩＢを用いることによりエ
ミッタの先鋭化を実現している。ＦＩＢは、Ｇａ等の原
子量が大きな物質のイオンを電子レンズ等を使用して極
めて小さな径のビームに集束させてから、そのビームを
エミッタに照射する。
ミッタの先鋭化を実現している。ＦＩＢは、Ｇａ等の原
子量が大きな物質のイオンを電子レンズ等を使用して極
めて小さな径のビームに集束させてから、そのビームを
エミッタに照射する。
【０００５】その径は、２０〜２４０ｎｍであり、１つ
のエミッタの先端部の径よりも小さい。１つ１つのエミ
ッタにビームを所定時間だけ照射した状態を保持するに
は、高精度のアライメントが必要である。ＦＩＢを用い
た方法は、エミッタの数が多くなると、処理時間が長く
なる。
のエミッタの先端部の径よりも小さい。１つ１つのエミ
ッタにビームを所定時間だけ照射した状態を保持するに
は、高精度のアライメントが必要である。ＦＩＢを用い
た方法は、エミッタの数が多くなると、処理時間が長く
なる。
【０００６】また、ＦＩＢは、実効的なビームを得るた
めにビームをレンズ系に通さなければならない。さら
に、ビーム径が小さいので、エミッタの先端部との位置
決めをするためにアライメント系も必要である。レンズ
系及びアライメント系が必要であるので、装置が複雑か
つ高価である。
めにビームをレンズ系に通さなければならない。さら
に、ビーム径が小さいので、エミッタの先端部との位置
決めをするためにアライメント系も必要である。レンズ
系及びアライメント系が必要であるので、装置が複雑か
つ高価である。
【０００７】
【発明が解決しようとする課題】従来技術によれば、エ
ミッタ毎にアライメントを行ってビームを照射するの
で、全てのエミッタの先端部を先鋭化するには長時間を
要する。また、ＦＩＢを行うには、レンズ系及びアライ
メント系を必要とするので、装置が複雑かつ高価にな
る。
ミッタ毎にアライメントを行ってビームを照射するの
で、全てのエミッタの先端部を先鋭化するには長時間を
要する。また、ＦＩＢを行うには、レンズ系及びアライ
メント系を必要とするので、装置が複雑かつ高価にな
る。
【０００８】本発明の目的は、短時間かつ簡単にエミッ
タ（電子放出部）の先端部を先鋭化することができる電
界放射型素子の製造方法を提供することである。
タ（電子放出部）の先端部を先鋭化することができる電
界放射型素子の製造方法を提供することである。
【０００９】
【課題を解決するための手段】本発明の一観点によれ
ば、（ａ）電界を印加することにより電子を放出するこ
とができる導電性材料で形成された複数の電子放出部を
配列したアレイ素子を用意する工程と、（ｂ）前記複数
の電子放出部に同時に粒子ビームを照射することによ
り、該複数の電子放出部の先端部をミリングし先鋭化す
る工程とを含む電界放射型素子の製造方法が提供され
る。
ば、（ａ）電界を印加することにより電子を放出するこ
とができる導電性材料で形成された複数の電子放出部を
配列したアレイ素子を用意する工程と、（ｂ）前記複数
の電子放出部に同時に粒子ビームを照射することによ
り、該複数の電子放出部の先端部をミリングし先鋭化す
る工程とを含む電界放射型素子の製造方法が提供され
る。
【００１０】電子放出部に粒子ビームを照射すると、電
子放出部の先端部はミリングにより先鋭化される。粒子
ビームを複数の電子放出部に同時に照射すると、複数の
電子放出部の先端部を同時に先鋭化させることができ
る。
子放出部の先端部はミリングにより先鋭化される。粒子
ビームを複数の電子放出部に同時に照射すると、複数の
電子放出部の先端部を同時に先鋭化させることができ
る。
【００１１】
【発明の実施の形態】図１〜４は、本発明の第１の実施
例による電界放射型素子の製造方法を示す図である。
例による電界放射型素子の製造方法を示す図である。
【００１２】図１に示すように、層間絶縁膜２、ゲート
層３、及びエミッタ４が設けられた基板１を用意する。
この基板は、例えば以下の工程により形成することがで
きる。
層３、及びエミッタ４が設けられた基板１を用意する。
この基板は、例えば以下の工程により形成することがで
きる。
【００１３】（１）例えばＳｉからなる基板１の全面
に、例えばＳｉＯ2 からなる層間絶縁膜２を気相成長法
（ＣＶＤ）により堆積する。
に、例えばＳｉＯ2 からなる層間絶縁膜２を気相成長法
（ＣＶＤ）により堆積する。
【００１４】（２）層間絶縁膜２の上に、例えばＰ又は
Ｂをドープした多結晶Ｓｉからなるゲート層３をＣＶＤ
により堆積する。ゲート層３は、多結晶Ｓｉの他、非晶
質Ｓｉ、ＷＳｉx 、ＭｏＳｉx 、ＴａＳｉx 、Ａｌ、Ｃ
ｕ、Ｗでもよい。成膜法としては、ＣＶＤの他、スパッ
タリング等を用いることができる。ゲート層の上にさら
に犠牲膜を積んでもよい。
Ｂをドープした多結晶Ｓｉからなるゲート層３をＣＶＤ
により堆積する。ゲート層３は、多結晶Ｓｉの他、非晶
質Ｓｉ、ＷＳｉx 、ＭｏＳｉx 、ＴａＳｉx 、Ａｌ、Ｃ
ｕ、Ｗでもよい。成膜法としては、ＣＶＤの他、スパッ
タリング等を用いることができる。ゲート層の上にさら
に犠牲膜を積んでもよい。
【００１５】（３）ゲート層３及び層間絶縁膜２をフォ
トリソグラフィ及び異方エッチングにより局所的に除去
し、後にエミッタ４を形成すべき位置に複数の孔（ゲー
トホール）を形成する。その孔の底では、基板１が露出
している。
トリソグラフィ及び異方エッチングにより局所的に除去
し、後にエミッタ４を形成すべき位置に複数の孔（ゲー
トホール）を形成する。その孔の底では、基板１が露出
している。
【００１６】（４）基板の全面に、例えばＳｉＯ2 から
なる犠牲膜をＣＶＤにより薄く等方的に堆積する。続い
て、異方性エッチングで平坦面上の犠牲膜をエッチング
で除去する。層間絶縁膜２及びゲート膜３の側面には、
犠牲膜がサイドウォールとして形成される。この犠牲膜
は、図１におけるエミッタ４と、層間絶縁膜２及びゲー
ト膜３との間の隙間の部分に相当する。
なる犠牲膜をＣＶＤにより薄く等方的に堆積する。続い
て、異方性エッチングで平坦面上の犠牲膜をエッチング
で除去する。層間絶縁膜２及びゲート膜３の側面には、
犠牲膜がサイドウォールとして形成される。この犠牲膜
は、図１におけるエミッタ４と、層間絶縁膜２及びゲー
ト膜３との間の隙間の部分に相当する。
【００１７】（５）上記の工程（３）で形成した孔（ゲ
ートホール）に、例えばＴｉＮからなるエミッタ４を反
応性スパッタ法により堆積する。エミッタ４は、当該孔
を埋める。エミッタ４は、ＴｉＮの他、Ｍｏ、Ｃｒ、Ｔ
ｉ、Ｗでもよい。スパッタ法の他、ＣＶＤを用いてもよ
い。
ートホール）に、例えばＴｉＮからなるエミッタ４を反
応性スパッタ法により堆積する。エミッタ４は、当該孔
を埋める。エミッタ４は、ＴｉＮの他、Ｍｏ、Ｃｒ、Ｔ
ｉ、Ｗでもよい。スパッタ法の他、ＣＶＤを用いてもよ
い。
【００１８】（６）エミッタ４をエッチバックして、所
定形状のエミッタ４を得る。 （７）層間絶縁膜２及びゲート膜３の側面にある犠牲膜
をエッチングにより除去する。
定形状のエミッタ４を得る。 （７）層間絶縁膜２及びゲート膜３の側面にある犠牲膜
をエッチングにより除去する。
【００１９】以上の工程により、基板１上に複数のエミ
ッタ４が形成される。１つのゲートホールには、１つの
エミッタ４が形成される。エミッタ４の先端部（エミッ
タ４の上部）は、円筒形状になっており、その頂１１は
平坦になっている。なお、エミッタ４は、円筒形状に限
定されず、例えば四角柱でもよい。
ッタ４が形成される。１つのゲートホールには、１つの
エミッタ４が形成される。エミッタ４の先端部（エミッ
タ４の上部）は、円筒形状になっており、その頂１１は
平坦になっている。なお、エミッタ４は、円筒形状に限
定されず、例えば四角柱でもよい。
【００２０】次に、図２に示すように、例えばＡｒイオ
ン５を基板全面に照射する。Ａｒイオン５は、基板の表
面をミリングする。イオンミリングは、イオン化した原
子を対象物に衝突させることにより、運動エネルギーを
対象物に与えて、対象物を物理的に弾き飛ばすことによ
って除去する処理（物理スパッタ）であり、特に、イオ
ン化した原子を実質的に集束させることなく、複数のエ
ミッタ４がイオン化した原子に同時にさらされるような
処理である。
ン５を基板全面に照射する。Ａｒイオン５は、基板の表
面をミリングする。イオンミリングは、イオン化した原
子を対象物に衝突させることにより、運動エネルギーを
対象物に与えて、対象物を物理的に弾き飛ばすことによ
って除去する処理（物理スパッタ）であり、特に、イオ
ン化した原子を実質的に集束させることなく、複数のエ
ミッタ４がイオン化した原子に同時にさらされるような
処理である。
【００２１】イオンミリング（イオンビーム）の条件
は、例えば、Ａｒイオンガスを用いて、加速エネルギを
７００ｅＶとし、電流を８００ｍＡとする。エミッタ４
がＡｕ，Ａｇ，Ｐｔ，Ｐｄ，Ｃｕ等の貴金属の場合、イ
オンビームの入射角は基板法線方向に対して３０〜６０
度が好ましく、その場合は基板を回転させながらイオン
ビームを照射する必要がある。エミッタ４が貴金属以外
の材料、例えばＳｉ，ＷＳｉ，Ａｌ，ＴｉＮ等の場合、
イオンビームの入射角は基板法線方向に対してほぼ０度
が好ましい。
は、例えば、Ａｒイオンガスを用いて、加速エネルギを
７００ｅＶとし、電流を８００ｍＡとする。エミッタ４
がＡｕ，Ａｇ，Ｐｔ，Ｐｄ，Ｃｕ等の貴金属の場合、イ
オンビームの入射角は基板法線方向に対して３０〜６０
度が好ましく、その場合は基板を回転させながらイオン
ビームを照射する必要がある。エミッタ４が貴金属以外
の材料、例えばＳｉ，ＷＳｉ，Ａｌ，ＴｉＮ等の場合、
イオンビームの入射角は基板法線方向に対してほぼ０度
が好ましい。
【００２２】エミッタ４の頂の平坦部１１は、Ａｒイオ
ン５による物理スパッタにより除去され、それと同時
に、エミッタ４の先端部の角部も物理スパッタにより除
去され角部だった箇所に斜面１２が形成される。
ン５による物理スパッタにより除去され、それと同時
に、エミッタ４の先端部の角部も物理スパッタにより除
去され角部だった箇所に斜面１２が形成される。
【００２３】一方、ゲート膜３においても平坦部１３が
Ａｒイオン５による物理スパッタにより除去され、それ
と同時に、角部もＡｒイオンの物理スパッタにより除去
され、エミッタ４の角部と同様に斜面１４が形成され
る。
Ａｒイオン５による物理スパッタにより除去され、それ
と同時に、角部もＡｒイオンの物理スパッタにより除去
され、エミッタ４の角部と同様に斜面１４が形成され
る。
【００２４】このような斜面１２，１４の形成は、複数
のエミッタ４及びゲート膜２の角部において同時に進行
して行く。イオンミリング（イオンビーム）の条件は、
基板面内で均一に上記斜面が形成されるように選ぶこと
が好ましい。
のエミッタ４及びゲート膜２の角部において同時に進行
して行く。イオンミリング（イオンビーム）の条件は、
基板面内で均一に上記斜面が形成されるように選ぶこと
が好ましい。
【００２５】図３に示すように、さらに基板をＡｒイオ
ン５でイオンミリングすると、エミッタ４及びゲート膜
３の平坦部１１，１３はさらに物理スパッタにより除去
されて垂直方向に沿った厚みが減少する。また、エミッ
タ４及びゲート膜３の角部も角度θの方向にさらに除去
されて、角部に形成される斜面１２，１４の面積が拡大
する。次に、角度θについて説明する。
ン５でイオンミリングすると、エミッタ４及びゲート膜
３の平坦部１１，１３はさらに物理スパッタにより除去
されて垂直方向に沿った厚みが減少する。また、エミッ
タ４及びゲート膜３の角部も角度θの方向にさらに除去
されて、角部に形成される斜面１２，１４の面積が拡大
する。次に、角度θについて説明する。
【００２６】Ａｒイオン５を基板に対して垂直方向に照
射したときの基板法線方向となす角をθとする。ここ
で、エミッタ電極２７がＳｉ、ＷＳｉ、Ａｌ、ＴｉＮ等
貴金属以外の材料の場合を例に説明する。
射したときの基板法線方向となす角をθとする。ここ
で、エミッタ電極２７がＳｉ、ＷＳｉ、Ａｌ、ＴｉＮ等
貴金属以外の材料の場合を例に説明する。
【００２７】イオンビームの入射角度θが０°から順次
大きくなるに従って、ミリングレートは速くなる。例え
ば、θが４０°〜６０°の傾斜のとき、平坦面は最大の
ミリングレートとなる。角部を有するエミッタ４又はゲ
ート膜３の表面をイオンビームの入射角度θ＝０°にし
てイオンミリングしたとき、その角部ではミリングが最
大ミリングレートとなるような斜面傾斜角度θ＝４０°
〜６０°で進行する。
大きくなるに従って、ミリングレートは速くなる。例え
ば、θが４０°〜６０°の傾斜のとき、平坦面は最大の
ミリングレートとなる。角部を有するエミッタ４又はゲ
ート膜３の表面をイオンビームの入射角度θ＝０°にし
てイオンミリングしたとき、その角部ではミリングが最
大ミリングレートとなるような斜面傾斜角度θ＝４０°
〜６０°で進行する。
【００２８】図４に示すように、さらに基板をＡｒイオ
ン５でイオンミリングすると、図中、エミッタ４の角部
の一方の斜面１２ａと他方の斜面１２ｂとがさらに拡大
し、斜面１２ａと斜面１２ｂとが交差する。エミッタ４
は円筒状なので、この時エミッタ４の先端は円錐形状と
なっている。その結果、エミッタの上部の交差部に鋭い
先端部分１５が形成される。また、ゲート膜３の角部に
おいても、斜面１４の面積の拡大が進む。
ン５でイオンミリングすると、図中、エミッタ４の角部
の一方の斜面１２ａと他方の斜面１２ｂとがさらに拡大
し、斜面１２ａと斜面１２ｂとが交差する。エミッタ４
は円筒状なので、この時エミッタ４の先端は円錐形状と
なっている。その結果、エミッタの上部の交差部に鋭い
先端部分１５が形成される。また、ゲート膜３の角部に
おいても、斜面１４の面積の拡大が進む。
【００２９】以上のように、基板全面にＡｒイオン５を
照射することにより、複数のエミッタ４の先端部を同時
に先鋭化させることができる。これにより、短時間でエ
ミッタの先端部を先鋭化することができ、スループット
を向上させることができる。
照射することにより、複数のエミッタ４の先端部を同時
に先鋭化させることができる。これにより、短時間でエ
ミッタの先端部を先鋭化することができ、スループット
を向上させることができる。
【００３０】また、基板全面にＡｒイオンを照射するの
で、イオンビームを１つのエミッタのみに照射するため
のアライメント系、及びイオンビームを集束するための
レンズ系が不要になり、装置が簡単かつ安価になる。
で、イオンビームを１つのエミッタのみに照射するため
のアライメント系、及びイオンビームを集束するための
レンズ系が不要になり、装置が簡単かつ安価になる。
【００３１】なお、上記のミリングは、Ａｒイオン粒子
の他、他のイオン粒子で行ってもよい。また、イオンビ
ームの他、イオン化していない粒子ビームを照射するこ
とによりミリングを行ってもよい。
の他、他のイオン粒子で行ってもよい。また、イオンビ
ームの他、イオン化していない粒子ビームを照射するこ
とによりミリングを行ってもよい。
【００３２】また、ミリング前のエミッタ４の形状は、
円筒形状に限定されず、その頂も平坦である場合に限定
されない。エミッタ４の先端部が多少尖っていても、上
記のミリングを行うことにより、より先鋭化させること
ができる。
円筒形状に限定されず、その頂も平坦である場合に限定
されない。エミッタ４の先端部が多少尖っていても、上
記のミリングを行うことにより、より先鋭化させること
ができる。
【００３３】図５は、電界放射型素子を用いたフラット
パネルディスプレイの断面図である。
パネルディスプレイの断面図である。
【００３４】電界放射型素子は、上記の実施例により製
造されたものを用いる。絶縁体からなる支持基板６１の
上に、Ａｌ又はＣｕ等からなる配線層６２と多結晶Ｓｉ
等からなる抵抗層６３が形成される。抵抗層６３の上に
は、頂角及び曲率半径の小さい先端を持つエミッタ電極
６４が多数配列され、電界放射エミッタアレイ（ＦＥ
Ａ）を形成する。ゲート電極６５は、各エミッタ電極６
４の先端付近に開口を有し、図示しないが開口ごとに独
立して電圧を印加することができる。複数のエミッタ電
極６４も、それぞれ独立して電圧を印加することができ
る。
造されたものを用いる。絶縁体からなる支持基板６１の
上に、Ａｌ又はＣｕ等からなる配線層６２と多結晶Ｓｉ
等からなる抵抗層６３が形成される。抵抗層６３の上に
は、頂角及び曲率半径の小さい先端を持つエミッタ電極
６４が多数配列され、電界放射エミッタアレイ（ＦＥ
Ａ）を形成する。ゲート電極６５は、各エミッタ電極６
４の先端付近に開口を有し、図示しないが開口ごとに独
立して電圧を印加することができる。複数のエミッタ電
極６４も、それぞれ独立して電圧を印加することができ
る。
【００３５】エミッタ電極６４およびゲート電極６５を
含む電子源に対向して、ガラスまたは石英等からなる透
明基板６６を含む対向基板が配置される。対向基板は、
透明基板６６の下にＩＴＯ等からなる透明電極（アノー
ド電極）６７が配置され、さらにその下に蛍光材６８が
配置される。
含む電子源に対向して、ガラスまたは石英等からなる透
明基板６６を含む対向基板が配置される。対向基板は、
透明基板６６の下にＩＴＯ等からなる透明電極（アノー
ド電極）６７が配置され、さらにその下に蛍光材６８が
配置される。
【００３６】電子源と対向基板とは、透明電極６７とエ
ミッタ電極６４の間の距離が０．１〜５ｍｍ程度に保た
れるように、接着剤を塗布したガラス基板からなるスペ
ーサ７０を介して接合される。接着剤には、例えば低融
点ガラスが用いられる。
ミッタ電極６４の間の距離が０．１〜５ｍｍ程度に保た
れるように、接着剤を塗布したガラス基板からなるスペ
ーサ７０を介して接合される。接着剤には、例えば低融
点ガラスが用いられる。
【００３７】なお、スペーサ７０としてガラス基板を用
いず、エポキシ樹脂等の接着剤中にガラスビーズ等を分
散させてスペーサ７０を構成することもできる。
いず、エポキシ樹脂等の接着剤中にガラスビーズ等を分
散させてスペーサ７０を構成することもできる。
【００３８】ゲッター材７１は、例えばＴｉ、Ａｌ、Ｍ
ｇ等で形成され、放出ガスがエミッタ電極６４の表面に
再付着するのを防止する。
ｇ等で形成され、放出ガスがエミッタ電極６４の表面に
再付着するのを防止する。
【００３９】対向基板には、予め排気管６９が形成され
ている。排気管６９を利用して、フラットパネルディス
プレイの内部を１０-5〜１０-9Ｔｏｒｒ程度まで真空排
気した後、バーナー等で排気管６９を封止する。その
後、アノード電極（透明電極）６７、エミッタ電極６
４、ゲート電極６５の配線を行い、フラットパネルディ
スプレイを完成させる。
ている。排気管６９を利用して、フラットパネルディス
プレイの内部を１０-5〜１０-9Ｔｏｒｒ程度まで真空排
気した後、バーナー等で排気管６９を封止する。その
後、アノード電極（透明電極）６７、エミッタ電極６
４、ゲート電極６５の配線を行い、フラットパネルディ
スプレイを完成させる。
【００４０】フラットパネルディスプレイは、多数の３
極管を有する。３極管は、アノード電極（透明基板）６
７とエミッタ電極６４とゲート電極６５を有する。ゲー
ト電極６５は、多数のゲートホールを有する。各ゲート
ホールに対応して、各エミッタ電極６４が形成される。
極管を有する。３極管は、アノード電極（透明基板）６
７とエミッタ電極６４とゲート電極６５を有する。ゲー
ト電極６５は、多数のゲートホールを有する。各ゲート
ホールに対応して、各エミッタ電極６４が形成される。
【００４１】アノード電極６７は、常に正電位に保持さ
れている。各３極管は、エミッタ配線とゲート配線とに
より２次元的に選択される。つまり、電圧が印加された
エミッタ配線とゲート配線との交点に配置される３極管
が選択される。
れている。各３極管は、エミッタ配線とゲート配線とに
より２次元的に選択される。つまり、電圧が印加された
エミッタ配線とゲート配線との交点に配置される３極管
が選択される。
【００４２】選択された３極管のエミッタ電極６４およ
びゲート電極６５には、それぞれ負電位および正電位が
与えられ、エミッタ電極６４からアノード電極６７に向
けて電子が放出される。エミッタ電極６４から放出され
る電子は、蛍光材６８に照射され発光する。
びゲート電極６５には、それぞれ負電位および正電位が
与えられ、エミッタ電極６４からアノード電極６７に向
けて電子が放出される。エミッタ電極６４から放出され
る電子は、蛍光材６８に照射され発光する。
【００４３】図６（Ａ）〜（Ｄ）、図７（Ｅ）〜（Ｈ）
は、本発明の第２の実施例による電界放射型素子の製造
方法を示す図である。
は、本発明の第２の実施例による電界放射型素子の製造
方法を示す図である。
【００４４】図６（Ａ）に示すように、基板２０ａ上
に、第１の犠牲膜２０ｂ、ゲート電極３５ｂ、第２の犠
牲膜２２を順次積層する。この製造方法を、以下詳細に
説明する。
に、第１の犠牲膜２０ｂ、ゲート電極３５ｂ、第２の犠
牲膜２２を順次積層する。この製造方法を、以下詳細に
説明する。
【００４５】基板２０ａは、例えばＳｉからなる。ま
ず、基板２０ａ上に、第１の犠牲膜２０ｂとしてＳｉＮ
をＣＶＤ法により、例えば０．２μｍ成膜する。成膜条
件は、例えば、原料ガスとしてＮＨ3 ＋ＳｉＨ4 ＋Ｎ2
を用い、基板温度を８００℃とする。
ず、基板２０ａ上に、第１の犠牲膜２０ｂとしてＳｉＮ
をＣＶＤ法により、例えば０．２μｍ成膜する。成膜条
件は、例えば、原料ガスとしてＮＨ3 ＋ＳｉＨ4 ＋Ｎ2
を用い、基板温度を８００℃とする。
【００４６】ＳｉＮは、減圧ＣＶＤ法により成膜しても
よい。その成膜条件は、原料ガスとしてＮＨ3 ＋ＳｉＣ
ｌ2 Ｈ2 ＋Ｎ2 を用い、基板温度を７７０℃とする。そ
の他、プラズマＣＶＤ法、ＥＣＲ−ＣＶＤ法、スパッタ
法によりＳｉＮを成膜してもよい。
よい。その成膜条件は、原料ガスとしてＮＨ3 ＋ＳｉＣ
ｌ2 Ｈ2 ＋Ｎ2 を用い、基板温度を７７０℃とする。そ
の他、プラズマＣＶＤ法、ＥＣＲ−ＣＶＤ法、スパッタ
法によりＳｉＮを成膜してもよい。
【００４７】次に、第１の犠牲膜２０ｂ上に、ＣＶＤ法
によりゲート電極３５ｂとして多結晶Ｓｉを例えば０．
２μｍ成膜する。成膜条件は、例えば、原料ガスとして
ＨｅベースのＳｉＨ4 を用い、基板温度を６２５℃とす
る。その多結晶ＳｉにＰやＢ等の不純物を拡散又はイオ
ン注入して、ゲート電極３５ｂの抵抗を下げる。
によりゲート電極３５ｂとして多結晶Ｓｉを例えば０．
２μｍ成膜する。成膜条件は、例えば、原料ガスとして
ＨｅベースのＳｉＨ4 を用い、基板温度を６２５℃とす
る。その多結晶ＳｉにＰやＢ等の不純物を拡散又はイオ
ン注入して、ゲート電極３５ｂの抵抗を下げる。
【００４８】次に、ゲート電極３５ｂの上に、第２の犠
牲膜２２としてＳｉＮを例えば０．２μｍ成膜する。Ｓ
ｉＮの成膜条件は、上記と同じである。
牲膜２２としてＳｉＮを例えば０．２μｍ成膜する。Ｓ
ｉＮの成膜条件は、上記と同じである。
【００４９】次に、第２の犠牲膜２２上に、所定パター
ンのレジスト膜（図示せず）を形成し、当該レジスト膜
をマスクとして、第２の犠牲膜２２、ゲート電極３５
ｂ、第１の犠牲膜２０ｂをエッチングする。エッチング
により、図６（Ｂ）に示すように、ほぼ垂直な側壁をも
つ凹部３１が形成される。凹部３１は、第１の犠牲膜２
０ｃ、ゲート電極３５ｃ、第２の犠牲膜２２ａを側壁と
し、基板２０ａを底面とする。凹部３１は、例えば、直
径が０．５μｍであり、深さが０．６μｍである。その
後、レジスト膜を除去する。
ンのレジスト膜（図示せず）を形成し、当該レジスト膜
をマスクとして、第２の犠牲膜２２、ゲート電極３５
ｂ、第１の犠牲膜２０ｂをエッチングする。エッチング
により、図６（Ｂ）に示すように、ほぼ垂直な側壁をも
つ凹部３１が形成される。凹部３１は、第１の犠牲膜２
０ｃ、ゲート電極３５ｃ、第２の犠牲膜２２ａを側壁と
し、基板２０ａを底面とする。凹部３１は、例えば、直
径が０．５μｍであり、深さが０．６μｍである。その
後、レジスト膜を除去する。
【００５０】次に、図６（Ｃ）に示すように、基板上
に、ＣＶＤ法により第３の犠牲膜２４ａとしてＳｉＯ2
を例えば０．１０μｍ等方的に成膜する。第３の犠牲膜
２４ａは、第２の犠牲膜２２ａ及び凹部３１の表面に成
膜される。成膜条件は、例えば、原料ガスとしてＴＥＯ
ＳとＯ3 を用い、基板温度を４００℃とする。
に、ＣＶＤ法により第３の犠牲膜２４ａとしてＳｉＯ2
を例えば０．１０μｍ等方的に成膜する。第３の犠牲膜
２４ａは、第２の犠牲膜２２ａ及び凹部３１の表面に成
膜される。成膜条件は、例えば、原料ガスとしてＴＥＯ
ＳとＯ3 を用い、基板温度を４００℃とする。
【００５１】次に、図６（Ｄ）に示すように、基板上
に、減圧ＣＶＤ法によりエミッタ電極２７として多結晶
Ｓｉを０．１５μｍ成膜する。多結晶Ｓｉの成膜条件
は、上記と同じである。エミッタ電極２７は、基板上の
凹部を埋める。
に、減圧ＣＶＤ法によりエミッタ電極２７として多結晶
Ｓｉを０．１５μｍ成膜する。多結晶Ｓｉの成膜条件
は、上記と同じである。エミッタ電極２７は、基板上の
凹部を埋める。
【００５２】エミッタ電極２７として、多結晶Ｓｉの
他、非晶質Ｓｉ、ＷＳｉ、ＴｉＮ、Ａｌ、Ｃｕ等をＣＶ
Ｄ法で堆積してもよい。エミッタ電極２７は、単層膜に
限定されず、多層膜でもよい。例えば、ＴｉＮをスパッ
タ法により堆積した後、ＷをＣＶＤ法により堆積するこ
とにより、多層膜のエミッタ電極２７を形成してもよ
い。
他、非晶質Ｓｉ、ＷＳｉ、ＴｉＮ、Ａｌ、Ｃｕ等をＣＶ
Ｄ法で堆積してもよい。エミッタ電極２７は、単層膜に
限定されず、多層膜でもよい。例えば、ＴｉＮをスパッ
タ法により堆積した後、ＷをＣＶＤ法により堆積するこ
とにより、多層膜のエミッタ電極２７を形成してもよ
い。
【００５３】次に、基板２０ａをエッチングにより除去
して、図７（Ｅ）に示すように、第１の犠牲膜２０ｃ及
び第３の犠牲膜２４ａの下面を露出させる。Ｓｉ基板２
０ａのエッチングには、ＨＦ＋ＨＮＯ3 ＋ＣＨ3 ＣＯＯ
Ｈを用いればよい。
して、図７（Ｅ）に示すように、第１の犠牲膜２０ｃ及
び第３の犠牲膜２４ａの下面を露出させる。Ｓｉ基板２
０ａのエッチングには、ＨＦ＋ＨＮＯ3 ＋ＣＨ3 ＣＯＯ
Ｈを用いればよい。
【００５４】次に、第３の犠牲膜２４ａの一部をエッチ
ングにより除去して、図７（Ｆ）に示すように、第３の
犠牲膜２４ｂを残し、エミッタ電極２７の凸部を露出さ
せる。ＳｉＯ2 からなる第３の犠牲膜２４ａは、ＨＦ＋
ＮＨ4 Ｆを用いてエッチングすることができる。
ングにより除去して、図７（Ｆ）に示すように、第３の
犠牲膜２４ｂを残し、エミッタ電極２７の凸部を露出さ
せる。ＳｉＯ2 からなる第３の犠牲膜２４ａは、ＨＦ＋
ＮＨ4 Ｆを用いてエッチングすることができる。
【００５５】次に、基板の下方からイオンミリングを行
い、図７（Ｇ）に示すように、エミッタ電極２７ａの先
端を先鋭化させる。エミッタ電極２７ａの先端の角が削
られると共に、第１の犠牲膜２０ｄの角も削られる。
い、図７（Ｇ）に示すように、エミッタ電極２７ａの先
端を先鋭化させる。エミッタ電極２７ａの先端の角が削
られると共に、第１の犠牲膜２０ｄの角も削られる。
【００５６】イオンミリング（イオンビーム）の条件
は、例えば、Ａｒイオンガスを用いて、加速エネルギを
７００ｅＶとし、電流を８００ｍＡとする。エミッタ電
極２７がＡｕ，Ａｇ，Ｐｔ，Ｐｄ，Ｃｕ等の貴金属の場
合、イオンビームの入射角は基板法線方向に対して３０
〜６０度が好ましく、その場合は基板を回転させながら
イオンビームを照射する必要がある。エミッタ電極２７
が貴金属以外の材料、例えばＳｉ，ＷＳｉ，Ａｌ，Ｔｉ
Ｎ等の場合、イオンビームの入射角は基板法線方向に対
してほぼ０度が好ましい。
は、例えば、Ａｒイオンガスを用いて、加速エネルギを
７００ｅＶとし、電流を８００ｍＡとする。エミッタ電
極２７がＡｕ，Ａｇ，Ｐｔ，Ｐｄ，Ｃｕ等の貴金属の場
合、イオンビームの入射角は基板法線方向に対して３０
〜６０度が好ましく、その場合は基板を回転させながら
イオンビームを照射する必要がある。エミッタ電極２７
が貴金属以外の材料、例えばＳｉ，ＷＳｉ，Ａｌ，Ｔｉ
Ｎ等の場合、イオンビームの入射角は基板法線方向に対
してほぼ０度が好ましい。
【００５７】次に、第１の犠牲膜２０ｄをエッチングに
より除去し、図７（Ｈ）に示すように、ゲート電極３５
ｃの下面を露出する。第１の犠牲膜２０ｄと第２の犠牲
膜２２ａは共にＳｉＮであるので、第１の犠牲膜２０ｄ
だけでなく、第２の犠牲膜２２ａの一部もエッチングに
より除去され、第２の犠牲膜２２ｂが残る。ＳｉＮのエ
ッチングには、１７０℃に加熱したＨＰＯ3 を用いる。
より除去し、図７（Ｈ）に示すように、ゲート電極３５
ｃの下面を露出する。第１の犠牲膜２０ｄと第２の犠牲
膜２２ａは共にＳｉＮであるので、第１の犠牲膜２０ｄ
だけでなく、第２の犠牲膜２２ａの一部もエッチングに
より除去され、第２の犠牲膜２２ｂが残る。ＳｉＮのエ
ッチングには、１７０℃に加熱したＨＰＯ3 を用いる。
【００５８】以上により、エミッタ電極２７ａとゲート
電極３５ｃを有する２電極素子が完成する。第１の実施
例（図４）では、エミッタ電極４を先鋭化させる際にゲ
ート電極３の角も削れてしまった。第２の実施例によれ
ば、ゲート電極３５ｃがイオンミリングにより削られる
ことがないので、ゲート電極３５ｃを所望の形状にし易
く、かつゲート径（ゲートホールの直径）を小さくする
ことができる。これにより、エミッタ電極２７ａから電
子を放出させる際に、ゲート電極３５ｃに印加する電圧
を低くすることができる。
電極３５ｃを有する２電極素子が完成する。第１の実施
例（図４）では、エミッタ電極４を先鋭化させる際にゲ
ート電極３の角も削れてしまった。第２の実施例によれ
ば、ゲート電極３５ｃがイオンミリングにより削られる
ことがないので、ゲート電極３５ｃを所望の形状にし易
く、かつゲート径（ゲートホールの直径）を小さくする
ことができる。これにより、エミッタ電極２７ａから電
子を放出させる際に、ゲート電極３５ｃに印加する電圧
を低くすることができる。
【００５９】図８（Ａ）〜（Ｃ）、図９（Ｄ）〜（Ｇ）
は、本発明の第３の実施例による電界放射型素子の製造
方法を示す図である。
は、本発明の第３の実施例による電界放射型素子の製造
方法を示す図である。
【００６０】図８（Ａ）に示すように、図６（Ａ）、
（Ｂ）と同じ方法により、基板２０ａ上に、所定パター
ンの第１の犠牲膜２０ｃ、ゲート電極３５ｃ、第２の犠
牲膜２２ａを形成する。凹部３１は、第１の犠牲膜２０
ｃ、ゲート電極３５ｃ、第２の犠牲膜２２ａを側壁と
し、基板２０ａを底面とする。
（Ｂ）と同じ方法により、基板２０ａ上に、所定パター
ンの第１の犠牲膜２０ｃ、ゲート電極３５ｃ、第２の犠
牲膜２２ａを形成する。凹部３１は、第１の犠牲膜２０
ｃ、ゲート電極３５ｃ、第２の犠牲膜２２ａを側壁と
し、基板２０ａを底面とする。
【００６１】次に、図８（Ｂ）に示すように、図６
（Ｃ）と同じ方法により、基板上に第３の犠牲膜２４ａ
を等方的に成膜する。第３の犠牲膜２４ａは、第２の犠
牲膜２２ａ及び凹部３１の表面に成膜される。
（Ｃ）と同じ方法により、基板上に第３の犠牲膜２４ａ
を等方的に成膜する。第３の犠牲膜２４ａは、第２の犠
牲膜２２ａ及び凹部３１の表面に成膜される。
【００６２】次に、第３の犠牲膜２４ａを全面エッチン
グ（エッチバック）して、図８（Ｃ）に示すように、凹
部３１の側壁にのみ第３の犠牲膜２４ｃをサイドスペー
サとして残す。このエッチバックは、異方性ドライエッ
チングにより行う。例えば、マグネトロンＲＩＥ装置を
用いて、エッチングガスとしてＣＨＦ3 ＋ＣＯ2 ＋Ａｒ
＋Ｈｅの混合ガスを用い、反応室内圧力を５０ｍＴｏｒ
ｒにしてエッチングを行う。
グ（エッチバック）して、図８（Ｃ）に示すように、凹
部３１の側壁にのみ第３の犠牲膜２４ｃをサイドスペー
サとして残す。このエッチバックは、異方性ドライエッ
チングにより行う。例えば、マグネトロンＲＩＥ装置を
用いて、エッチングガスとしてＣＨＦ3 ＋ＣＯ2 ＋Ａｒ
＋Ｈｅの混合ガスを用い、反応室内圧力を５０ｍＴｏｒ
ｒにしてエッチングを行う。
【００６３】次に、図９（Ｄ）に示すように、基板上
に、減圧ＣＶＤ法によりエミッタ電極２７として多結晶
Ｓｉを０．１５μｍ成膜する。多結晶Ｓｉの成膜条件
は、上記と同じである。サイドスペーサ２４ｃで囲まれ
る凹部は、エミッタ電極２７で埋められる。
に、減圧ＣＶＤ法によりエミッタ電極２７として多結晶
Ｓｉを０．１５μｍ成膜する。多結晶Ｓｉの成膜条件
は、上記と同じである。サイドスペーサ２４ｃで囲まれ
る凹部は、エミッタ電極２７で埋められる。
【００６４】エミッタ電極２７として、多結晶Ｓｉの
他、非晶質Ｓｉ、ＷＳｉ、ＴｉＮ、Ａｌ、Ｃｕ等をＣＶ
Ｄ法で堆積してもよい。
他、非晶質Ｓｉ、ＷＳｉ、ＴｉＮ、Ａｌ、Ｃｕ等をＣＶ
Ｄ法で堆積してもよい。
【００６５】次に、基板２０ａ及びサイドスペーサ２４
ｃをエッチングにより除去して、図９（Ｅ）に示すよう
に、エミッタ電極２７の凸部及び第１の犠牲膜２０ｃの
下面を露出させる。Ｓｉ基板２０ａのエッチングには、
ＨＦ＋ＨＮＯ3 ＋ＣＨ3 ＣＯＯＨを用いればよい。Ｓｉ
Ｏ2 からなるサイドスペーサ２４ｃのエッチングには、
ＨＦ＋ＮＨ4 Ｆを用いればよい。
ｃをエッチングにより除去して、図９（Ｅ）に示すよう
に、エミッタ電極２７の凸部及び第１の犠牲膜２０ｃの
下面を露出させる。Ｓｉ基板２０ａのエッチングには、
ＨＦ＋ＨＮＯ3 ＋ＣＨ3 ＣＯＯＨを用いればよい。Ｓｉ
Ｏ2 からなるサイドスペーサ２４ｃのエッチングには、
ＨＦ＋ＮＨ4 Ｆを用いればよい。
【００６６】次に、基板の下方からイオンミリングを行
い、図９（Ｆ）に示すように、エミッタ電極２７ａの先
端を先鋭化させる。エミッタ電極２７ａの角が削られる
と共に、第１の犠牲膜２０ｄの角も削られる。
い、図９（Ｆ）に示すように、エミッタ電極２７ａの先
端を先鋭化させる。エミッタ電極２７ａの角が削られる
と共に、第１の犠牲膜２０ｄの角も削られる。
【００６７】イオンミリング（イオンビーム）の条件
は、例えば、Ａｒイオンガスを用いて、加速エネルギを
７００ｅＶとし、電流を８００ｍＡとする。エミッタ電
極２７がＡｕ，Ａｇ，Ｐｔ，Ｐｄ，Ｃｕ等の貴金属の場
合、イオンビームの入射角は基板法線方向に対して３０
〜６０度が好ましく、その場合は基板を回転させながら
イオンビームを照射する必要がある。エミッタ電極２７
が貴金属以外の材料、例えばＳｉ，ＷＳｉ，Ａｌ，Ｔｉ
Ｎ等の場合、イオンビームの入射角は基板法線方向に対
してほぼ０度が好ましい。
は、例えば、Ａｒイオンガスを用いて、加速エネルギを
７００ｅＶとし、電流を８００ｍＡとする。エミッタ電
極２７がＡｕ，Ａｇ，Ｐｔ，Ｐｄ，Ｃｕ等の貴金属の場
合、イオンビームの入射角は基板法線方向に対して３０
〜６０度が好ましく、その場合は基板を回転させながら
イオンビームを照射する必要がある。エミッタ電極２７
が貴金属以外の材料、例えばＳｉ，ＷＳｉ，Ａｌ，Ｔｉ
Ｎ等の場合、イオンビームの入射角は基板法線方向に対
してほぼ０度が好ましい。
【００６８】次に、第１の犠牲膜２０ｄをエッチングに
より除去し、図９（Ｇ）に示すように、ゲート電極３５
ｃの下面を露出させる。ＳｉＮからなる第１の犠牲膜２
０ｄのエッチングには、１７０℃に加熱したＨＰＯ3 を
用いる。
より除去し、図９（Ｇ）に示すように、ゲート電極３５
ｃの下面を露出させる。ＳｉＮからなる第１の犠牲膜２
０ｄのエッチングには、１７０℃に加熱したＨＰＯ3 を
用いる。
【００６９】以上により、エミッタ電極２７ａとゲート
電極３５ｃを有する２電極素子が完成する。第１の実施
例（図４）及び第２の実施例（図７（Ｈ））では、エミ
ッタ電極の凸部がほぼ同じ半径を持つ円筒形状になる。
第３の実施例によれば、エミッタ電極２７ａの凸部を先
端に向かうほど細くすることができるので、エミッタ電
極２７の充填が容易となり、しかもエミッタ電極２７ａ
の先端を容易に尖らせることができる。
電極３５ｃを有する２電極素子が完成する。第１の実施
例（図４）及び第２の実施例（図７（Ｈ））では、エミ
ッタ電極の凸部がほぼ同じ半径を持つ円筒形状になる。
第３の実施例によれば、エミッタ電極２７ａの凸部を先
端に向かうほど細くすることができるので、エミッタ電
極２７の充填が容易となり、しかもエミッタ電極２７ａ
の先端を容易に尖らせることができる。
【００７０】図１０（Ａ）〜（Ｄ）、図１１（Ｅ）〜
（Ｇ）は、本発明の第４の実施例による電界放射型素子
の製造方法を示す図である。
（Ｇ）は、本発明の第４の実施例による電界放射型素子
の製造方法を示す図である。
【００７１】図１０（Ａ）に示すように、基板２０ａ上
に、ゲート電極３５ｂ、第１の犠牲膜２２を順次積層す
る。基板２０ａは、例えばＳｉからなる。まず、基板２
０ａ上に、ゲート電極３５ｂとして多結晶Ｓｉを例えば
０．２μｍ成膜する。成膜条件は、例えば、原料ガスと
してＨｅベースのＳｉＨ4 を用い、基板温度を６２５℃
とする。その多結晶ＳｉにＰやＢ等の不純物を拡散又は
イオン注入して、ゲート電極３５ｂの抵抗を下げる。
に、ゲート電極３５ｂ、第１の犠牲膜２２を順次積層す
る。基板２０ａは、例えばＳｉからなる。まず、基板２
０ａ上に、ゲート電極３５ｂとして多結晶Ｓｉを例えば
０．２μｍ成膜する。成膜条件は、例えば、原料ガスと
してＨｅベースのＳｉＨ4 を用い、基板温度を６２５℃
とする。その多結晶ＳｉにＰやＢ等の不純物を拡散又は
イオン注入して、ゲート電極３５ｂの抵抗を下げる。
【００７２】次に、ゲート電極３５ｂの上に、ＣＶＤ法
により第１の犠牲膜２２としてＳｉＮを例えば０．２５
μｍ成膜する。成膜条件は、例えば、原料ガスとしてＮ
Ｈ3＋ＳｉＨ4 ＋Ｎ2 を用い、基板温度を８００℃とす
る。
により第１の犠牲膜２２としてＳｉＮを例えば０．２５
μｍ成膜する。成膜条件は、例えば、原料ガスとしてＮ
Ｈ3＋ＳｉＨ4 ＋Ｎ2 を用い、基板温度を８００℃とす
る。
【００７３】次に、第１の犠牲膜２２上に、所定パター
ンのレジスト膜（図示せず）を形成し、当該レジスト膜
をマスクとして、第１の犠牲膜２２及びゲート電極３５
ｂをエッチングする。エッチングにより、図１０（Ｂ）
に示すように、ほぼ垂直な側壁をもつ凹部３１が形成さ
れる。凹部３１は、ゲート電極３５ｃと第２の犠牲膜２
２ａを側壁とし、基板２０ａを底面とする。凹部３１
は、例えば、直径が０．５μｍであり、深さが０．４５
μｍである。その後、レジスト膜を除去する。
ンのレジスト膜（図示せず）を形成し、当該レジスト膜
をマスクとして、第１の犠牲膜２２及びゲート電極３５
ｂをエッチングする。エッチングにより、図１０（Ｂ）
に示すように、ほぼ垂直な側壁をもつ凹部３１が形成さ
れる。凹部３１は、ゲート電極３５ｃと第２の犠牲膜２
２ａを側壁とし、基板２０ａを底面とする。凹部３１
は、例えば、直径が０．５μｍであり、深さが０．４５
μｍである。その後、レジスト膜を除去する。
【００７４】次に、図１０（Ｃ）に示すように、基板上
に、ＣＶＤ法により第２の犠牲膜２４ａとしてＳｉＯ2
を例えば０．１０μｍ等方的に成膜する。第２の犠牲膜
２４ａは、第１の犠牲膜２２ａ及び凹部３１の表面に成
膜される。成膜条件は、例えば、原料ガスとしてＴＥＯ
ＳとＯ3 を用い、基板温度を４００℃とする。
に、ＣＶＤ法により第２の犠牲膜２４ａとしてＳｉＯ2
を例えば０．１０μｍ等方的に成膜する。第２の犠牲膜
２４ａは、第１の犠牲膜２２ａ及び凹部３１の表面に成
膜される。成膜条件は、例えば、原料ガスとしてＴＥＯ
ＳとＯ3 を用い、基板温度を４００℃とする。
【００７５】次に、第２の犠牲膜２４ａを全面エッチン
グ（エッチバック）して、凹部３１の側壁にのみ第２の
犠牲膜を残し、さらにエッチング（オーバエッチング）
を行い、側壁の下部に第２の犠牲膜２４ｃをサイドスペ
ーサとして残す。このエッチングにより、凹部の底の基
板２０ｅには凹部が形成される。このエッチバックは、
異方性ドライエッチングにより行う。例えば、マグネト
ロンＲＩＥ装置を用いて、エッチングガスとしてＣＨＦ
3 ＋ＣＯ2 ＋Ａｒ＋Ｈｅの混合ガスを用い、反応室内圧
力を５０ｍＴｏｒｒにしてエッチングを行う。
グ（エッチバック）して、凹部３１の側壁にのみ第２の
犠牲膜を残し、さらにエッチング（オーバエッチング）
を行い、側壁の下部に第２の犠牲膜２４ｃをサイドスペ
ーサとして残す。このエッチングにより、凹部の底の基
板２０ｅには凹部が形成される。このエッチバックは、
異方性ドライエッチングにより行う。例えば、マグネト
ロンＲＩＥ装置を用いて、エッチングガスとしてＣＨＦ
3 ＋ＣＯ2 ＋Ａｒ＋Ｈｅの混合ガスを用い、反応室内圧
力を５０ｍＴｏｒｒにしてエッチングを行う。
【００７６】次に、図１１（Ｅ）に示すように、基板上
に、減圧ＣＶＤ法によりエミッタ電極２７として多結晶
Ｓｉを０．１５μｍ成膜する。多結晶Ｓｉの成膜条件
は、上記と同じである。サイドスペーサ２４ｃ及び基板
２０ｅで囲まれる凹部は、エミッタ電極２７で埋められ
る。
に、減圧ＣＶＤ法によりエミッタ電極２７として多結晶
Ｓｉを０．１５μｍ成膜する。多結晶Ｓｉの成膜条件
は、上記と同じである。サイドスペーサ２４ｃ及び基板
２０ｅで囲まれる凹部は、エミッタ電極２７で埋められ
る。
【００７７】エミッタ電極２７として、多結晶Ｓｉの
他、非晶質Ｓｉ、ＷＳｉ、ＴｉＮ、Ａｌ、Ｃｕ等をＣＶ
Ｄ法で堆積してもよい。
他、非晶質Ｓｉ、ＷＳｉ、ＴｉＮ、Ａｌ、Ｃｕ等をＣＶ
Ｄ法で堆積してもよい。
【００７８】次に、基板２０ｅ及びサイドスペーサ２４
ｃをエッチングにより除去して、図１１（Ｆ）に示すよ
うに、エミッタ電極２７の凸部及びゲート電極３５ｃの
下面を露出させる。Ｓｉ基板２０ｅのエッチングには、
ＨＦ＋ＨＮＯ3 ＋ＣＨ3 ＣＯＯＨを用いればよい。Ｓｉ
Ｏ2 からなるサイドスペーサ２４ｃのエッチングには、
ＨＦ＋ＮＨ4 Ｆを用いればよい。
ｃをエッチングにより除去して、図１１（Ｆ）に示すよ
うに、エミッタ電極２７の凸部及びゲート電極３５ｃの
下面を露出させる。Ｓｉ基板２０ｅのエッチングには、
ＨＦ＋ＨＮＯ3 ＋ＣＨ3 ＣＯＯＨを用いればよい。Ｓｉ
Ｏ2 からなるサイドスペーサ２４ｃのエッチングには、
ＨＦ＋ＮＨ4 Ｆを用いればよい。
【００７９】次に、基板の下方からイオンミリングを行
い、図１１（Ｇ）に示すように、エミッタ電極２７ａの
先端を先鋭化させる。エミッタ電極２７ａの角が削られ
ると共に、ゲート電極３５ｄの角も削られる。
い、図１１（Ｇ）に示すように、エミッタ電極２７ａの
先端を先鋭化させる。エミッタ電極２７ａの角が削られ
ると共に、ゲート電極３５ｄの角も削られる。
【００８０】イオンミリング（イオンビーム）の条件
は、Ａｒイオンガスを用いて、加速エネルギを７００ｅ
Ｖとし、電流を８００ｍＡとする。エミッタ電極２７が
Ａｕ，Ａｇ，Ｐｔ，Ｐｄ，Ｃｕ等の貴金属の場合、イオ
ンビームの入射角は基板法線方向に対して３０〜６０度
が好ましく、その場合は基板を回転させながらイオンビ
ームを照射する必要がある。エミッタ電極２７が貴金属
以外の材料、例えばＳｉ，ＷＳｉ，Ａｌ，ＴｉＮ等の場
合、イオンビームの入射角は基板法線方向に対してほぼ
０度が好ましい。
は、Ａｒイオンガスを用いて、加速エネルギを７００ｅ
Ｖとし、電流を８００ｍＡとする。エミッタ電極２７が
Ａｕ，Ａｇ，Ｐｔ，Ｐｄ，Ｃｕ等の貴金属の場合、イオ
ンビームの入射角は基板法線方向に対して３０〜６０度
が好ましく、その場合は基板を回転させながらイオンビ
ームを照射する必要がある。エミッタ電極２７が貴金属
以外の材料、例えばＳｉ，ＷＳｉ，Ａｌ，ＴｉＮ等の場
合、イオンビームの入射角は基板法線方向に対してほぼ
０度が好ましい。
【００８１】以上により、エミッタ電極２７ａとゲート
電極３５ｄを有する２電極素子が完成する。第４の実施
例によれば、図１０（Ｄ）のエッチング工程においてオ
ーバエッチングを行って基板２０ｅに凹部を設けること
により、ゲート電極３５ｄに対してエミッタ電極２７ａ
の先端を電子放出方向（図の下方向）に出っ張らせるこ
とができる。これにより、エミッタ電極２７ａから電子
を放出させる際、ゲート電極３５ｄに印加する電圧を低
くすることができる。
電極３５ｄを有する２電極素子が完成する。第４の実施
例によれば、図１０（Ｄ）のエッチング工程においてオ
ーバエッチングを行って基板２０ｅに凹部を設けること
により、ゲート電極３５ｄに対してエミッタ電極２７ａ
の先端を電子放出方向（図の下方向）に出っ張らせるこ
とができる。これにより、エミッタ電極２７ａから電子
を放出させる際、ゲート電極３５ｄに印加する電圧を低
くすることができる。
【００８２】図１２（Ａ）〜（Ｄ）、図１３（Ｅ）〜
（Ｇ）は、本発明の第５の実施例による電界放射型素子
の製造方法を示す図である。
（Ｇ）は、本発明の第５の実施例による電界放射型素子
の製造方法を示す図である。
【００８３】図１２（Ａ）に示すように、基板２０ａ上
に、第１のゲート電極３６ｂ、第２のゲート電極３５
ｂ、第１の犠牲膜２２を順次積層する。基板２０ａは、
例えばＳｉからなる。まず、基板２０ａ上に、スパッタ
法により第１のゲート電極３６ｂとしてＴｉを０．１μ
ｍ成膜する。スパッタは、例えば、ＤＣスパッタ装置を
用い、ターゲットとしてＴｉを用い、Ａｒガスを導入し
て行う。
に、第１のゲート電極３６ｂ、第２のゲート電極３５
ｂ、第１の犠牲膜２２を順次積層する。基板２０ａは、
例えばＳｉからなる。まず、基板２０ａ上に、スパッタ
法により第１のゲート電極３６ｂとしてＴｉを０．１μ
ｍ成膜する。スパッタは、例えば、ＤＣスパッタ装置を
用い、ターゲットとしてＴｉを用い、Ａｒガスを導入し
て行う。
【００８４】第１のゲート電極３６ｂは、Ｔｉの他、Ｔ
ｉＮ又はＴｉＯＮでもよい。ＴｉＮ又はＴｉＯＮは、動
作ガスとしてＡｒ＋Ｎ2 又はＡｒ＋Ｎ2 ＋Ｏ2 を用いた
反応性スパッタ法により成膜することができる。
ｉＮ又はＴｉＯＮでもよい。ＴｉＮ又はＴｉＯＮは、動
作ガスとしてＡｒ＋Ｎ2 又はＡｒ＋Ｎ2 ＋Ｏ2 を用いた
反応性スパッタ法により成膜することができる。
【００８５】次に、第１のゲート電極３６ｂの上に、Ｃ
ＶＤ法により第２のゲート電極３５ｂとして多結晶Ｓｉ
を例えば０．１５μｍ成膜する。成膜条件は、例えば、
原料ガスとしてＨｅベースのＳｉＨ4 を用い、基板温度
を６２５℃とする。その多結晶ＳｉにＰやＢ等の不純物
を拡散又はイオン注入して、第２のゲート電極３５ｂの
抵抗を下げる。
ＶＤ法により第２のゲート電極３５ｂとして多結晶Ｓｉ
を例えば０．１５μｍ成膜する。成膜条件は、例えば、
原料ガスとしてＨｅベースのＳｉＨ4 を用い、基板温度
を６２５℃とする。その多結晶ＳｉにＰやＢ等の不純物
を拡散又はイオン注入して、第２のゲート電極３５ｂの
抵抗を下げる。
【００８６】次に、第２のゲート電極３５ｂの上に、Ｃ
ＶＤ法により第１の犠牲膜２２としてＳｉＮを例えば
０．２μｍ成膜する。成膜条件は、例えば、原料ガスと
してＮＨ3 ＋ＳｉＨ4 ＋Ｎ2 を用い、基板温度を８００
℃とする。
ＶＤ法により第１の犠牲膜２２としてＳｉＮを例えば
０．２μｍ成膜する。成膜条件は、例えば、原料ガスと
してＮＨ3 ＋ＳｉＨ4 ＋Ｎ2 を用い、基板温度を８００
℃とする。
【００８７】次に、第１の犠牲膜２２上に、所定パター
ンのレジスト膜（図示せず）を形成し、当該レジスト膜
をマスクとして、第１の犠牲膜２２、第２のゲート電極
３５ｂ及び第１のゲート電極３６ｂをエッチングする。
エッチングにより、図１２（Ｂ）に示すように、ほぼ垂
直な側壁をもつ凹部３１が形成される。凹部３１は、第
１のゲート電極３６ｃ、第２のゲート電極３５ｃ及び第
１の犠牲膜２２ａを側壁とし、基板２０ａを底面とす
る。凹部３１は、例えば、直径が０．５μｍであり、深
さが０．４５μｍである。その後、レジスト膜を除去す
る。
ンのレジスト膜（図示せず）を形成し、当該レジスト膜
をマスクとして、第１の犠牲膜２２、第２のゲート電極
３５ｂ及び第１のゲート電極３６ｂをエッチングする。
エッチングにより、図１２（Ｂ）に示すように、ほぼ垂
直な側壁をもつ凹部３１が形成される。凹部３１は、第
１のゲート電極３６ｃ、第２のゲート電極３５ｃ及び第
１の犠牲膜２２ａを側壁とし、基板２０ａを底面とす
る。凹部３１は、例えば、直径が０．５μｍであり、深
さが０．４５μｍである。その後、レジスト膜を除去す
る。
【００８８】次に、図１２（Ｃ）に示すように、基板上
に、ＣＶＤ法により第２の犠牲膜２４ａとしてＳｉＯ2
を例えば０．１０μｍ等方的に成膜する。第２の犠牲膜
２４ａは、第１の犠牲膜２２ａ及び凹部３１の表面に成
膜される。成膜条件は、例えば、原料ガスとしてＴＥＯ
ＳとＯ3 を用い、基板温度を４００℃とする。
に、ＣＶＤ法により第２の犠牲膜２４ａとしてＳｉＯ2
を例えば０．１０μｍ等方的に成膜する。第２の犠牲膜
２４ａは、第１の犠牲膜２２ａ及び凹部３１の表面に成
膜される。成膜条件は、例えば、原料ガスとしてＴＥＯ
ＳとＯ3 を用い、基板温度を４００℃とする。
【００８９】次に、第２の犠牲膜２４ａを全面エッチン
グ（エッチバック）して、図１２（Ｄ）に示すように、
凹部３１の側壁にのみ第２の犠牲膜２４ｃをサイドスペ
ーサとして残す。このエッチバックは、異方性ドライエ
ッチングにより行う。例えば、マグネトロンＲＩＥ装置
を用いて、エッチングガスとしてＣＨＦ3 ＋ＣＯ2 ＋Ａ
ｒ＋Ｈｅの混合ガスを用い、反応室内圧力を５０ｍＴｏ
ｒｒにしてエッチングを行う。
グ（エッチバック）して、図１２（Ｄ）に示すように、
凹部３１の側壁にのみ第２の犠牲膜２４ｃをサイドスペ
ーサとして残す。このエッチバックは、異方性ドライエ
ッチングにより行う。例えば、マグネトロンＲＩＥ装置
を用いて、エッチングガスとしてＣＨＦ3 ＋ＣＯ2 ＋Ａ
ｒ＋Ｈｅの混合ガスを用い、反応室内圧力を５０ｍＴｏ
ｒｒにしてエッチングを行う。
【００９０】次に、図１３（Ｅ）に示すように、基板上
に、Ａｕ，Ａｇ，Ｐｔ，Ｐｄ，Ｃｕ等の貴金属をエミッ
タ電極２７として成膜する。貴金属は、独立分散性超微
粒子を塗布し、２００〜３００℃でベークすることによ
り成膜することができる。その他、メッキ法、スパッタ
法、蒸着法により、貴金属を成膜してもよい。サイドス
ペーサ２４ｃで囲まれる凹部は、エミッタ電極２７で埋
められる。
に、Ａｕ，Ａｇ，Ｐｔ，Ｐｄ，Ｃｕ等の貴金属をエミッ
タ電極２７として成膜する。貴金属は、独立分散性超微
粒子を塗布し、２００〜３００℃でベークすることによ
り成膜することができる。その他、メッキ法、スパッタ
法、蒸着法により、貴金属を成膜してもよい。サイドス
ペーサ２４ｃで囲まれる凹部は、エミッタ電極２７で埋
められる。
【００９１】次に、基板２０ａ及びサイドスペーサ２４
ｃをエッチングにより除去して、図１３（Ｆ）に示すよ
うに、エミッタ電極２７の凸部及び第１のゲート電極３
６ｃの下面を露出させる。Ｓｉ基板２０ａのエッチング
には、ＨＦ＋ＨＮＯ3 ＋ＣＨ 3 ＣＯＯＨを用いればよ
い。ＳｉＯ2 からなるサイドスペーサ２４ｃのエッチン
グには、ＨＦ＋ＮＨ4 Ｆを用いればよい。
ｃをエッチングにより除去して、図１３（Ｆ）に示すよ
うに、エミッタ電極２７の凸部及び第１のゲート電極３
６ｃの下面を露出させる。Ｓｉ基板２０ａのエッチング
には、ＨＦ＋ＨＮＯ3 ＋ＣＨ 3 ＣＯＯＨを用いればよ
い。ＳｉＯ2 からなるサイドスペーサ２４ｃのエッチン
グには、ＨＦ＋ＮＨ4 Ｆを用いればよい。
【００９２】次に、基板の下方からイオンミリングを行
い、図１１（Ｇ）に示すように、エミッタ電極２７ａの
先端を先鋭化させる。貴金属からなるエミッタ電極２７
ａの先端の角は削られ、Ｔｉからなる第１のゲート電極
３６ｃの角はほとんど削られない。
い、図１１（Ｇ）に示すように、エミッタ電極２７ａの
先端を先鋭化させる。貴金属からなるエミッタ電極２７
ａの先端の角は削られ、Ｔｉからなる第１のゲート電極
３６ｃの角はほとんど削られない。
【００９３】イオンミリング（イオンビーム）の条件
は、Ａｒイオンガスを用いて、加速エネルギを７００ｅ
Ｖとし、電流を８００ｍＡとする。エミッタ電極２７が
Ａｕ，Ａｇ，Ｐｔ，Ｐｄ，Ｃｕ等の貴金属の場合、イオ
ンビームの入射角は基板法線方向に対して３０〜６０度
が好ましい。
は、Ａｒイオンガスを用いて、加速エネルギを７００ｅ
Ｖとし、電流を８００ｍＡとする。エミッタ電極２７が
Ａｕ，Ａｇ，Ｐｔ，Ｐｄ，Ｃｕ等の貴金属の場合、イオ
ンビームの入射角は基板法線方向に対して３０〜６０度
が好ましい。
【００９４】この条件で一定時間イオンミリングを行う
と、例えば、Ａｕは１４０ｎｍ、Ａｇは１４０ｎｍ、Ｐ
ｔは７８ｎｍ、Ｐｄは１１０ｎｍ削られ、Ｔｉは３０ｎ
ｍ削られる。相対的に、貴金属は削られる量が多く、Ｔ
ｉは削られる量が少ない。
と、例えば、Ａｕは１４０ｎｍ、Ａｇは１４０ｎｍ、Ｐ
ｔは７８ｎｍ、Ｐｄは１１０ｎｍ削られ、Ｔｉは３０ｎ
ｍ削られる。相対的に、貴金属は削られる量が多く、Ｔ
ｉは削られる量が少ない。
【００９５】貴金属からなるエミッタ電極２７ａの角は
削られ易く、Ｔｉからなる第１のゲート電極３６ｃの角
は削られにくい。エミッタ電極２７ａの先端を先鋭化し
つつ、第１のゲート電極３６ｃの形状をほぼ維持するこ
とができる。
削られ易く、Ｔｉからなる第１のゲート電極３６ｃの角
は削られにくい。エミッタ電極２７ａの先端を先鋭化し
つつ、第１のゲート電極３６ｃの形状をほぼ維持するこ
とができる。
【００９６】上記のイオンミリングの際、Ｏ2 ガスを添
加したリアクティブイオンミリングを行うと、Ｔｉから
なる第１のゲート電極３６ｃは酸化されてＴｉＯ2 にな
る。ＴｉＯ2 のミリングレートは、１０ｎｍ／分であ
り、Ｔｉの場合の１／３である。すなわち、第１のゲー
ト電極３６ｃが削られる量をより少なくすることができ
る。
加したリアクティブイオンミリングを行うと、Ｔｉから
なる第１のゲート電極３６ｃは酸化されてＴｉＯ2 にな
る。ＴｉＯ2 のミリングレートは、１０ｎｍ／分であ
り、Ｔｉの場合の１／３である。すなわち、第１のゲー
ト電極３６ｃが削られる量をより少なくすることができ
る。
【００９７】以上により、エミッタ電極２７ａと第１及
び第２のゲート電極３６ｃ，３５ｃを有する２電極素子
が完成する。第５の実施例によれば、ミリングレートの
遅いＴｉ等からなる第１のゲート電極を設けることによ
り、ゲート電極をほとんど削らずにエミッタ電極２７ａ
の先端を先鋭化させることができる。ゲート電極の切削
を防止することにより、ゲート径（ゲートホールの直
径）の拡大を防止することができる。ゲート径が小さい
ほど、エミッタ電極から電子を放出させる際、ゲート電
極に印加する電圧を低くすることができる。
び第２のゲート電極３６ｃ，３５ｃを有する２電極素子
が完成する。第５の実施例によれば、ミリングレートの
遅いＴｉ等からなる第１のゲート電極を設けることによ
り、ゲート電極をほとんど削らずにエミッタ電極２７ａ
の先端を先鋭化させることができる。ゲート電極の切削
を防止することにより、ゲート径（ゲートホールの直
径）の拡大を防止することができる。ゲート径が小さい
ほど、エミッタ電極から電子を放出させる際、ゲート電
極に印加する電圧を低くすることができる。
【００９８】なお、図１２（Ａ）において第２のゲート
電極３５ｂの成膜を省略することができる。その場合、
第１のゲート電極３６ｂを少し厚め（例えば０．２５μ
ｍ）に成膜するのがよい。
電極３５ｂの成膜を省略することができる。その場合、
第１のゲート電極３６ｂを少し厚め（例えば０．２５μ
ｍ）に成膜するのがよい。
【００９９】上記の複数の実施例によれば、基板全面に
例えばＡｒイオンを照射することにより、複数のエミッ
タの先端部を同時に先鋭化させることができるので、短
時間でエミッタの先端部を先鋭化することができ、スル
ープットを向上させることができる。
例えばＡｒイオンを照射することにより、複数のエミッ
タの先端部を同時に先鋭化させることができるので、短
時間でエミッタの先端部を先鋭化することができ、スル
ープットを向上させることができる。
【０１００】また、基板全面に例えばＡｒイオンを照射
すれば、イオンビームを１つのエミッタのみに照射する
ためのアライメント系、及びイオンビームを集束するた
めのレンズ系が不要になり、装置が簡単かつ安価にな
る。
すれば、イオンビームを１つのエミッタのみに照射する
ためのアライメント系、及びイオンビームを集束するた
めのレンズ系が不要になり、装置が簡単かつ安価にな
る。
【０１０１】第１、４及び５の実施例のように、製造工
程の最後にエミッタをミリングする工程を行ってもよい
し、第２及び３の実施例のように、ミリング工程の後に
犠牲膜を除去する工程を行ってもよい。複数のエミッタ
を配列したアレイ素子を用意した後にミリング工程を行
えば、その後に他の工程を行っても行わなくてもよい。
程の最後にエミッタをミリングする工程を行ってもよい
し、第２及び３の実施例のように、ミリング工程の後に
犠牲膜を除去する工程を行ってもよい。複数のエミッタ
を配列したアレイ素子を用意した後にミリング工程を行
えば、その後に他の工程を行っても行わなくてもよい。
【０１０２】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【０１０３】
【発明の効果】以上説明したように、本発明によれば、
複数の電子放出部の先端部を同時に先鋭化させることが
できるので、工程時間の短縮化を図ることができる。ま
た、粒子ビームを複数の電子放出部に同時に照射するの
で、高精度のアライメント系、及びレンズ系が不要であ
り、簡単かつ安価な装置で電界放射型素子を製造するこ
とができる。
複数の電子放出部の先端部を同時に先鋭化させることが
できるので、工程時間の短縮化を図ることができる。ま
た、粒子ビームを複数の電子放出部に同時に照射するの
で、高精度のアライメント系、及びレンズ系が不要であ
り、簡単かつ安価な装置で電界放射型素子を製造するこ
とができる。
【図１】 本発明の第１の実施例による電界放射型素子
の製造工程を示す図である。
の製造工程を示す図である。
【図２】 図１に続く電界放射型素子の製造工程を示す
図である。
図である。
【図３】 図２に続く電界放射型素子の製造工程を示す
図である。
図である。
【図４】 図３に続く電界放射型素子の製造工程を示す
図である。
図である。
【図５】 電界放射型素子を用いたフラットパネルディ
スプレイの断面図である。
スプレイの断面図である。
【図６】 図６（Ａ）〜（Ｄ）は本発明の第２の実施例
による電界放射型素子の製造工程を示す図である。
による電界放射型素子の製造工程を示す図である。
【図７】 図７（Ｅ）〜（Ｈ）は図６（Ｄ）に続く電界
放射型素子の製造工程を示す図である。
放射型素子の製造工程を示す図である。
【図８】 図８（Ａ）〜（Ｃ）は本発明の第３の実施例
による電界放射型素子の製造工程を示す図である。
による電界放射型素子の製造工程を示す図である。
【図９】 図９（Ｄ）〜（Ｇ）は図８（Ｃ）に続く電界
放射型素子の製造工程を示す図である。
放射型素子の製造工程を示す図である。
【図１０】 図１０（Ａ）〜（Ｄ）は本発明の第４の実
施例による電界放射型素子の製造工程を示す図である。
施例による電界放射型素子の製造工程を示す図である。
【図１１】 図１１（Ｅ）〜（Ｇ）は図１０（Ｄ）に続
く電界放射型素子の製造工程を示す図である。
く電界放射型素子の製造工程を示す図である。
【図１２】 図１２（Ａ）〜（Ｄ）は本発明の第５の実
施例による電界放射型素子の製造工程を示す図である。
施例による電界放射型素子の製造工程を示す図である。
【図１３】 図１３（Ｅ）〜（Ｇ）は図１２（Ｄ）に続
く電界放射型素子の製造工程を示す図である。
く電界放射型素子の製造工程を示す図である。
１ 基板、 ２ 層間絶縁膜、 ３ ゲート膜、
４ エミッタ、５ Ａｒイオン、 １１，１３ 平
坦部、 １２，１４ 斜面、 １５先端部、 ２
０ａ，２０ｅ 基板、 ２０ｂ，２０ｃ 第１の犠牲
膜、２２ 第２の犠牲膜、 ２４ 第３の犠牲膜、
２７ エミッタ電極、３１ 凹部、 ３５、３６
ゲート電極、 ６１ 支持基板、 ６２ 配線層、
６３ 抵抗層、 ６４ エミッタ電極、 ６５
ゲート電極、６６ 透明基板、 ６７ 透明電極、
６８ 蛍光材、 ６９ 排気管、 ７０ スペ
ーサ、 ７１ ゲッター材
４ エミッタ、５ Ａｒイオン、 １１，１３ 平
坦部、 １２，１４ 斜面、 １５先端部、 ２
０ａ，２０ｅ 基板、 ２０ｂ，２０ｃ 第１の犠牲
膜、２２ 第２の犠牲膜、 ２４ 第３の犠牲膜、
２７ エミッタ電極、３１ 凹部、 ３５、３６
ゲート電極、 ６１ 支持基板、 ６２ 配線層、
６３ 抵抗層、 ６４ エミッタ電極、 ６５
ゲート電極、６６ 透明基板、 ６７ 透明電極、
６８ 蛍光材、 ６９ 排気管、 ７０ スペ
ーサ、 ７１ ゲッター材
Claims (2)
- 【請求項１】 （ａ）電界を印加することにより電子を
放出することができる導電性材料で形成された複数の電
子放出部を配列したアレイ素子を用意する工程と、 （ｂ）前記複数の電子放出部に同時に粒子ビームを照射
することにより、該複数の電子放出部の先端部をミリン
グし先鋭化する工程とを含む電界放射型素子の製造方
法。 - 【請求項２】 前記工程（ｂ）は、イオンビームを照射
することにより電子放出部の先端部をイオンミリングす
る工程である請求項１記載の電界放射型素子の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24136497A JPH1186719A (ja) | 1997-09-05 | 1997-09-05 | 電界放射型素子の製造方法 |
| US09/146,545 US6329214B1 (en) | 1997-09-05 | 1998-09-03 | Manufacture of field emission device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24136497A JPH1186719A (ja) | 1997-09-05 | 1997-09-05 | 電界放射型素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1186719A true JPH1186719A (ja) | 1999-03-30 |
Family
ID=17073199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24136497A Withdrawn JPH1186719A (ja) | 1997-09-05 | 1997-09-05 | 電界放射型素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6329214B1 (ja) |
| JP (1) | JPH1186719A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009129547A (ja) * | 2007-11-20 | 2009-06-11 | Hitachi High-Technologies Corp | 電界放出型電子源およびそれを用いた電子線応用装置 |
| KR20190049700A (ko) * | 2016-08-12 | 2019-05-09 | 팁텍 엘엘시 | 스캐닝 프로브와 전자 현미경 프로브 및 그 제조 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4876319B2 (ja) * | 2001-03-09 | 2012-02-15 | ソニー株式会社 | 表示装置およびその製造方法 |
| US7351607B2 (en) * | 2003-12-11 | 2008-04-01 | Georgia Tech Research Corporation | Large scale patterned growth of aligned one-dimensional nanostructures |
| US7105428B2 (en) * | 2004-04-30 | 2006-09-12 | Nanosys, Inc. | Systems and methods for nanowire growth and harvesting |
| US7785922B2 (en) | 2004-04-30 | 2010-08-31 | Nanosys, Inc. | Methods for oriented growth of nanowires on patterned substrates |
| CA2624778A1 (en) | 2005-12-29 | 2007-11-22 | Nanosys, Inc. | Methods for oriented growth of nanowires on patterned substrates |
| US7741197B1 (en) | 2005-12-29 | 2010-06-22 | Nanosys, Inc. | Systems and methods for harvesting and reducing contamination in nanowires |
| US8070920B2 (en) * | 2006-04-26 | 2011-12-06 | The Board Of Trustees Of The University Of Illinois | Nanometer-scale sharpening of conductor tips |
| KR20090087467A (ko) * | 2006-11-07 | 2009-08-17 | 나노시스, 인크. | 나노와이어 성장 시스템 및 방법 |
| KR101118698B1 (ko) * | 2007-05-29 | 2012-03-12 | 전자빔기술센터 주식회사 | 시엔티 팁을 이용한 전자 칼럼 및 시엔티 팁을 정렬하는방법 |
| US8536564B1 (en) | 2011-09-28 | 2013-09-17 | Sandia Corporation | Integrated field emission array for ion desorption |
| US8814622B1 (en) | 2011-11-17 | 2014-08-26 | Sandia Corporation | Method of manufacturing a fully integrated and encapsulated micro-fabricated vacuum diode |
| US9053890B2 (en) | 2013-08-02 | 2015-06-09 | University Health Network | Nanostructure field emission cathode structure and method for making |
Family Cites Families (6)
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|---|---|---|---|---|
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