JPH118378A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH118378A JPH118378A JP9158558A JP15855897A JPH118378A JP H118378 A JPH118378 A JP H118378A JP 9158558 A JP9158558 A JP 9158558A JP 15855897 A JP15855897 A JP 15855897A JP H118378 A JPH118378 A JP H118378A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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Abstract
(57)【要約】
【課題】 共鳴トンネル効果に基づいた負性抵抗特性を
有するＦＥＴであって、帰還成分が低減され、高利得
で、より安定動作が可能なＦＥＴを提供する。 【解決手段】 チヤネル層１２とゲート電極６ａの間
に、ＲＴＤ構造１３、アンドープショットキー層１４を
順次設け、ゲート電極をショットキー電極とする。
有するＦＥＴであって、帰還成分が低減され、高利得
で、より安定動作が可能なＦＥＴを提供する。 【解決手段】 チヤネル層１２とゲート電極６ａの間
に、ＲＴＤ構造１３、アンドープショットキー層１４を
順次設け、ゲート電極をショットキー電極とする。
Description
【０００１】
【発明の属する技術分野】本発明は電界効果トランジス
タ（Field Effect Transistor；ＦＥＴと略する）に
関し、特に、共鳴トンネル効果に基づいた負性抵抗を利
用したＦＥＴに関する。
タ（Field Effect Transistor；ＦＥＴと略する）に
関し、特に、共鳴トンネル効果に基づいた負性抵抗を利
用したＦＥＴに関する。
【０００２】
【従来の技術】共鳴トンネル効果を利用したＦＥＴとし
ては、従来より、ゲート電極とチャネル層の間に共鳴ト
ンネルダイオード（Resonant Tunneling Diode;ＲＴ
Ｄと略する）構造を設けたＦＥＴが知られている。図６
は、従来技術によるＦＥＴ構成を示す図である。このよ
うなＦＥＴは、例えば、キャパッソ(F. Capasso)によ
る文献（アプライド・フィジクス・レターズ（Ａｐｐ
ｌ．Ｐｈｙｓ．Ｌｅｔｔ．）、第５１巻、第５２６頁、
１９８７年）に報告されている。
ては、従来より、ゲート電極とチャネル層の間に共鳴ト
ンネルダイオード（Resonant Tunneling Diode;ＲＴ
Ｄと略する）構造を設けたＦＥＴが知られている。図６
は、従来技術によるＦＥＴ構成を示す図である。このよ
うなＦＥＴは、例えば、キャパッソ(F. Capasso)によ
る文献（アプライド・フィジクス・レターズ（Ａｐｐ
ｌ．Ｐｈｙｓ．Ｌｅｔｔ．）、第５１巻、第５２６頁、
１９８７年）に報告されている。
【０００３】図６（ａ）において、６０は半絶縁性（Se
mi Insulating；Ｓ．Ｉ．と略する）ＧａＡｓ基板、６
１はアンドープＧａＡｓバッファ層、６２はｎ型ＧａＡ
ｓチャネル層、６３はＲＴＤ構造、６４はｎ型ＧａＡｓ
コンタクト層である。ここで、ｎ型ＧａＡｓチャネル層
６２に接して、ソース電極５Ｓ、ドレイン電極５Ｄが形
成され、オーム性接触がとられている。さらに、ｎ型Ｇ
ａＡｓコンタクト層６４に接して、ゲート電極６が形成
され、オーム性接触がとられている（オーミック電極６
ｂ）。
mi Insulating；Ｓ．Ｉ．と略する）ＧａＡｓ基板、６
１はアンドープＧａＡｓバッファ層、６２はｎ型ＧａＡ
ｓチャネル層、６３はＲＴＤ構造、６４はｎ型ＧａＡｓ
コンタクト層である。ここで、ｎ型ＧａＡｓチャネル層
６２に接して、ソース電極５Ｓ、ドレイン電極５Ｄが形
成され、オーム性接触がとられている。さらに、ｎ型Ｇ
ａＡｓコンタクト層６４に接して、ゲート電極６が形成
され、オーム性接触がとられている（オーミック電極６
ｂ）。
【０００４】図６（ｂ）の部分拡大図に示すように、Ｒ
ＴＤ構造６３はアンドープＧａＡｓスペーサ層６３Ａ、
アンドープＡｌＡｓ量子障壁層６３Ｂ、アンドープＧａ
Ａｓ量子井戸層６３Ｃ、アンドープＡｌＡｓ量子障壁層
６３Ｄ、アンドープＧａＡｓスペーサ層６３Ｅの積層構
造からなる。
ＴＤ構造６３はアンドープＧａＡｓスペーサ層６３Ａ、
アンドープＡｌＡｓ量子障壁層６３Ｂ、アンドープＧａ
Ａｓ量子井戸層６３Ｃ、アンドープＡｌＡｓ量子障壁層
６３Ｄ、アンドープＧａＡｓスペーサ層６３Ｅの積層構
造からなる。
【０００５】このようなＦＥＴでは、ゲート電流がゲー
ト電圧に対して負性抵抗特性を示すため、負性抵抗増幅
器や負性抵抗発振器などに利用できる。
ト電圧に対して負性抵抗特性を示すため、負性抵抗増幅
器や負性抵抗発振器などに利用できる。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
ＦＥＴはゲート電極がオーミック電極であるため、ＲＴ
Ｄに整流性がなく、ゲート・ソース間だけでなくドレイ
ン・ソース間にも電流が流れる。このため、帰還成分が
増大して利得が低下したり、動作が不安定になる、とい
った問題があった。
ＦＥＴはゲート電極がオーミック電極であるため、ＲＴ
Ｄに整流性がなく、ゲート・ソース間だけでなくドレイ
ン・ソース間にも電流が流れる。このため、帰還成分が
増大して利得が低下したり、動作が不安定になる、とい
った問題があった。
【０００７】本発明の目的は、上記問題点を解消し、帰
還成分が低減され、高利得で、より安定動作が可能なＦ
ＥＴを提供することにある。
還成分が低減され、高利得で、より安定動作が可能なＦ
ＥＴを提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するため
本発明は、半導体基板上に、チャネル層、該チャネル層
より電子親和力の小さい少なくとも一層の量子障壁層と
電子の共鳴準位が生成される少なくとも一層の量子井戸
構造を含む超格子層、アンドープ半導体層が順次形成さ
れた電界効果トランジスタであって、前記チャネル層と
各々、電気的に接続されたソース電極およびドレイン電
極を有すると共に、前記アンドープ半導体層とショット
キー接触するゲート電極を有する電界効果トランジスタ
を提供し、さらに、半導体基板上に、チャネル層、該チ
ャネル層よりバンドギャップと電子親和力の和の大きい
少なくとも一層の量子障壁層と正孔の共鳴準位が生成さ
れる少なくとも一層の量子井戸構造を含む超格子層、ア
ンドープ半導体層が順次形成された電界効果トランジス
タであって、前記チャネル層と各々、電気的に接続され
たソース電極およびドレイン電極を有すると共に、前記
アンドープ半導体層とショットキー接触するゲート電極
を有する電界効果トランジスタを提供する。
本発明は、半導体基板上に、チャネル層、該チャネル層
より電子親和力の小さい少なくとも一層の量子障壁層と
電子の共鳴準位が生成される少なくとも一層の量子井戸
構造を含む超格子層、アンドープ半導体層が順次形成さ
れた電界効果トランジスタであって、前記チャネル層と
各々、電気的に接続されたソース電極およびドレイン電
極を有すると共に、前記アンドープ半導体層とショット
キー接触するゲート電極を有する電界効果トランジスタ
を提供し、さらに、半導体基板上に、チャネル層、該チ
ャネル層よりバンドギャップと電子親和力の和の大きい
少なくとも一層の量子障壁層と正孔の共鳴準位が生成さ
れる少なくとも一層の量子井戸構造を含む超格子層、ア
ンドープ半導体層が順次形成された電界効果トランジス
タであって、前記チャネル層と各々、電気的に接続され
たソース電極およびドレイン電極を有すると共に、前記
アンドープ半導体層とショットキー接触するゲート電極
を有する電界効果トランジスタを提供する。
【０００９】
【実施例】次に、本発明の実施例および作製方法につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１０】（第一の実施例）図１は本発明によるＦＥ
Ｔの一例の構造図である。図１（ａ）において、１０は
Ｓ．Ｉ．ＧａＡｓ基板、１１はアンドープＧａＡｓバッ
ファ層、１２はｎ型ＧａＡｓチャネル層、１３はＲＴＤ
構造、１４はアンドープＧａＡｓショットキー層であ
る。ここで、ｎ型ＧａＡｓチャネル層１２に接してソー
ス電極５Ｓ、ドレイン電極５Ｄが形成され、オーム性接
触がとられている。さらに、アンドープＧａＡｓショッ
トキー層１４に接して、ゲー卜電極６ａが形成され、シ
ョットキー性接触がとられている。
Ｔの一例の構造図である。図１（ａ）において、１０は
Ｓ．Ｉ．ＧａＡｓ基板、１１はアンドープＧａＡｓバッ
ファ層、１２はｎ型ＧａＡｓチャネル層、１３はＲＴＤ
構造、１４はアンドープＧａＡｓショットキー層であ
る。ここで、ｎ型ＧａＡｓチャネル層１２に接してソー
ス電極５Ｓ、ドレイン電極５Ｄが形成され、オーム性接
触がとられている。さらに、アンドープＧａＡｓショッ
トキー層１４に接して、ゲー卜電極６ａが形成され、シ
ョットキー性接触がとられている。
【００１１】図１（ｂ）に示すように、ＲＴＤ構造１３
はアンドープＧａＡｓスペーサ層１３Ａ、アンドープＡ
ｌＡｓ量子障壁層１３Ｂ、アンドープＧａＡｓ量子井戸
層１３Ｃ、アンドープＡｌＡｓ量子障壁層１３Ｄの積層
構造からなる。ここでＡｌＡｓ層１３Ｂ及び１３Ｄはチ
ャネル層１２を構成するＧａＡｓより電子親和力が小さ
いため、電子キャリアに対する量子障壁となり、該量子
障壁で挟まれたＧａＡｓ層１３Ｃ内には、電子の共鳴準
位が形成される。
はアンドープＧａＡｓスペーサ層１３Ａ、アンドープＡ
ｌＡｓ量子障壁層１３Ｂ、アンドープＧａＡｓ量子井戸
層１３Ｃ、アンドープＡｌＡｓ量子障壁層１３Ｄの積層
構造からなる。ここでＡｌＡｓ層１３Ｂ及び１３Ｄはチ
ャネル層１２を構成するＧａＡｓより電子親和力が小さ
いため、電子キャリアに対する量子障壁となり、該量子
障壁で挟まれたＧａＡｓ層１３Ｃ内には、電子の共鳴準
位が形成される。
【００１２】このようなＦＥＴは以下のようにして作製
される。
される。
【００１３】（１００）Ｓ．Ｉ．ＧａＡｓ基板１０上
に、例えば分子線エピタキシャル（Molecular Beam E
pitaxy;「ＭＢＥ」と略する）成長法により、下記表１に
示す順及び膜厚で順次成長させる。
に、例えば分子線エピタキシャル（Molecular Beam E
pitaxy;「ＭＢＥ」と略する）成長法により、下記表１に
示す順及び膜厚で順次成長させる。
【００１４】
【表１】
【００１５】次に、エピタキシャル層構造の一部をアン
ドープＧａＡｓバッファ層１１が露出するまでエッチン
グ除去することにより素子間分離メサを形成後、素子部
分のｎ型ＧａＡｓチャネル層１２が露出するまでエッチ
ング除去することによりＲＴＤ部メサを形成する。
ドープＧａＡｓバッファ層１１が露出するまでエッチン
グ除去することにより素子間分離メサを形成後、素子部
分のｎ型ＧａＡｓチャネル層１２が露出するまでエッチ
ング除去することによりＲＴＤ部メサを形成する。
【００１６】さらに、ｎ型ＧａＡｓチャネル層１２上に
は、例えばＡｕＧｅ／Ｎｉ／Ａｕなどの金属を蒸着する
ことにより、ソース電極５Ｓ、ドレイン電極５Ｄをそれ
ぞれ形成し、オーミック接触をとる。
は、例えばＡｕＧｅ／Ｎｉ／Ａｕなどの金属を蒸着する
ことにより、ソース電極５Ｓ、ドレイン電極５Ｄをそれ
ぞれ形成し、オーミック接触をとる。
【００１７】最後に、ＲＴＤ部メサ上のアンドープＧａ
Ａｓショットキー層１４上には、例えば、Ｔｉ／Ｐｔ／
Ａｕなどの金属を蒸着することにより、ゲート電極６ａ
を形成し、ショットキー接触をとる。このようにして、
図１のようなＦＥＴが作製される。
Ａｓショットキー層１４上には、例えば、Ｔｉ／Ｐｔ／
Ａｕなどの金属を蒸着することにより、ゲート電極６ａ
を形成し、ショットキー接触をとる。このようにして、
図１のようなＦＥＴが作製される。
【００１８】このようなＦＥＴにおけるゲート−チャネ
ル間の伝導帯ポテンシャル図を図２に示す。本実施例で
は、図２（ａ）に示すように、ゲート−チャネル間に正
電圧を加えると、量子井戸層１３Ｃ内に生成される電子
基底準位エネルギーがチャネル層１２内のフェルミレベ
ルと一致する条件では、共鳴トンネル効果により電子が
ショットキー層１４に注入される。ここで、ゲート電極
６ａとショットキー層１４の界面には電子に対するポテ
ンシャル障壁がないためゲート電流が流れる。
ル間の伝導帯ポテンシャル図を図２に示す。本実施例で
は、図２（ａ）に示すように、ゲート−チャネル間に正
電圧を加えると、量子井戸層１３Ｃ内に生成される電子
基底準位エネルギーがチャネル層１２内のフェルミレベ
ルと一致する条件では、共鳴トンネル効果により電子が
ショットキー層１４に注入される。ここで、ゲート電極
６ａとショットキー層１４の界面には電子に対するポテ
ンシャル障壁がないためゲート電流が流れる。
【００１９】また、図２（ｂ）に示すように、ゲート−
チャネル間に負電圧を加えた時には、ゲート電極６ａと
ショットキー層１４の界面に電子に対するポテンシャル
障壁が存在するため、ゲート金属内の電子は反射されて
ゲート電流が流れない。
チャネル間に負電圧を加えた時には、ゲート電極６ａと
ショットキー層１４の界面に電子に対するポテンシャル
障壁が存在するため、ゲート金属内の電子は反射されて
ゲート電流が流れない。
【００２０】このような原理により、本構造では本来整
流性のないＲＴＤに整流性を持たせることができる。ゲ
ート−ソース間に正電圧（例えば、０．４Ｖ）、ドレイ
ン−ソース間に正電圧（例えば、２Ｖ）を印加した通常
のＦＥＴ動作では、ゲート−ドレイン間には負電圧（例
えば、−１．６Ｖ）が加わるため、ゲート−ドレイン間
のインピーダンスが高くなり、帰還成分が低減される。
流性のないＲＴＤに整流性を持たせることができる。ゲ
ート−ソース間に正電圧（例えば、０．４Ｖ）、ドレイ
ン−ソース間に正電圧（例えば、２Ｖ）を印加した通常
のＦＥＴ動作では、ゲート−ドレイン間には負電圧（例
えば、−１．６Ｖ）が加わるため、ゲート−ドレイン間
のインピーダンスが高くなり、帰還成分が低減される。
【００２１】また、このようなＦＥＴは、チャネル領域
とゲート電極の間にＲＴＤを介在させた構造のため、電
子の共鳴トンネル効果に基づいてゲート電流が負性抵抗
特性を示し、負性抵抗増幅器や負性抵抗発振器などに利
用できる。
とゲート電極の間にＲＴＤを介在させた構造のため、電
子の共鳴トンネル効果に基づいてゲート電流が負性抵抗
特性を示し、負性抵抗増幅器や負性抵抗発振器などに利
用できる。
【００２２】（第二の実施例）図３は本発明によるＦＥ
Ｔの一例の構造図である。図３（ａ）において、２０は
Ｓ．Ｉ．ＧａＡｓ基板、２１はアンドープＧａＡｓバッ
ファ層、２２はアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル
層、２３はＲＴＤ構造、２４はアンドープＧａＡｓショ
ットキー層である。ここで、アンドープＩｎＧａＡｓ層
２２は格子不整による転位が発生する臨界膜厚以下の歪
層となっている。また、アンドープＩｎＧａＡｓチャネ
ル層２２に接してソース電極５Ｓ、ドレイン電極５Ｄが
形成され、オーム性接触がとられている。更に、アンド
ープＧａＡｓショットキー層２４に接して、ゲート電極
６ａが形成され、ショットキー性接触がとられている。
Ｔの一例の構造図である。図３（ａ）において、２０は
Ｓ．Ｉ．ＧａＡｓ基板、２１はアンドープＧａＡｓバッ
ファ層、２２はアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル
層、２３はＲＴＤ構造、２４はアンドープＧａＡｓショ
ットキー層である。ここで、アンドープＩｎＧａＡｓ層
２２は格子不整による転位が発生する臨界膜厚以下の歪
層となっている。また、アンドープＩｎＧａＡｓチャネ
ル層２２に接してソース電極５Ｓ、ドレイン電極５Ｄが
形成され、オーム性接触がとられている。更に、アンド
ープＧａＡｓショットキー層２４に接して、ゲート電極
６ａが形成され、ショットキー性接触がとられている。
【００２３】図３（ｂ）に示すように、ＲＴＤ構造２３
はｎ型Ａｌ0.4Ｇａ0.6Ａｓ量子障壁層２３Ｂ、アンドー
プＧａＡｓ量子井戸層２３Ｃ、ｎ型Ａｌ0.4Ｇａ0.6Ａｓ
量子障壁層２３Ｄの積層構造からなる。
はｎ型Ａｌ0.4Ｇａ0.6Ａｓ量子障壁層２３Ｂ、アンドー
プＧａＡｓ量子井戸層２３Ｃ、ｎ型Ａｌ0.4Ｇａ0.6Ａｓ
量子障壁層２３Ｄの積層構造からなる。
【００２４】このようなＦＥＴでも、第一の実施例と同
様に、ＲＴＤに整流性を持たせることができ、ＦＥＴ動
作した時の帰還成分が低減される。また、電子の共鳴ト
ンネル効果に基づいてゲート電流が負性抵抗特性を示
し、負性抵抗増幅器や負性抵抗発振器などに利用でき
る。さらに、本実施例では、チャネル層２２が電子移動
度の高いアンドープＩｎＧａＡｓで形成されているた
め、より高速動作が可能である。
様に、ＲＴＤに整流性を持たせることができ、ＦＥＴ動
作した時の帰還成分が低減される。また、電子の共鳴ト
ンネル効果に基づいてゲート電流が負性抵抗特性を示
し、負性抵抗増幅器や負性抵抗発振器などに利用でき
る。さらに、本実施例では、チャネル層２２が電子移動
度の高いアンドープＩｎＧａＡｓで形成されているた
め、より高速動作が可能である。
【００２５】（第三の実施例）図４は本発明によるＦＥ
Ｔの一例の構造図である。図４（ａ）において、３０は
Ｓ．Ｉ．ＩｎＰ基板、３１はアンドープＩｎ0.52Ａｌ
0.48Ａｓバッファ層、３７はｎ型Ｉｎ0.52Ａｌ0.48Ａｓ
電子供給層、３２はアンドープＩｎ0.53Ｇａ0.47Ａｓチ
ャネル層、３３はＲＴＤ構造、３４はアンドープＩｎ
0.53Ｇａ0.47Ａｓショットキー層である。ここで、アン
ドープＩｎＧａＡｓチャネル層３２に接してソース電極
５Ｓ、ドレイン電極５Ｄが形成され、オーム性接触がと
られている。さらに、アンドープＩｎＧａＡｓショット
キー層３４に接して、ゲート電極６ａが形成され、ショ
ットキー性接触がとられている。ｎ型Ｉｎ0.52Ａｌ0.48
Ａｓ層３７は、前記チャネル層３２よりも電子親和力が
小さいため、電子供給層として働く。
Ｔの一例の構造図である。図４（ａ）において、３０は
Ｓ．Ｉ．ＩｎＰ基板、３１はアンドープＩｎ0.52Ａｌ
0.48Ａｓバッファ層、３７はｎ型Ｉｎ0.52Ａｌ0.48Ａｓ
電子供給層、３２はアンドープＩｎ0.53Ｇａ0.47Ａｓチ
ャネル層、３３はＲＴＤ構造、３４はアンドープＩｎ
0.53Ｇａ0.47Ａｓショットキー層である。ここで、アン
ドープＩｎＧａＡｓチャネル層３２に接してソース電極
５Ｓ、ドレイン電極５Ｄが形成され、オーム性接触がと
られている。さらに、アンドープＩｎＧａＡｓショット
キー層３４に接して、ゲート電極６ａが形成され、ショ
ットキー性接触がとられている。ｎ型Ｉｎ0.52Ａｌ0.48
Ａｓ層３７は、前記チャネル層３２よりも電子親和力が
小さいため、電子供給層として働く。
【００２６】図４（ｂ）に示すように、ＲＴＤ構造３３
はアンドープＡｌＡｓ量子障壁層３３Ｂ、アンドープＩ
ｎ0.53Ｇａ0.47Ａｓ量子井戸層３３Ｃ、アンドープＡｌ
Ａｓ量子障壁層３３Ｄの積層構造からなる。
はアンドープＡｌＡｓ量子障壁層３３Ｂ、アンドープＩ
ｎ0.53Ｇａ0.47Ａｓ量子井戸層３３Ｃ、アンドープＡｌ
Ａｓ量子障壁層３３Ｄの積層構造からなる。
【００２７】このようなＦＥＴでも、第一の実施例と同
様に、ＲＴＤに整流性を持たせることができ、ＦＥＴ動
作した時の帰還成分が低減される。また、電子の共鳴ト
ンネル効果に基づいてゲート電流が負性抵抗特性を示
し、負性抵抗増幅器や負性抵抗発振器などに利用でき
る。本実施例では、チャネル層３２が電子移動度の高い
アンドープＩｎＧａＡｓで形成されているため、より高
速動作が可能である。さらに、ｎ型ＩｎＡｌＡｓ電子供
給層３７上に弗素（Ｆ）などの不純物に対してバリアと
して働くＩｎＧａＡｓ層３２が形成されたため、ｎ型Ｉ
ｎＡｌＡｓ層が不純物で汚染されることがなく、熱的信
頼性が向上する。
様に、ＲＴＤに整流性を持たせることができ、ＦＥＴ動
作した時の帰還成分が低減される。また、電子の共鳴ト
ンネル効果に基づいてゲート電流が負性抵抗特性を示
し、負性抵抗増幅器や負性抵抗発振器などに利用でき
る。本実施例では、チャネル層３２が電子移動度の高い
アンドープＩｎＧａＡｓで形成されているため、より高
速動作が可能である。さらに、ｎ型ＩｎＡｌＡｓ電子供
給層３７上に弗素（Ｆ）などの不純物に対してバリアと
して働くＩｎＧａＡｓ層３２が形成されたため、ｎ型Ｉ
ｎＡｌＡｓ層が不純物で汚染されることがなく、熱的信
頼性が向上する。
【００２８】（第四の実施例）図１に示した構造で、ｎ
型ＧａＡｓ層１２をｐ型ＧａＡｓ層４２で置き換えれ
ば、第四の実施例が得られる。ここで、ＡｌＡｓ層１３
Ｂ、１３Ｄはチャネル層４２を構成するＧａＡｓより、
バンドギャップと電子親和力の和が大きいため、正孔キ
ャリアに対する量子障壁となり、該量子障壁で挟まれた
ＧａＡｓ層１３Ｃ内には正孔の共鳴準位が形成される。
型ＧａＡｓ層１２をｐ型ＧａＡｓ層４２で置き換えれ
ば、第四の実施例が得られる。ここで、ＡｌＡｓ層１３
Ｂ、１３Ｄはチャネル層４２を構成するＧａＡｓより、
バンドギャップと電子親和力の和が大きいため、正孔キ
ャリアに対する量子障壁となり、該量子障壁で挟まれた
ＧａＡｓ層１３Ｃ内には正孔の共鳴準位が形成される。
【００２９】このようなＦＥＴにおけるゲート−チャネ
ル間の価電子帯ポテンシャル図を図５に示す。
ル間の価電子帯ポテンシャル図を図５に示す。
【００３０】本実施例では、図５（ａ）に示すように、
ゲート−チャネル間に負電圧を加えると、量子井戸層１
３Ｃ内に生成される重い正孔の基底準位エネルギーがチ
ャネル層４２内のフェルミレベルと一致する条件では、
共鳴トンネル効果により正孔がショットキー層１４に注
入される。ここで、ゲート電極６ａとショットキー層１
４の界面には正孔に対するポテンシャル障壁がないため
ゲート電流が流れる。
ゲート−チャネル間に負電圧を加えると、量子井戸層１
３Ｃ内に生成される重い正孔の基底準位エネルギーがチ
ャネル層４２内のフェルミレベルと一致する条件では、
共鳴トンネル効果により正孔がショットキー層１４に注
入される。ここで、ゲート電極６ａとショットキー層１
４の界面には正孔に対するポテンシャル障壁がないため
ゲート電流が流れる。
【００３１】また、図５（ｂ）に示すように、ゲート−
チャネル間に正電圧を加えた時には、ゲート電極６ａと
ショットキー層１４の界面に正孔に対するポテンシャル
障壁が存在するため、ゲート金属内の正孔は反射されて
ゲート電流が流れない。
チャネル間に正電圧を加えた時には、ゲート電極６ａと
ショットキー層１４の界面に正孔に対するポテンシャル
障壁が存在するため、ゲート金属内の正孔は反射されて
ゲート電流が流れない。
【００３２】このような原理により、本構造では本来整
流性のないＲＴＤに整流性を持たせることができる。ゲ
ート−ソース間に負電圧（例えば、−０．４Ｖ）、ドレ
イン−ソース間に負電圧（例えば、−２Ｖ）を印加した
通常のＦＥＴ動作では、ゲート−ドレイン間には正電圧
（例えば、＋１．６Ｖ）が加わるため、ゲート−ドレイ
ン間のインピーダンスが高くなり、帰還成分が低減され
る。
流性のないＲＴＤに整流性を持たせることができる。ゲ
ート−ソース間に負電圧（例えば、−０．４Ｖ）、ドレ
イン−ソース間に負電圧（例えば、−２Ｖ）を印加した
通常のＦＥＴ動作では、ゲート−ドレイン間には正電圧
（例えば、＋１．６Ｖ）が加わるため、ゲート−ドレイ
ン間のインピーダンスが高くなり、帰還成分が低減され
る。
【００３３】また、このようなＦＥＴは、チャネル領域
とゲート電極の間にＲＴＤを介在させた構造のため、正
孔の共鳴トンネル効果に基づいてゲート電流が負性抵抗
特性を示し、負性抵抗増幅器や負性抵抗発振器などに利
用できる。
とゲート電極の間にＲＴＤを介在させた構造のため、正
孔の共鳴トンネル効果に基づいてゲート電流が負性抵抗
特性を示し、負性抵抗増幅器や負性抵抗発振器などに利
用できる。
【００３４】（第五の実施例）図３に示した構造で、ｎ
型ＡｌＧａＡｓ層２３Ｂ、２３Ｄをそれぞれｐ型ＡｌＧ
ａＡｓ層で置き換えれば、第五の実施例が得られる。
型ＡｌＧａＡｓ層２３Ｂ、２３Ｄをそれぞれｐ型ＡｌＧ
ａＡｓ層で置き換えれば、第五の実施例が得られる。
【００３５】このようなＦＥＴでも、第四の実施例と同
様に、ＲＴＤに整流性を持たせることができ、ＦＥＴ動
作したときの帰還成分が低減される。また、正孔の共鳴
トンネル効果に基づいてゲート電流が負性抵抗特性を示
し、負性抵抗増幅器や負性抵抗発振器などに利用でき
る。さらに、本実施例では、チャネル層２２が正孔移動
度の高いアンドープＩｎＧａＡｓで形成されているた
め、より高速動作が可能である。
様に、ＲＴＤに整流性を持たせることができ、ＦＥＴ動
作したときの帰還成分が低減される。また、正孔の共鳴
トンネル効果に基づいてゲート電流が負性抵抗特性を示
し、負性抵抗増幅器や負性抵抗発振器などに利用でき
る。さらに、本実施例では、チャネル層２２が正孔移動
度の高いアンドープＩｎＧａＡｓで形成されているた
め、より高速動作が可能である。
【００３６】（第六の実施例）図４に示した構造で、ｎ
型ＩｎＡｌＡｓ電子供給層３７をｐ型ＩｎＡｌＡｓ層で
置き換えれば、第六の実施例が得られる。該ｐ型ＩｎＡ
ｌＡｓ層はチャネル層より電子親和力とバンドギャップ
の和が大きいため正孔供給層として働く。
型ＩｎＡｌＡｓ電子供給層３７をｐ型ＩｎＡｌＡｓ層で
置き換えれば、第六の実施例が得られる。該ｐ型ＩｎＡ
ｌＡｓ層はチャネル層より電子親和力とバンドギャップ
の和が大きいため正孔供給層として働く。
【００３７】このようなＦＥＴでも、第四の実施例と同
様に、ＲＴＤに整流性を持たせることができ、ＦＥＴ動
作した時の帰還成分が低減される。また、正孔の共鳴ト
ンネル効果に基づいてゲート電流が負性抵抗特性を示
し、負性抵抗増幅器や負性抵抗発振器などに利用でき
る。本実施例では、チャネル層３２が正孔移動度の高い
アンドープＩｎＧａＡｓで形成されているため、より高
速動作が可能である。
様に、ＲＴＤに整流性を持たせることができ、ＦＥＴ動
作した時の帰還成分が低減される。また、正孔の共鳴ト
ンネル効果に基づいてゲート電流が負性抵抗特性を示
し、負性抵抗増幅器や負性抵抗発振器などに利用でき
る。本実施例では、チャネル層３２が正孔移動度の高い
アンドープＩｎＧａＡｓで形成されているため、より高
速動作が可能である。
【００３８】以上、本発明を上記実施例に即して説明し
たが、本発明は上記態様にのみ限定されず、本発明の原
理に準ずる各種態様を含むことは勿論である。
たが、本発明は上記態様にのみ限定されず、本発明の原
理に準ずる各種態様を含むことは勿論である。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
チャネル層とゲート電極の間に、ＲＴＤ構造、アンドー
プショットキー層を順次設け、ゲート電極をショットキ
ー電極とすることにより、帰還成分が低減され、高利得
で、より安定動作が可能なＦＥＴが得られる。ゲート電
流が共鳴トンネル効果に伴う負性抵抗を示すため、負性
抵抗増幅器や負性抵抗発振器として利用できる。
チャネル層とゲート電極の間に、ＲＴＤ構造、アンドー
プショットキー層を順次設け、ゲート電極をショットキ
ー電極とすることにより、帰還成分が低減され、高利得
で、より安定動作が可能なＦＥＴが得られる。ゲート電
流が共鳴トンネル効果に伴う負性抵抗を示すため、負性
抵抗増幅器や負性抵抗発振器として利用できる。
【００４０】さらに、チャネル層を高純度半導体により
構成すれば、より高速動作が可能となる。
構成すれば、より高速動作が可能となる。
【図１】本発明によるＦＥＴの構成を示す図であり、
（ａ）は概念斜視図、（ｂ）は部分拡大図である。
（ａ）は概念斜視図、（ｂ）は部分拡大図である。
【図２】本発明の第一の実施例における伝導帯ポテンシ
ャル図であり、（ａ）は正電圧を、（ｂ）は負電圧をゲ
ート−チャネル間に加えた場合である。
ャル図であり、（ａ）は正電圧を、（ｂ）は負電圧をゲ
ート−チャネル間に加えた場合である。
【図３】本発明の第二の実施例におけるＦＥＴの構造を
示す図であり、（ａ）は概念斜視図、（ｂ）は部分拡大
図である。
示す図であり、（ａ）は概念斜視図、（ｂ）は部分拡大
図である。
【図４】本発明の第三の実施例におけるＦＥＴの構造を
示す図であり、（ａ）は概念斜視図、（ｂ）は部分拡大
図である。
示す図であり、（ａ）は概念斜視図、（ｂ）は部分拡大
図である。
【図５】本発明の第四の実施例における価電子帯ポテン
シャル図であり、（ａ）は負電圧を、（ｂ）は正電圧を
ゲート−チャネル間に加えた場合である。
シャル図であり、（ａ）は負電圧を、（ｂ）は正電圧を
ゲート−チャネル間に加えた場合である。
【図６】従来のＦＥＴの構成を示す図であり、（ａ）は
概念斜視図、（ｂ）は部分拡大図である。
概念斜視図、（ｂ）は部分拡大図である。
１０、２０ Ｓ．Ｉ．ＧａＡｓ基板 １１、１３Ａ、１３Ｃ、１４、２１、２３Ｃ、２４、ア
ンドープＧａＡｓ層 １２ ｎ型ＧａＡｓ層 １３、２３、３３ ＲＴＤ構造 １３Ｂ、１３Ｄ、３３Ｂ、３３Ｄ アンドープＡｌＡｓ
層 ５Ｓ ソース電極（オーミック電極） ５Ｄ ドレイン電極（オーミック電極） ６ ゲート電極 ６ａ ショットキー電極 ６ｂ オーミック電極 ２２、３２、３３Ｃ、３４ アンドープＩｎＧａＡｓ層 ２３Ｂ、２３Ｄ ｎ型ＡｌＧａＡｓ層 ３０ Ｓ．Ｉ．ＩｎＰ基板 ３１ アンドープＩｎＡｌＡｓ層 ３７ ｎ型ＩｎＡｌＡｓ層
ンドープＧａＡｓ層 １２ ｎ型ＧａＡｓ層 １３、２３、３３ ＲＴＤ構造 １３Ｂ、１３Ｄ、３３Ｂ、３３Ｄ アンドープＡｌＡｓ
層 ５Ｓ ソース電極（オーミック電極） ５Ｄ ドレイン電極（オーミック電極） ６ ゲート電極 ６ａ ショットキー電極 ６ｂ オーミック電極 ２２、３２、３３Ｃ、３４ アンドープＩｎＧａＡｓ層 ２３Ｂ、２３Ｄ ｎ型ＡｌＧａＡｓ層 ３０ Ｓ．Ｉ．ＩｎＰ基板 ３１ アンドープＩｎＡｌＡｓ層 ３７ ｎ型ＩｎＡｌＡｓ層
Claims (8)
- 【請求項１】 半導体基板上に、チャネル層、該チャネ
ル層より電子親和力の小さい少なくとも一層の量子障壁
層と電子の共鳴準位が生成される少なくとも一層の量子
井戸構造を含む超格子層、アンドープ半導体層が順次形
成された電界効果トランジスタであって、前記チャネル
層と各々、電気的に接続されたソース電極およびドレイ
ン電極を有すると共に、前記アンドープ半導体層とショ
ットキー接触するゲート電極を有する電界効果トランジ
スタ。 - 【請求項２】 前記請求項１記載の電界効果トランジス
タにおいて、前記チャネル層がＮ型半導体で形成される
ことを特徴とする電界効果トランジスタ。 - 【請求項３】 前記請求項１記載の電界効果トランジス
タにおいて、前記超格子層が少なくとも１層のＮ型層を
含むことを特徴とする電界効果トランジスタ。 - 【請求項４】 前記請求項１記載の電界効果トランジス
タにおいて、前記チャネル層がアンドープ半導体である
と共に、前記チャネル層に接して、前記超格子層と反対
側に、少なくとも１層のＮ型層を含み、かつ、前記チャ
ネル層よりも電子親和力の小さい電子供給層が形成され
たことを特徴とする電界効果トランジスタ。 - 【請求項５】 半導体基板上に、チャネル層、該チャネ
ル層よりバンドギャップと電子親和力の和の大きい少な
くとも一層の量子障壁層と正孔の共鳴準位が生成される
少なくとも一層の量子井戸構造を含む超格子層、アンド
ープ半導体層が順次形成された電界効果トランジスタで
あって、前記チャネル層と各々、電気的に接続されたソ
ース電極およびドレイン電極を有すると共に、前記アン
ドープ半導体層とショットキー接触するゲート電極を有
する電界効果トランジスタ。 - 【請求項６】 前記請求項５記載の電界効果トランジス
タにおいて、前記チャネル層がＰ型半導体で形成される
ことを特徴とする電界効果トランジスタ。 - 【請求項７】 前記請求項５記載の電界効果トランジス
タにおいて、前記超格子層が少なくとも１層のＰ型層を
含むことを特徴とする電界効果トランジスタ。 - 【請求項８】 前記請求項５記載の電界効果トランジス
タにおいて、前記チャネル層がアンドープ半導体である
と共に、前記チャネル層に接して、前記超格子層と反対
側に、少なくとも１層のＰ型層を含み、かつ、前記チャ
ネル層よりも電子親和力とバンドギャップの和の大きい
正孔供給層が形成されたことを特徴とする電界効果トラ
ンジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9158558A JP2891244B2 (ja) | 1997-06-16 | 1997-06-16 | 電界効果トランジスタ |
| US09/095,680 US6034386A (en) | 1997-06-16 | 1998-06-10 | Field effect transistor and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9158558A JP2891244B2 (ja) | 1997-06-16 | 1997-06-16 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH118378A true JPH118378A (ja) | 1999-01-12 |
| JP2891244B2 JP2891244B2 (ja) | 1999-05-17 |
Family
ID=15674336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9158558A Expired - Lifetime JP2891244B2 (ja) | 1997-06-16 | 1997-06-16 | 電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6034386A (ja) |
| JP (1) | JP2891244B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7563461B2 (en) * | 2002-02-07 | 2009-07-21 | The Trustees Of Columbia University In The City Of New York | Zinc salt compositions for the prevention of dermal and mucosal irritation |
| US6787826B1 (en) * | 2003-03-14 | 2004-09-07 | Triquint Semiconductor, Inc. | Heterostructure field effect transistor |
| US7449728B2 (en) * | 2003-11-24 | 2008-11-11 | Tri Quint Semiconductor, Inc. | Monolithic integrated enhancement mode and depletion mode field effect transistors and method of making the same |
| US20080001173A1 (en) * | 2006-06-23 | 2008-01-03 | International Business Machines Corporation | BURIED CHANNEL MOSFET USING III-V COMPOUND SEMICONDUCTORS AND HIGH k GATE DIELECTRICS |
| US7799647B2 (en) * | 2007-07-31 | 2010-09-21 | Freescale Semiconductor, Inc. | MOSFET device featuring a superlattice barrier layer and method |
| FI121489B (fi) * | 2008-04-03 | 2010-11-30 | Pekka Neittaanmaeki | Puolijohdelaite ja menetelmä puolijohdelaitteen tilan kontrolloimiseksi ja sen valmistamiseksi ja suurtaajuinen integroitu piiri |
| US9337255B1 (en) * | 2014-11-21 | 2016-05-10 | International Business Machines Corporation | Reducing direct source-to-drain tunneling in field effect transistors with low effective mass channels |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04245645A (ja) * | 1991-01-31 | 1992-09-02 | Sumitomo Electric Ind Ltd | 電界効果トランジスタ |
| JP3094500B2 (ja) * | 1991-05-21 | 2000-10-03 | 日本電気株式会社 | 電界効果トランジスタ |
| JPH0661269A (ja) * | 1992-08-11 | 1994-03-04 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
-
1997
- 1997-06-16 JP JP9158558A patent/JP2891244B2/ja not_active Expired - Lifetime
-
1998
- 1998-06-10 US US09/095,680 patent/US6034386A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6034386A (en) | 2000-03-07 |
| JP2891244B2 (ja) | 1999-05-17 |
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