JPH117848A - Method for forming conductive film - Google Patents

Method for forming conductive film

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JPH117848A
JPH117848A JP9159545A JP15954597A JPH117848A JP H117848 A JPH117848 A JP H117848A JP 9159545 A JP9159545 A JP 9159545A JP 15954597 A JP15954597 A JP 15954597A JP H117848 A JPH117848 A JP H117848A
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JP
Japan
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ito
etching
conductive film
film
resist
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Application number
JP9159545A
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Japanese (ja)
Inventor
Tetsushi Yabuta
哲史 薮田
Katsuhiro Kawai
勝博 川合
Masaya Yamakawa
真弥 山川
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Sharp Corp
Original Assignee
Sharp Corp
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    • Y02EREDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
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Abstract

PROBLEM TO BE SOLVED: To shorten the production line unit process time and improve the production yield when forming a transparent conductive film. SOLUTION: A photoresist 11 is applied onto an insulating base 11 and patterned so as to be left in the part other than a desired ITO(indium tin oxide) pattern, and an ITO 12 is applied to the resulting base by sputtering to uniformly form a film on the base. The ITO 12 is wet-etched to lift off the resist 11, whereby the patterning of the ITO 12 is completed. Since the resist is preliminarily patterned in the part requiring no ITO 12, the etching residue, even if present on the surface of the insulating base 10, can be lifted off and removed together with the resist, so that no residue is generated in the part requiring no ITO 12.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、液晶表示装置や太
陽電池、PDP(プラズマディスプレイ)、EL(エレ
クトロルミネッセンス)素子等の電子デバイスの電極配
線材料として用いられる透明導電膜の形成方法に関す
る。
The present invention relates to a method for forming a transparent conductive film used as an electrode wiring material of an electronic device such as a liquid crystal display device, a solar cell, a PDP (plasma display), and an EL (electroluminescence) element.

【0002】[0002]

【従来の技術】一般に、電子デバイス、例えば、液晶表
示装置の画素電極や信号配線等には透明導電膜が用いら
れるが、この透明導電膜としてはITO(Indium Tin O
xide)膜が主に使用されている。
2. Description of the Related Art In general, a transparent conductive film is used for an electronic device, for example, a pixel electrode or a signal wiring of a liquid crystal display device.
xide) Membrane is mainly used.

【0003】例えば、このITO膜を成膜するには、膜
厚分布が均一であること、光透過率および電気抵抗率を
容易に制御できること、低温プロセスを適用できること
等の点でスパッタリング法が主に用いられている。さら
に、例えば液晶表示装置の電極配線のパターニングを行
うためには、成膜したITOに対してウエットエッチン
グを施すことが一般的である。
[0003] For example, the sputtering method is mainly used for forming the ITO film in terms of uniform film thickness distribution, easy control of light transmittance and electric resistivity, and application of a low-temperature process. It is used for Further, for example, in order to pattern an electrode wiring of a liquid crystal display device, it is general to perform wet etching on the formed ITO.

【0004】図5に、電子デバイスの製造において、I
TO膜により配線パターンを形成するフローを説明する
ための断面図を示す。図5(a)において、必要とする
製造工程まで処理されたウエハまたは絶縁性基板100
上に、スパッタリング法を用いて一様にITO101を
成膜する。
FIG. 5 shows that in the manufacture of an electronic device,
FIG. 3 is a cross-sectional view for explaining a flow of forming a wiring pattern using a TO film. In FIG. 5A, the wafer or the insulating substrate 100 processed up to the required manufacturing process
On top of this, an ITO film is uniformly formed by a sputtering method.

【0005】次に、図5(b)において、フォトレジス
ト102を塗布した後、所望の形状にパターニングす
る。
Next, in FIG. 5B, after a photoresist 102 is applied, it is patterned into a desired shape.

【0006】次に、図5(c)において、不要なITO
101をエッチング液でエッチング除去する。このと
き、ITOをウエットエッチングする際には、成膜時に
生じるITOの膜質ムラ等を考慮に入れて、エッチング
残渣が生じないように、設計時において算出されるエッ
チング時間よりもさらに長い時間エッチングを行う、所
謂オーバーエッチングを施すことが一般的である。
[0006] Next, in FIG.
101 is removed by etching with an etching solution. At this time, when performing wet etching of the ITO, etching is performed for a longer time than the etching time calculated at the time of design so that no etching residue is generated in consideration of the film quality unevenness of the ITO generated at the time of film formation. Generally, so-called over-etching is performed.

【0007】そして、フォトレジスト102(図5
(c))を剥離除去すると、図5(d)のようにITO
101のパターニングが完了する。
Then, a photoresist 102 (FIG. 5)
When (c)) is peeled and removed, as shown in FIG.
The patterning of 101 is completed.

【0008】以上のプロセスによりITOの成膜および
パターニングが行われていた。
[0008] ITO film formation and patterning have been performed by the above process.

【0009】[0009]

【発明が解決しようとする課題】上記したように、例え
ば液晶表示装置の電極配線を、透明導電膜としてITO
により形成した場合には、オーバーエッチングを行うこ
とによってエッチング残渣の発生を防止していた。しか
しながら、成膜されたITOにおいて、下層の配線を被
覆する等して段差が生じている部分については、オーバ
ーエッチングを行うことによりITOの段差部分にエッ
チャントが深く染み込み、この結果、不必要にエッチン
グが入り込んで段切れを生じることがあった。
As described above, for example, the electrode wiring of a liquid crystal display device is made of ITO as a transparent conductive film.
In the case of forming by, the generation of etching residues was prevented by performing over-etching. However, in a portion of the formed ITO where a step is formed due to, for example, covering a lower wiring, the etchant penetrates deeply into the step of the ITO by performing over-etching, and as a result, unnecessary etching is performed. May enter and cause disconnection.

【0010】特に、ITOとその上に形成したレジスト
とは密着性が悪く、これらの間にエッチャントが浸入し
た場合や、あるいは、ITO成膜時に段差部にマウスホ
ール(ITOの成膜条件によってはITOの結晶粒の成
長方向または結晶サイズによりITOが下地の段差部を
完全に被覆しきれないことがあり、これに伴う下地とI
TOの間に穴があいた状態のことを言う)(図6
(a))が発生している場合には、オーバーエッチング
によって必要以上にエッチングが進んで、段切れ(サイ
ドエッチングまたはサイドシフト)が生じることがあっ
た(図6(a))。すなわち、図6(b)のようなマウ
スホールが段差部に発生している場合、エッチングが完
了する以前にエッチング液がマウスホールに達してしま
うことがあった。このことによりエッチング液がマウス
ホールを介して残したいITO部分へ浸入し、エッチン
グが不必要に進行してしまうため、断線不良が生じやす
かった。
In particular, the adhesion between ITO and the resist formed thereon is poor, and when an etchant infiltrates between them, or when the ITO film is formed, a mouth hole (depending on the conditions for forming the ITO film) is formed in the step. Depending on the growth direction or crystal size of the ITO crystal grains, ITO may not be able to completely cover the step portion of the base.
(It refers to the state where there is a hole between TOs.)
In the case where (a)) occurs, the etching may proceed more than necessary due to over-etching, and a step disconnection (side etching or side shift) may occur (FIG. 6A). That is, when a mouse hole as shown in FIG. 6B is formed in the step, the etching solution may reach the mouse hole before the etching is completed. As a result, the etching solution penetrates into the ITO portion to be left through the mouth hole and the etching proceeds unnecessarily, so that a disconnection failure is likely to occur.

【0011】また、ITOは元来、成膜条件によって膜
の性質が変化しやすいものであり、スパッタ工程におけ
るパワーやガス圧、基板温度、雰囲気ガスの状態等によ
り膜の性質が変化するのは勿論、成膜工程時にスプラッ
シュが生じたり、下地に異物・汚れ等が存在することに
よっても、微小かつ局所的にITOの膜質が変化した非
晶質部分が基板上に残存することがあった。
Also, ITO originally has a property in which the film properties are easily changed depending on the film forming conditions, and the properties of the film are changed depending on the power, gas pressure, substrate temperature, atmosphere gas state, etc. in the sputtering process. Needless to say, even when a splash occurs during the film forming process or a foreign substance or stain is present on the underlayer, an amorphous portion in which the ITO film quality is minutely and locally changed sometimes remains on the substrate.

【0012】ITOの局所的な膜質変化が生じると、エ
ッチングレートに部分的に偏りが生じ、このためエッチ
ング液の回り込み不足等により微小なエッチング残渣が
ITOを形成する必要のない部分にも残存していた。こ
のようなエッチング残渣の発生によって、その上に成膜
した薄膜が剥離したり上層配線と短絡する等の欠陥を招
くことがあり、例えば液晶表示装置においては画像表示
品位の低下を招来するという問題点を有していた。
When a local change in the film quality of ITO occurs, the etching rate is partially deviated, so that a minute etching residue remains even in a portion where it is not necessary to form ITO due to insufficient circulation of the etching solution. I was The occurrence of such etching residues may cause defects such as peeling of a thin film formed thereon and short-circuiting with an upper layer wiring. For example, in a liquid crystal display device, there is a problem that image display quality is deteriorated. Had a point.

【0013】本発明は透明導電膜の成膜ならびにパター
ニングに関し、残渣解消および段差部でのエッチング入
り込みによる形状不良を低減することができ、かつ、複
雑な工程を要しない方法を提供するものである。
The present invention relates to the formation and patterning of a transparent conductive film, and it is an object of the present invention to provide a method capable of eliminating a residue and reducing shape defects due to etching at a step, and requiring no complicated steps. .

【0014】尚、本発明とは構成が異なるが、同様の問
題を解決する技術が特開平6−280055号公報に開
示されているので以下に説明する。上記公報によれば、
透明導電膜としてSnO2膜のみを意図し、このエッチ
ング残渣による問題を解決するために、基板表面に所望
とするパターンの金属膜を形成し、その金属膜を覆うよ
うに透明導電膜を成膜した後、エッチャントによって金
属膜を溶かし去ることにより、その上部の透明導電膜を
剥離させている。しかしながらこの手法によれば、精細
なパターンの透明導電膜を形成しようとすると、金属膜
をパターニングする際にスパッタリング、フォトリソ工
程およびエッチング工程が必要となるため工程が複雑化
し、製造コストおよび作業効率の点で不具合があった。
また、金属膜のパターニングにはフォトリソ工程および
エッチング工程の二工程を要するため、透明導電膜にお
ける形状不良の発生率が高くなるという不具合もあっ
た。
Although the configuration is different from that of the present invention, a technique for solving the same problem is disclosed in JP-A-6-280055, which will be described below. According to the above publication,
Only a SnO 2 film is intended as a transparent conductive film. To solve the problem due to the etching residue, a metal film having a desired pattern is formed on the substrate surface, and a transparent conductive film is formed so as to cover the metal film. After that, the transparent conductive film on the metal film is peeled off by melting away the metal film with an etchant. However, according to this method, when a transparent conductive film having a fine pattern is to be formed, sputtering, a photolithography process, and an etching process are required when patterning a metal film, which complicates the process, and reduces the manufacturing cost and work efficiency. There was a defect in point.
Further, since patterning of the metal film requires two steps of a photolithography step and an etching step, there has been a problem that the incidence of shape defects in the transparent conductive film increases.

【0015】[0015]

【課題を解決するための手段】本発明の導電膜の形成方
法は、基板上に、所望とする導電膜形成部分を除く部分
にパターン形成手段を形成する工程と、前記パターン形
成手段を被覆する導電膜を成膜する工程と、前記導電膜
にウエットエッチングを施す工程と、前記パターン形成
手段を剥離する工程と、含むことを特徴とし、そのこと
により上記目的が達成される。
According to a method of forming a conductive film of the present invention, a step of forming a pattern forming means on a substrate except for a desired conductive film forming part, and covering the pattern forming means. The method includes a step of forming a conductive film, a step of performing wet etching on the conductive film, and a step of removing the pattern forming unit, thereby achieving the above object.

【0016】前記パターン形成手段上の導電膜における
エッチングレートが、前記パターン形成手段のない部分
の導電膜におけるエッチングレートよりも大きいことが
望ましい。
It is desirable that the etching rate of the conductive film on the pattern forming means is higher than the etching rate of the conductive film in a portion where the pattern forming means is not provided.

【0017】さらに、前記導電膜を成膜した後に、所定
の形状のマスクを形成する工程を含むものであってもよ
い。
Further, the method may include a step of forming a mask having a predetermined shape after forming the conductive film.

【0018】以下、上記構成による作用を説明する。The operation of the above configuration will be described below.

【0019】請求項1の発明によれば、導電膜を形成し
ない部分には、例えばレジスト等からなるパターン形成
手段が予め形成されているので、たとえエッチング残渣
が生じていたとしても、エッチング後にパターン形成手
段を剥離することによって、残渣は完全にリフトオフ除
去される。
According to the first aspect of the present invention, since a pattern forming means made of, for example, a resist or the like is previously formed in a portion where the conductive film is not formed, even if an etching residue is generated, the pattern is formed after the etching. By stripping the forming means, the residue is completely lifted off.

【0020】請求項2の発明によれば、エッチング除去
されるべき部分の導電膜のエッチングレートを、残存さ
せる部分の導電膜よりも速く設定するので、従来よりも
エッチング時間を短縮することが可能となる。また、オ
ーバーエッチング時間を短縮することができる。したが
って、残存させたい部分へのエッチング液の染み込み量
を低減することができ、段差部におけるエッチング入り
込みによる断線不良を低減することができる。
According to the second aspect of the present invention, since the etching rate of the conductive film in the portion to be removed by etching is set faster than that in the remaining conductive film, the etching time can be reduced as compared with the conventional case. Becomes Further, the over-etching time can be shortened. Therefore, it is possible to reduce the amount of the etching solution permeated into the portion to be left, and it is possible to reduce the disconnection failure due to the penetration of the etching at the step portion.

【0021】請求項3の発明によれば、請求項1の方法
で形成された導電膜の上に、さらにマスクを形成するこ
とにより、成膜する導電膜の厚みを薄くすることができ
るので、製造時間を短縮することが可能となる。
According to the third aspect of the present invention, the thickness of the conductive film to be formed can be reduced by forming a mask on the conductive film formed by the method of the first aspect. Manufacturing time can be reduced.

【0022】[0022]

【発明の実施の形態】BEST MODE FOR CARRYING OUT THE INVENTION

(実施形態1)図1に本実施形態の導電膜の形成方法を
説明するための、製造プロセス図を示す。本実施形態で
は透明導電膜としてITOを用いた例を示す。以下にそ
の説明を行う。
(Embodiment 1) FIG. 1 shows a manufacturing process diagram for explaining a method of forming a conductive film of the present embodiment. In the present embodiment, an example in which ITO is used as the transparent conductive film will be described. The description is given below.

【0023】まず、図1(a)に示すように、絶縁性基
板10上に、エッチングによるパターン形成手段として
例えば有機アミン系剥離液やフェノールベンゼン系剥離
液に溶解する有機膜であるフォトレジスト11を塗布
後、パターニングする。パターニングの手法としては、
公知のフォトプロセスを用いることができる。
First, as shown in FIG. 1A, a photoresist 11 which is an organic film dissolved in, for example, an organic amine-based stripping solution or a phenolbenzene-based stripping solution is formed on an insulating substrate 10 as a pattern forming means by etching. And then patterning. As a patterning method,
A known photo process can be used.

【0024】次に、図1(b)に示すように、ITO1
2をスパッタリング法により基板表面に均一に成膜す
る。
Next, as shown in FIG.
2 is uniformly formed on the substrate surface by a sputtering method.

【0025】この後、図1(c)に示すように、ウエッ
トエッチングを行う。エッチング液としてはHCl、F
eCl3の混合液等、一般的なものを用いることができ
る。このとき、レジスト11上のITO12a(図1
(b))は下層にレジストがないITO12b(図1
(b))に比べてエッチングレートが非常に速いため、
エッチング時間を大幅に短縮することができる。このよ
うに、エッチングレートが場所によって異なるのは、成
膜されたITOの結晶性が、下層の物性に強く依存する
からである。一般的なフォトレジスト等の有機膜上のI
TOのエッチングレートは、例えばガラスやSiNx
の無機膜上のITOのエッチングレートに比べて8倍以
上とすることができる。これは、下地によって成膜した
ITOの結晶の形態(形状)が異なるためである。具体
的には、有機膜上のITOはガラスやSiN上のITO
と比べて結晶が疎に集まり、グレイン間からエッチャン
トが染み込みやすく、エッチングレートが速くなるため
である。したがって、エッチング時間を従来よりも短く
することが可能となり、オーバーエッチング時間を短縮
することができる。そのため、残したい部分へのエッチ
ング液の入り込みを少なくすることができ、段差部など
へのエッチング入り込みによる形状不良の発生を低減で
きる。
After that, wet etching is performed as shown in FIG. HCl, F as etchant
A general one such as a mixed solution of eCl 3 can be used. At this time, the ITO 12a on the resist 11 (FIG. 1)
(B)) shows ITO12b having no resist in the lower layer (FIG. 1)
Since the etching rate is much faster than (b)),
The etching time can be greatly reduced. The reason why the etching rate differs depending on the location is that the crystallinity of the formed ITO strongly depends on the physical properties of the lower layer. I on organic film such as general photoresist
The etching rate of the TO can be eight times or more than the etching rate of the ITO on the inorganic film such as glass or SiN x. This is because the form (shape) of the ITO crystal formed differs depending on the base. Specifically, ITO on the organic film is ITO on glass or SiN.
This is because the crystals are gathered more sparsely than in the case, the etchant easily permeates between the grains, and the etching rate is increased. Therefore, the etching time can be made shorter than before, and the over-etching time can be shortened. Therefore, it is possible to reduce the entry of the etching liquid into the portion to be left, and it is possible to reduce the occurrence of a shape defect due to the entry of the etching into the step portion or the like.

【0026】さらに、エッチングの後、有機アミン系や
フェノールベンゼン系の剥離液を用いてレジスト剥離
(溶解除去)を行うことにより図1(d)に示すよう
に、パターニングが完了する。このとき、ITO12を
必要としない部分には予めレジストがパターニングされ
ているため、たとえ絶縁性基板10表面にエッチング残
渣が生じていても、レジストの剥離と同時にエッチング
残渣も完全にリフトオフ除去されるので、ITO12を
必要としない部分には残渣が全く発生しない。
After the etching, the resist is stripped (dissolved and removed) using an organic amine-based or phenol-benzene-based stripping solution, thereby completing the patterning as shown in FIG. At this time, since a resist is previously patterned in a portion not requiring the ITO 12, even if an etching residue is generated on the surface of the insulating substrate 10, the etching residue is completely lifted off at the same time as the resist is peeled off. No residue is generated in portions that do not require ITO12.

【0027】尚、本実施形態では、透明導電膜としてI
TOを用いたがこれに限定されるものではなく、他にも
SnO2等にも適用することができる。
In this embodiment, the transparent conductive film is made of I
Although TO was used, the present invention is not limited to this, and may be applied to SnO 2 or the like.

【0028】(実施形態2)本発明の別の実施形態につ
いて、図面に基づき以下に説明を行う。本実施形態で
は、絵素電極をITOで形成した液晶表示装置のアクテ
ィブマトリクス基板について説明を行う。
(Embodiment 2) Another embodiment of the present invention will be described below with reference to the drawings. In the present embodiment, an active matrix substrate of a liquid crystal display device in which picture element electrodes are formed of ITO will be described.

【0029】図2に、TFTをスイッチング素子として
用いたアクティブマトリクス基板の概略平面図を示す。
また、図3に、図2中A−A断面図(紙面向かって左
側)およびB−B断面図(紙面向かって右側)を示す。
以下、図2および図3を用いて説明を行う。尚、以下の
説明においては、特に言及しないが全般的に図2を参照
するものとする。
FIG. 2 is a schematic plan view of an active matrix substrate using a TFT as a switching element.
FIG. 3 shows an AA sectional view (left side in the drawing) and a BB sectional view (right side in the drawing) in FIG.
Hereinafter, description will be made with reference to FIGS. Note that, in the following description, FIG.

【0030】まず、図3(a)に示すように絶縁性基板
20上にゲート電極21およびゲート配線32を形成す
る。絶縁性基板20としてはガラスを用い、この上にA
l、Mo、Ta等をスパッタリング法により積層し、次
いでこれをパターニングしてゲート電極21を形成し
た。なお、ガラス基板表面には予め、ベースコート膜と
してTa25、SiO2などの絶縁膜を形成しておいて
もよい。
First, a gate electrode 21 and a gate wiring 32 are formed on an insulating substrate 20 as shown in FIG. Glass is used as the insulating substrate 20, and A
1, Mo, Ta and the like were laminated by a sputtering method, and then patterned to form a gate electrode 21. Note that an insulating film such as Ta 2 O 5 or SiO 2 may be formed in advance on the surface of the glass substrate as a base coat film.

【0031】次に、ゲート電極21上および画像表示領
域全面に絶縁膜を積層する。本実施形態ではプラズマC
VD法によりSiNx膜を3000Å積層し、ゲート絶
縁膜22とした。このとき、さらに絶縁性を高めるため
に、予めゲート電極を陽極酸化し、これを第1のゲート
絶縁膜とした後、CVD法により第2の絶縁膜としてS
iNx等で被覆するものであってもよい。
Next, an insulating film is laminated on the gate electrode 21 and the entire image display area. In this embodiment, the plasma C
The gate insulating film 22 was formed by laminating a 3000 nm SiN x film by the VD method. At this time, in order to further enhance the insulating property, the gate electrode is previously anodized to form a first gate insulating film, and then a second insulating film is formed by a CVD method as a second insulating film.
It may be coated with iN x or the like.

【0032】次に、図3(b)に示すように、真性半導
体(i−a−Si)およびSiNxを、ゲート絶縁膜2
2に連続してCVD法によりそれぞれ400Å、200
0Å積層する。続いて、上記SiNxをパターニング
し、エッチングストッパー23を形成した。
Next, as shown in FIG. 3B, the intrinsic semiconductor (ia-Si) and SiN x are deposited on the gate insulating film 2.
2 and 400 ° and 200 ° by the CVD method, respectively.
0Å laminated. Subsequently, the SiN x was patterned to form an etching stopper 23.

【0033】次に、リンを添加したn+型アモルファス
シリコン層(n+a−Si)あるいは微結晶シリコン
(n+−μc−Si)を400Åの厚みでプラズマCV
D法により積層する。n+型アモルファスシリコン層
は、この後に積層するソースまたはドレイン電極のオー
ミックコンタクトを良好にするためのものである。ここ
で、先に形成した真性半導体およびn+型アモルファス
シリコン層あるいは微結晶シリコンのパターニングを行
い、半導体層24およびコンタクト層25を形成した。
Next, an n + -type amorphous silicon layer (n + a-Si) or microcrystalline silicon (n + -μc-Si) to which phosphorus has been added is plasma-
The layers are laminated by the method D. The n + -type amorphous silicon layer is provided for improving ohmic contact of a source or drain electrode to be subsequently laminated. Here, the intrinsic semiconductor and the n + -type amorphous silicon layer or the microcrystalline silicon previously formed were patterned to form the semiconductor layer 24 and the contact layer 25.

【0034】続いて、図3(c)に示すように、スパッ
タリング法によりTa、Ti、Al等を積層し、その後
パターニングを行い、ソース電極26およびドレイン電
極27を形成した。
Subsequently, as shown in FIG. 3C, Ta, Ti, Al and the like were laminated by a sputtering method, and thereafter, patterning was performed to form a source electrode 26 and a drain electrode 27.

【0035】次に、図3(d)に示すように、後にIT
Oを形成する必要のない部分に予めフォトレジスト28
を塗布し、パターニングしておく。続いて、図3(e)
のようにITO29をスパッタリング法により基板表面
に均一に成膜した後、図3(f)のようにウエットエッ
チングを行う。エッチング液としてはHCl、FeCl
3の混合液等、一般的なものを用いることができる。
Next, as shown in FIG.
Photoresist 28 is applied to portions where O is not necessary to be formed.
Is applied and patterned. Subsequently, FIG.
After the ITO 29 is uniformly formed on the substrate surface by the sputtering method as described above, wet etching is performed as shown in FIG. HCl, FeCl as etchant
Common ones such as the mixed solution of 3 can be used.

【0036】このとき、レジスト28上のITO29a
(図3(e))は、下層にレジストのないITO29b
(図3(e))に比べてエッチングレートが非常に速い
ため、エッチング時間を大幅に短縮することができる。
具体的には、例えば一般的なフォトレジスト等の有機膜
上のITOのエッチングレートは、例えばガラスやSi
x等の無機膜上のITOのエッチングレートの8倍程
度以上とすることができる。したがって、エッチング時
間を従来よりも短くすることが可能となり、オーバーエ
ッチング時間を短縮することができる。この結果、残し
たい部分へのエッチング液の染み込みを少なくすること
ができ、段差部などへのエッチング入り込みによる形状
不良を低減できる。
At this time, the ITO 29a on the resist 28
(FIG. 3 (e)) shows ITO29b without a resist in the lower layer.
Since the etching rate is much faster than (FIG. 3E), the etching time can be significantly reduced.
Specifically, for example, the etching rate of ITO on an organic film such as a general photoresist is, for example, glass or Si.
It may be eight times or more of the ITO etching rate on the inorganic film such as N x. Therefore, the etching time can be made shorter than before, and the over-etching time can be shortened. As a result, the penetration of the etching solution into the portion to be left can be reduced, and the shape defect due to the penetration of the etching into the step portion or the like can be reduced.

【0037】さらに、エッチングの後、レジスト28の
剥離を行うことにより図3(g)のようにパターニング
が完了し、絵素電極30が完成する。このとき、ITO
を必要としない部分には予めレジストがパターニングさ
れているため、たとえ基板表面にエッチング残渣が生じ
ていても、レジスト29の剥離を行うことで残渣が完全
にリフトオフ除去されるので、ITOを必要としない部
分には残渣が全く発生しない。
Further, after the etching, the resist 28 is peeled off to complete the patterning as shown in FIG. 3 (g), thereby completing the picture element electrode 30. At this time, ITO
Since the resist is patterned in advance in portions that do not require, even if an etching residue is formed on the substrate surface, the residue is completely lifted off by removing the resist 29, so that ITO is required. No residue is generated in the portion where no treatment is performed.

【0038】最後に、図示しないが保護膜33としてS
iNxをCVD法により積層し、パターニングすること
によりアクティブマトリクス基板が完成する。
Finally, although not shown, as the protective film 33, S
The active matrix substrate is completed by stacking and patterning iN x by a CVD method.

【0039】(実施形態3)上記実施形態2における図
3(e)で示した工程に続き、成膜したITO上に、さ
らに所望とするITOのパターンと同様のパターンのフ
ォトレジストを形成する。この後、エッチングおよびレ
ジスト剥離を行うと、必要な部分のITOがエッチング
減りすることなくパターニングができる。すなわち、I
TOを残しておきたい部分がレジストによって被覆され
るので、この部分のITOがエッチング液に晒されるこ
とがなく、不必要にエッチングが施されることがない。
(Embodiment 3) Following the step shown in FIG. 3E in Embodiment 2, a photoresist having a pattern similar to a desired ITO pattern is further formed on the formed ITO. Thereafter, when etching and resist peeling are performed, patterning can be performed without reducing etching of a necessary portion of ITO. That is, I
Since the portion where the TO is to be left is covered with the resist, the ITO in this portion is not exposed to the etchant, and the unnecessary etching is not performed.

【0040】(実施形態4)上記実施形態2および3で
はソース電極としてスパッタリング法にて作成したT
a、Ti、Al等のメタル用いたが、ソース電極および
ドレイン電極をITOのみで形成してもよい。なお、図
4(a)以前の工程は、上記実施形態2にて説明した図
3(a)〜(c)と同様に行うことができるので、ここ
での説明は省略する。
(Embodiment 4) In Embodiments 2 and 3 described above, T formed by sputtering as a source electrode is used.
Although metals such as a, Ti, and Al are used, the source electrode and the drain electrode may be formed only of ITO. Note that the steps before FIG. 4A can be performed in the same manner as in FIGS. 3A to 3C described in the second embodiment, and a description thereof will be omitted.

【0041】図4(a)において、ITOを必要としな
い部分にフォトレジスト28を塗布し、パターニングを
行う。続いて、図4(b)においてITO29をスパッ
タリング法により成膜した後、図4(c)のようにエッ
チングを施す。さらに図4(d)に示すようにレジスト
28の剥離を行う。
In FIG. 4A, a photoresist 28 is applied to a portion not requiring ITO, and patterning is performed. Subsequently, after forming an ITO 29 by a sputtering method in FIG. 4B, etching is performed as shown in FIG. Further, the resist 28 is peeled off as shown in FIG.

【0042】エッチング工程において、レジスト28上
のITO29aはレジストのない部分のITO29bに
比べてエッチングレートが非常に速いため、再度フォト
マスクをすることなくエッチングおよびレジスト剥離を
行い、ITO29のパターニングを完了し、ソース電極
26、ソース配線31、ドレイン電極27および絵素電
極30が完成した。
In the etching step, since the etching rate of the ITO 29a on the resist 28 is much higher than that of the ITO 29b in the part without the resist, the etching and the resist peeling are performed without using a photomask again to complete the patterning of the ITO 29. , The source electrode 26, the source wiring 31, the drain electrode 27, and the picture element electrode 30 were completed.

【0043】最後に、図示しないが保護膜(SiNx
をCVD法により積層し、パターニングを行うことによ
りアクティブマトリクス型液晶表示パネルが完成した。
Finally, although not shown, a protective film (SiN x )
Are stacked by a CVD method and patterned to complete an active matrix type liquid crystal display panel.

【0044】[0044]

【発明の効果】本発明によれば、電子デバイスの製造に
用いられるITO薄膜のエッチングによるパターニング
において、除去される部分のITOを、その他の部分に
比べてエッチングレートの速い膜として形成することが
可能となる。したがって、エッチング時間を従来よりも
短縮することが可能となり、オーバーエッチング時間も
短縮することができる。この結果、残したい部分へのエ
ッチング液の染み込み量を少なくすることができ、段差
部などへのエッチング入り込みによる形状不良(断線不
良)を低減できる。
According to the present invention, in the patterning of an ITO thin film used for manufacturing an electronic device by etching, it is possible to form a portion of ITO to be removed as a film having a higher etching rate than other portions. It becomes possible. Therefore, the etching time can be reduced as compared with the conventional case, and the over-etching time can also be reduced. As a result, it is possible to reduce the amount of the etching solution permeating into the portion to be left, and to reduce the shape defect (disconnection defect) due to the penetration into the step portion or the like.

【0045】また、ITOを必要としない部分には予め
レジストがパターニングされているため、たとえITO
残渣が生じていても、エッチング後にレジストの剥離を
行うことで残渣が完全にリフトオフ除去されるので、I
TOを必要としない部分には残渣が全く発生しない。
Since a resist is previously patterned in a portion that does not require ITO,
Even if a residue is formed, the residue is completely lifted off by stripping the resist after etching.
No residue is generated in portions that do not require TO.

【0046】以上のように本発明によれば、生産タクト
を短縮でき、さらに生産歩留りの向上を図ることが可能
となる。
As described above, according to the present invention, the production tact can be shortened, and the production yield can be further improved.

【図面の簡単な説明】[Brief description of the drawings]

【図1】実施形態1における透明導電膜の製造方法を示
す断面図である。
FIG. 1 is a cross-sectional view illustrating a method for manufacturing a transparent conductive film in Embodiment 1.

【図2】実施形態2におけるアクティブマトリクス基板
の構成を示す平面図である。
FIG. 2 is a plan view illustrating a configuration of an active matrix substrate according to a second embodiment.

【図3】実施形態2におけるアクティブマトリクス基板
の製造方法を示す断面図である。
FIG. 3 is a cross-sectional view illustrating a method for manufacturing an active matrix substrate in Embodiment 2.

【図4】実施形態4におけるアクティブマトリクス基板
の製造方法を示す断面図である。
FIG. 4 is a sectional view illustrating a method for manufacturing an active matrix substrate according to a fourth embodiment.

【図5】従来の透明導電膜の形成方法を示す断面図であ
る。
FIG. 5 is a cross-sectional view illustrating a conventional method for forming a transparent conductive film.

【図6】透明導電膜の段切れ不良を示す断面図である。FIG. 6 is a cross-sectional view showing a disconnection failure of a transparent conductive film.

【符号の説明】[Explanation of symbols]

10、20、100 絶縁性基板 11、102 フォトレジスト 12、29、101 ITO 21 ゲート電極 22 ゲート絶縁膜 23 エッチングストッパー 24 半導体層 25 コンタクト層 26 ソース電極 27 ドレイン電極 28 レジスト 30 絵素電極 31 ソース配線 32 ゲート配線 33 保護膜 10, 20, 100 Insulating substrate 11, 102 Photoresist 12, 29, 101 ITO 21 Gate electrode 22 Gate insulating film 23 Etching stopper 24 Semiconductor layer 25 Contact layer 26 Source electrode 27 Drain electrode 28 Resist 30 Pixel electrode 31 Source wiring 32 gate wiring 33 protective film

フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 31/04 H01L 29/78 612C // G02F 1/1343 31/04 H Continued on the front page (51) Int.Cl. 6 Identification symbol FI H01L 31/04 H01L 29/78 612C // G02F 1/1343 31/04 H

Claims (3)

【特許請求の範囲】[Claims] 【請求項1】 基板上に、所望とする導電膜形成部分を
除く部分にパターン形成手段を形成する工程と、 前記パターン形成手段を被覆する導電膜を成膜する工程
と、 前記導電膜にウエットエッチングを施す工程と、 前記パターン形成手段を剥離する工程と、を含むことを
特徴とする導電膜の形成方法。
A step of forming a pattern forming means on a portion of the substrate other than a desired conductive film forming part; a step of forming a conductive film covering the pattern forming means; A method for forming a conductive film, comprising: a step of performing etching; and a step of removing the pattern forming unit.
【請求項2】 前記パターン形成手段上の導電膜におけ
るエッチングレートが、前記パターン形成手段のない部
分の導電膜におけるエッチングレートよりも大きいこと
を特徴とする請求項1記載の導電膜の形成方法。
2. The method for forming a conductive film according to claim 1, wherein an etching rate of the conductive film on the pattern forming means is higher than an etching rate of a part of the conductive film without the pattern forming means.
【請求項3】 前記導電膜を成膜した後に、所定の形状
のマスクを形成する工程を含むことを特徴とする請求項
1から2の何れか記載の導電膜の形成方法。
3. The method for forming a conductive film according to claim 1, further comprising a step of forming a mask having a predetermined shape after forming the conductive film.
JP9159545A 1997-06-17 1997-06-17 Method for forming conductive film Pending JPH117848A (en)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100743847B1 (en) 2005-06-29 2007-07-30 엘지.필립스 엘시디 주식회사 Method for manufacturing of the liquid crystal display
KR101323340B1 (en) * 2012-01-18 2013-10-29 주식회사 엔엔피 Electrode fabricating method

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KR100743847B1 (en) 2005-06-29 2007-07-30 엘지.필립스 엘시디 주식회사 Method for manufacturing of the liquid crystal display
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