JPH1174363A - 半導体チップ組立工程検証装置 - Google Patents
半導体チップ組立工程検証装置Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- Wire Bonding (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体チップの組立工程の検証を、該半導体
チップのレイアウトデータとリードフレームの寸法デー
タとを用いて自動的かつ高精度に行なう。 【解決手段】 半導体チップの組立工程検証装置に、受
け取った該半導体チップのレイアウトデータからパッド
に関するデータを抽出するためのパッド抽出部２と、受
け取ったリードフレームの寸法データを該レイアウトデ
ータと同じデータフォーマットへ変換するためのデータ
変換部５と、該リードフレームにおけるインナーリード
の先端部に関するデータを抽出するためのインナーリー
ド抽出部６と、抽出されたパッドとインナーリード先端
部とに関するデータに基づいて算出されたボンディング
位置を用いて仮想的に自動配線するための自動配線部７
と、自動配線した結果を組立ルールに従って判定して組
立工程を検証するための検証部９とを備える。
チップのレイアウトデータとリードフレームの寸法デー
タとを用いて自動的かつ高精度に行なう。 【解決手段】 半導体チップの組立工程検証装置に、受
け取った該半導体チップのレイアウトデータからパッド
に関するデータを抽出するためのパッド抽出部２と、受
け取ったリードフレームの寸法データを該レイアウトデ
ータと同じデータフォーマットへ変換するためのデータ
変換部５と、該リードフレームにおけるインナーリード
の先端部に関するデータを抽出するためのインナーリー
ド抽出部６と、抽出されたパッドとインナーリード先端
部とに関するデータに基づいて算出されたボンディング
位置を用いて仮想的に自動配線するための自動配線部７
と、自動配線した結果を組立ルールに従って判定して組
立工程を検証するための検証部９とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップの組
立工程を事前に検証するための半導体チップ組立工程検
証装置に関するものである。
立工程を事前に検証するための半導体チップ組立工程検
証装置に関するものである。
【０００２】
【従来の技術】近年、半導体チップのレイアウト及び該
半導体チップが実装されるリードフレームは、ＣＡＤを
利用して設計される。設計対象に対応して、半導体チッ
プのレイアウトデータの場合には電子精密系ＣＡＤが、
リードフレームの寸法データの場合には機械系ＣＡＤが
それぞれ使用される。ところが、これらＣＡＤのデータ
は互換性を持たず、かつＣＡＤ装置間のインターフェー
スが確立されていないので、該２種類のデータを同一の
データフォーマットとして扱えない。したがって、半導
体チップの設計において、ワイヤーボンディングによる
組立工程を検証する場合には、半導体チップのレイアウ
トデータとリードフレームの寸法データとが互いに異な
るフォーマットのＣＡＤデータなので、コンピュータに
よる自動検証が困難である。そのため、電子精密系ＣＡ
Ｄによる半導体チップのパッドの図面と、機械系ＣＡＤ
によるリードフレームのインナーリードの図面とを重ね
合わせたうえで、組立工程上の規格、すなわち組立ルー
ルに従ったワイヤリングが可能か否かを目視によって判
断することにより組立工程を検証していた。
半導体チップが実装されるリードフレームは、ＣＡＤを
利用して設計される。設計対象に対応して、半導体チッ
プのレイアウトデータの場合には電子精密系ＣＡＤが、
リードフレームの寸法データの場合には機械系ＣＡＤが
それぞれ使用される。ところが、これらＣＡＤのデータ
は互換性を持たず、かつＣＡＤ装置間のインターフェー
スが確立されていないので、該２種類のデータを同一の
データフォーマットとして扱えない。したがって、半導
体チップの設計において、ワイヤーボンディングによる
組立工程を検証する場合には、半導体チップのレイアウ
トデータとリードフレームの寸法データとが互いに異な
るフォーマットのＣＡＤデータなので、コンピュータに
よる自動検証が困難である。そのため、電子精密系ＣＡ
Ｄによる半導体チップのパッドの図面と、機械系ＣＡＤ
によるリードフレームのインナーリードの図面とを重ね
合わせたうえで、組立工程上の規格、すなわち組立ルー
ルに従ったワイヤリングが可能か否かを目視によって判
断することにより組立工程を検証していた。
【０００３】
【発明が解決しようとする課題】しかし、従来の目視に
よる組立工程の検証によれば、レイアウトデータが膨大
かつ複雑になり、リードフレームが多ピン化かつ狭ピッ
チ化するにつれて、検証に要する時間が非常に長くな
る。また、ワイヤーボンディング装置の発達により、ロ
ングワイヤリング、狭ピッチ、狭パッド等のワイヤリン
グが可能になるにつれて、正確かつ高精度な検証がより
一層重要となるので、人為的な図面の重ね合わせによる
従来の検証には問題がある。また、ＣＡＤによりそれぞ
れ出力された図面同士を重ね合わせて検証するので、半
導体チップのパッド及びリードフレームのインナーリー
ド双方のデータから構成されるワイヤリング情報を、将
来的にもＣＡＤデータとして扱うことができない。
よる組立工程の検証によれば、レイアウトデータが膨大
かつ複雑になり、リードフレームが多ピン化かつ狭ピッ
チ化するにつれて、検証に要する時間が非常に長くな
る。また、ワイヤーボンディング装置の発達により、ロ
ングワイヤリング、狭ピッチ、狭パッド等のワイヤリン
グが可能になるにつれて、正確かつ高精度な検証がより
一層重要となるので、人為的な図面の重ね合わせによる
従来の検証には問題がある。また、ＣＡＤによりそれぞ
れ出力された図面同士を重ね合わせて検証するので、半
導体チップのパッド及びリードフレームのインナーリー
ド双方のデータから構成されるワイヤリング情報を、将
来的にもＣＡＤデータとして扱うことができない。
【０００４】本発明は、上記従来の問題に鑑み、自動的
かつ高精度に、半導体チップの組立工程を事前に検証す
るための組立工程検証装置を提供することを目的とす
る。
かつ高精度に、半導体チップの組立工程を事前に検証す
るための組立工程検証装置を提供することを目的とす
る。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに本発明が講じた解決手段は、半導体チップのレイア
ウトデータを使用して該半導体チップの組立工程を検証
するための半導体チップ組立工程検証装置を、半導体チ
ップのパッドに関するデータを抽出するための手段と、
リードフレームのインナーリード先端部に関するデータ
を抽出するための手段と、抽出されたパッドとインナー
リード先端部とに関するデータに基づいて算出されたボ
ンディング位置を用いて仮想的に自動配線するための手
段と、自動配線した結果を組立ルールに従って判定して
組立工程を検証するための手段と、ワイヤリングすべき
ボンディング位置のデータをワイヤーボンディング装置
にとって読み込み可能なデータに変換し、かつ該ワイヤ
ーボンディング装置に供給するための手段とを備えた構
成としたものである。
めに本発明が講じた解決手段は、半導体チップのレイア
ウトデータを使用して該半導体チップの組立工程を検証
するための半導体チップ組立工程検証装置を、半導体チ
ップのパッドに関するデータを抽出するための手段と、
リードフレームのインナーリード先端部に関するデータ
を抽出するための手段と、抽出されたパッドとインナー
リード先端部とに関するデータに基づいて算出されたボ
ンディング位置を用いて仮想的に自動配線するための手
段と、自動配線した結果を組立ルールに従って判定して
組立工程を検証するための手段と、ワイヤリングすべき
ボンディング位置のデータをワイヤーボンディング装置
にとって読み込み可能なデータに変換し、かつ該ワイヤ
ーボンディング装置に供給するための手段とを備えた構
成としたものである。
【０００６】この構成により、リードフレームの寸法デ
ータと半導体チップのレイアウトデータとを使用するこ
とによって、組立工程を検証できる。
ータと半導体チップのレイアウトデータとを使用するこ
とによって、組立工程を検証できる。
【０００７】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。図１は、本発明に係
る組立工程検出装置の構成を示すブロック図である。図
１において、レイアウトデータ入力部１は、電子精密系
ＣＡＤによる半導体チップのレイアウトデータを受け取
るための入力手段である。パッド抽出部２は、該レイア
ウトデータ入力部１から受け取ったレイアウトデータに
基づいて、ワイヤーボンディングすべきパッドに関す
る、パッド位置の座標、パッドサイズ等よりなるデータ
を抽出するためのデータ抽出手段である。データ記憶部
３は、それぞれ抽出され、又は生成されたデータを記憶
するための記憶手段である。リードフレームデータ入力
部４は、機械系ＣＡＤによるリードフレームの寸法デー
タを受け取るための入力手段である。データ変換部５
は、機械系ＣＡＤのデータフォーマットから電子精密系
ＣＡＤのデータフォーマットへ変換することにより、リ
ードフレームデータ入力部４から受け取った寸法データ
を電子精密系ＣＡＤによるレイアウトデータへ変換する
ためのフォーマット変換手段である。インナーリード抽
出部６は、該変換された寸法データよりなるレイアウト
データに基づいて、ワイヤリングするのに最低限必要な
インナーリード先端部に関するデータ、すなわち該イン
ナーリード先端部の座標、サイズ等を選択し、かつ抽出
するためのデータ抽出手段である。自動配線部７は、該
抽出されたインナーリード先端部及びパッドに関するデ
ータに基づいて、予め作成された配線対応表に従ってレ
イアウトデータ上における所定のパッド〜インナーリー
ド間を、例えばボンディングワイヤー長を最短にするよ
うに、仮想的に自動配線するための仮想配線手段であ
る。制御部８は、パッド抽出部２とインナーリード抽出
部６とからそれぞれデータを受け取り、データ記憶部３
に対して該受け取ったデータの書込及び読出を行ない、
組立ルール記憶部１０から読み出した組立ルールを検証
部９へ供給し、かつ、自動配線部７、検証部９、表示制
御部１１、印刷部１３及びワイヤーボンディング装置用
のデータ変換部１４をそれぞれ制御するための制御手段
である。検証部９は、制御部８から受け取った半導体チ
ップとインナーリードとのレイアウトデータに基づい
て、組立ルール記憶部１０から受け取った組立ルール、
すなわちワイヤーボンディング装置上の規約、組立制約
事項等に従って、ボンディングワイヤー長、ワイヤーと
インナーリード先端との位置関係、ワイヤーとパッドと
の位置関係等の所定の項目を検証するための検証手段で
ある。組立ルールに違反する場合、すなわち組立ルール
エラーの場合には、検証部９は該組立ルールエラーの内
容と発生場所の座標データとからなるエラー情報をデー
タ記憶部３へ供給する。組立ルール記憶部１０は、ワイ
ヤーボンディング装置に予め定められた組立ルールを記
憶するための記憶手段である。表示制御部１１は表示部
１２を制御するための制御手段である。表示部１２は、
それぞれ受け取った、抽出されたインナーリード先端部
及びパッドに関するデータと、自動配線の結果と、検証
結果とを表示するための、例えばＣＲＴディスプレイか
らなる表示手段である。印刷部１３は、表示部１２にお
いて表示された画面情報をハードコピー出力するため
の、例えばプロッタよりなる印刷手段である。ワイヤー
ボンディング装置用のデータ変換部１４は、仮想的に自
動配線した結果に基づいて組立工程上問題がないと検証
されたボンディング位置のデータを、ワイヤーボンディ
ング装置にとって読み取り可能なデータに変換し、か
つ、該ワイヤーボンディング装置に該変換されたデータ
を供給するための手段である。この手段によって、ＣＡ
Ｄデータに基づくボンディング位置をワイヤーボンディ
ング装置に供給できる。
て、図面を参照しながら説明する。図１は、本発明に係
る組立工程検出装置の構成を示すブロック図である。図
１において、レイアウトデータ入力部１は、電子精密系
ＣＡＤによる半導体チップのレイアウトデータを受け取
るための入力手段である。パッド抽出部２は、該レイア
ウトデータ入力部１から受け取ったレイアウトデータに
基づいて、ワイヤーボンディングすべきパッドに関す
る、パッド位置の座標、パッドサイズ等よりなるデータ
を抽出するためのデータ抽出手段である。データ記憶部
３は、それぞれ抽出され、又は生成されたデータを記憶
するための記憶手段である。リードフレームデータ入力
部４は、機械系ＣＡＤによるリードフレームの寸法デー
タを受け取るための入力手段である。データ変換部５
は、機械系ＣＡＤのデータフォーマットから電子精密系
ＣＡＤのデータフォーマットへ変換することにより、リ
ードフレームデータ入力部４から受け取った寸法データ
を電子精密系ＣＡＤによるレイアウトデータへ変換する
ためのフォーマット変換手段である。インナーリード抽
出部６は、該変換された寸法データよりなるレイアウト
データに基づいて、ワイヤリングするのに最低限必要な
インナーリード先端部に関するデータ、すなわち該イン
ナーリード先端部の座標、サイズ等を選択し、かつ抽出
するためのデータ抽出手段である。自動配線部７は、該
抽出されたインナーリード先端部及びパッドに関するデ
ータに基づいて、予め作成された配線対応表に従ってレ
イアウトデータ上における所定のパッド〜インナーリー
ド間を、例えばボンディングワイヤー長を最短にするよ
うに、仮想的に自動配線するための仮想配線手段であ
る。制御部８は、パッド抽出部２とインナーリード抽出
部６とからそれぞれデータを受け取り、データ記憶部３
に対して該受け取ったデータの書込及び読出を行ない、
組立ルール記憶部１０から読み出した組立ルールを検証
部９へ供給し、かつ、自動配線部７、検証部９、表示制
御部１１、印刷部１３及びワイヤーボンディング装置用
のデータ変換部１４をそれぞれ制御するための制御手段
である。検証部９は、制御部８から受け取った半導体チ
ップとインナーリードとのレイアウトデータに基づい
て、組立ルール記憶部１０から受け取った組立ルール、
すなわちワイヤーボンディング装置上の規約、組立制約
事項等に従って、ボンディングワイヤー長、ワイヤーと
インナーリード先端との位置関係、ワイヤーとパッドと
の位置関係等の所定の項目を検証するための検証手段で
ある。組立ルールに違反する場合、すなわち組立ルール
エラーの場合には、検証部９は該組立ルールエラーの内
容と発生場所の座標データとからなるエラー情報をデー
タ記憶部３へ供給する。組立ルール記憶部１０は、ワイ
ヤーボンディング装置に予め定められた組立ルールを記
憶するための記憶手段である。表示制御部１１は表示部
１２を制御するための制御手段である。表示部１２は、
それぞれ受け取った、抽出されたインナーリード先端部
及びパッドに関するデータと、自動配線の結果と、検証
結果とを表示するための、例えばＣＲＴディスプレイか
らなる表示手段である。印刷部１３は、表示部１２にお
いて表示された画面情報をハードコピー出力するため
の、例えばプロッタよりなる印刷手段である。ワイヤー
ボンディング装置用のデータ変換部１４は、仮想的に自
動配線した結果に基づいて組立工程上問題がないと検証
されたボンディング位置のデータを、ワイヤーボンディ
ング装置にとって読み取り可能なデータに変換し、か
つ、該ワイヤーボンディング装置に該変換されたデータ
を供給するための手段である。この手段によって、ＣＡ
Ｄデータに基づくボンディング位置をワイヤーボンディ
ング装置に供給できる。
【０００８】図２は、図１の組立工程検出装置による検
証結果の出力図である。図２において、パッド２１は半
導体チップ２０上のワイヤーボンディング用パッドであ
る。インナーリード先端部２２は、ワイヤーボンディン
グに最低限必要な、リードフレームの各リードにおける
先端部である。ワイヤー２３は、パッド２１とインナー
リード先端部２２とを接続するための金属線である。エ
ラー表示２４は、組立ルールエラーの発生場所を示すた
めの表示であって、組立工程において問題が発生し得る
ことを半導体チップの設計者へ警告する。図２における
エラー表示２４は、パッド２１同士の間隔が狭すぎて組
立ルールに違反する例を示す。また、データ記憶部から
それぞれ読み出した、エラー情報及びパッドとインナー
リード先端部とに関するデータを、自動配線結果と対応
させて表示部１２により表示した場合にも、図２と同様
の画面を得られる。したがって、半導体チップの設計者
は、図面の重ね合わせをすることなく、電子精密系ＣＡ
Ｄによる組立工程検証結果を即時に確認することができ
る。
証結果の出力図である。図２において、パッド２１は半
導体チップ２０上のワイヤーボンディング用パッドであ
る。インナーリード先端部２２は、ワイヤーボンディン
グに最低限必要な、リードフレームの各リードにおける
先端部である。ワイヤー２３は、パッド２１とインナー
リード先端部２２とを接続するための金属線である。エ
ラー表示２４は、組立ルールエラーの発生場所を示すた
めの表示であって、組立工程において問題が発生し得る
ことを半導体チップの設計者へ警告する。図２における
エラー表示２４は、パッド２１同士の間隔が狭すぎて組
立ルールに違反する例を示す。また、データ記憶部から
それぞれ読み出した、エラー情報及びパッドとインナー
リード先端部とに関するデータを、自動配線結果と対応
させて表示部１２により表示した場合にも、図２と同様
の画面を得られる。したがって、半導体チップの設計者
は、図面の重ね合わせをすることなく、電子精密系ＣＡ
Ｄによる組立工程検証結果を即時に確認することができ
る。
【０００９】以上説明したように、本発明によれば、機
械系ＣＡＤによるリードフレームの寸法データを、電子
精密系ＣＡＤによるレイアウトデータへ変換したうえで
組立ルールに従って組立工程を検証する。このことによ
り、リードフレームの寸法データと半導体チップのレイ
アウトデータとを同じデータフォーマットとして処理す
るので、自動的かつ高精度に組立工程を検証できる。ま
た、パッド抽出部２とインナーリード抽出部６とからそ
れぞれ受け取ったデータをデータ記憶部３へ記憶するの
で、得られたパッドとインナーリード先端部とに関する
データよりなるＣＡＤデータを、ワイヤリング情報とし
て将来的にも利用できる。
械系ＣＡＤによるリードフレームの寸法データを、電子
精密系ＣＡＤによるレイアウトデータへ変換したうえで
組立ルールに従って組立工程を検証する。このことによ
り、リードフレームの寸法データと半導体チップのレイ
アウトデータとを同じデータフォーマットとして処理す
るので、自動的かつ高精度に組立工程を検証できる。ま
た、パッド抽出部２とインナーリード抽出部６とからそ
れぞれ受け取ったデータをデータ記憶部３へ記憶するの
で、得られたパッドとインナーリード先端部とに関する
データよりなるＣＡＤデータを、ワイヤリング情報とし
て将来的にも利用できる。
【００１０】また、ＣＡＤデータに基づいて組立工程上
問題がないと検証されたボンディング位置のデータを、
ワイヤーボンディング装置にとって読み取り可能なデー
タに変換し、かつ、該ワイヤーボンディング装置に供給
する。このことにより、ボンディング位置を入力する手
間を省略できる。
問題がないと検証されたボンディング位置のデータを、
ワイヤーボンディング装置にとって読み取り可能なデー
タに変換し、かつ、該ワイヤーボンディング装置に供給
する。このことにより、ボンディング位置を入力する手
間を省略できる。
【００１１】なお、以上の説明においては、リードフレ
ームの寸法データを電子精密系ＣＡＤによるレイアウト
データへ変換した。リードフレームの寸法データを半導
体チップのレイアウトデータに基づいて検証する場合に
は、パッドほどの高精度を必要としないリードフレーム
の位置又は寸法精度を考慮して、逆に半導体チップのレ
イアウトデータを機械系ＣＡＤによる寸法データへ変換
することにより組立工程を検証してもよい。
ームの寸法データを電子精密系ＣＡＤによるレイアウト
データへ変換した。リードフレームの寸法データを半導
体チップのレイアウトデータに基づいて検証する場合に
は、パッドほどの高精度を必要としないリードフレーム
の位置又は寸法精度を考慮して、逆に半導体チップのレ
イアウトデータを機械系ＣＡＤによる寸法データへ変換
することにより組立工程を検証してもよい。
【００１２】また、予め複数のリードフレームの寸法デ
ータをデータ記憶部３へ記憶し、検証部９が、抽出され
たパッドとインナーリード先端部とに関するデータ、及
び該複数のリードフレームの寸法データに基づいて、該
複数のリードフレームの中から最適なリードフレームを
自動検索することも可能である。
ータをデータ記憶部３へ記憶し、検証部９が、抽出され
たパッドとインナーリード先端部とに関するデータ、及
び該複数のリードフレームの寸法データに基づいて、該
複数のリードフレームの中から最適なリードフレームを
自動検索することも可能である。
【００１３】
【発明の効果】本発明によれば、リードフレームの寸法
データと半導体チップのレイアウトデータとを同じデー
タフォーマットとして用いて、組立ルールに従って組立
工程を検証する。したがって、データを使用して組立工
程を検証するので、レイアウトデータが膨大かつ複雑に
なり、リードフレームが多ピン化かつ狭ピッチ化した場
合においても、自動的かつ高精度に組立工程を短時間で
検証できる。
データと半導体チップのレイアウトデータとを同じデー
タフォーマットとして用いて、組立ルールに従って組立
工程を検証する。したがって、データを使用して組立工
程を検証するので、レイアウトデータが膨大かつ複雑に
なり、リードフレームが多ピン化かつ狭ピッチ化した場
合においても、自動的かつ高精度に組立工程を短時間で
検証できる。
【００１４】また、ＣＡＤデータに基づいて組立工程上
問題がないと検証されたボンディング位置のデータを、
ワイヤーボンディング装置に供給する。したがって、該
ボンディング位置のデータを入力する時間を短縮し、か
つ、人為的入力ミスを撲滅するので、ワイヤーボンディ
ング装置の稼働率向上を実現できる。
問題がないと検証されたボンディング位置のデータを、
ワイヤーボンディング装置に供給する。したがって、該
ボンディング位置のデータを入力する時間を短縮し、か
つ、人為的入力ミスを撲滅するので、ワイヤーボンディ
ング装置の稼働率向上を実現できる。
【図面の簡単な説明】
【図１】本発明に係る半導体チップ組立工程検証装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１の組立工程検証装置による検証結果の出力
図である。
図である。
１ レイアウトデータ入力部 ２ パッド抽出部 ３ データ記憶部 ４ リードフレームデータ入力部 ５ データ変換部 ６ インナーリード抽出部 ７ 自動配線部 ８ 制御部 ９ 検証部 １０ 組立ルール記憶部 １１ 表示制御部 １２ 表示部 １３ 印刷部 １４ ワイヤーボンディング装置用のデータ変換部
Claims (2)
- 【請求項１】 半導体チップのレイアウトデータを使用
して、該半導体チップのワイヤーボンディング装置に予
め定められた組立ルールに従って組立工程を検証するた
めの半導体チップ組立工程検証装置であって、 半導体チップのパッドに関するデータを抽出するための
パッドデータ抽出手段と、 リードフレームのインナーリード先端部に関するデータ
を抽出するためのインナーリードデータ抽出手段と、 抽出されたパッドとインナーリード先端部とに関するデ
ータに基づいてボンディング位置を算出し、かつ該算出
されたボンディング位置のうち所定の組合せの間を仮想
的に自動配線するための仮想配線手段と、 前記自動配線した結果を前記組立ルールに従って判定す
ることにより、前記半導体チップとリードフレームとを
用いるべき組立工程を検証するための検証手段とを備え
たことを特徴とする半導体チップ組立工程検証装置。 - 【請求項２】 請求項１記載の半導体チップ組立工程検
証装置であって、 前記検証手段において組立工程上問題がないと判定され
たボンディング位置のデータをワイヤーボンディング装
置にとって読み込み可能なデータに変換し、かつ、該ワ
イヤーボンディング装置に該変換されたデータを供給す
るための手段を更に備えたことを特徴とする半導体チッ
プ組立工程検証装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35540797A JPH1174363A (ja) | 1997-07-03 | 1997-12-24 | 半導体チップ組立工程検証装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-177903 | 1997-07-03 | ||
| JP17790397 | 1997-07-03 | ||
| JP35540797A JPH1174363A (ja) | 1997-07-03 | 1997-12-24 | 半導体チップ組立工程検証装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174363A true JPH1174363A (ja) | 1999-03-16 |
Family
ID=26498265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35540797A Withdrawn JPH1174363A (ja) | 1997-07-03 | 1997-12-24 | 半導体チップ組立工程検証装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1174363A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6802048B2 (en) * | 2002-04-04 | 2004-10-05 | Renesas Technology Corp. | Design support apparatus and method for designing semiconductor packages |
-
1997
- 1997-12-24 JP JP35540797A patent/JPH1174363A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6802048B2 (en) * | 2002-04-04 | 2004-10-05 | Renesas Technology Corp. | Design support apparatus and method for designing semiconductor packages |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050301 |