JPH1169781A - パルス幅変調回路及びそれに用いるコンパレータ - Google Patents
パルス幅変調回路及びそれに用いるコンパレータInfo
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- JPH1169781A JPH1169781A JP23210997A JP23210997A JPH1169781A JP H1169781 A JPH1169781 A JP H1169781A JP 23210997 A JP23210997 A JP 23210997A JP 23210997 A JP23210997 A JP 23210997A JP H1169781 A JPH1169781 A JP H1169781A
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Abstract
(57)【要約】
【課題】パルス幅変調回路を用いる装置の小型化，低消
費電力化を図る。 【解決手段】誤差増幅器の出力とのこぎり波発生器の出
力とを比較して論理レベルの信号を出力するコンパレー
タを備える。 【効果】パルス幅変調回路を構成する素子数を低減でき
る。
費電力化を図る。 【解決手段】誤差増幅器の出力とのこぎり波発生器の出
力とを比較して論理レベルの信号を出力するコンパレー
タを備える。 【効果】パルス幅変調回路を構成する素子数を低減でき
る。
Description
【０００１】
【発明の属する技術分野】本発明はパルス幅変調回路に
関し、特にスイッチング電源装置などの制御回路に適用
して有効な技術に関するものである。
関し、特にスイッチング電源装置などの制御回路に適用
して有効な技術に関するものである。
【０００２】
【従来の技術】図６に従来のパルス幅変調回路の一例を
示し、図７に出力禁止信号６０４（ＩＮＨ）が高レベル
の時の動作タイムチヤートを示す。図６において、６１
０は誤差増幅器であり、制御電圧６０１（Ｖｆ）と基準
電圧６０２（Ｖｒ）を入力しその差の増幅信号６１５を
出力する。６２０はのこぎり波発生回路であり、所定周
期のクロック信号６０３（ＣＬＫ）を入力し、のこぎり
波６２５を出力する。ここで、制御電圧は例えばスイッ
チング電源装置の出力電圧を検出した信号であり、基準
電圧は出力電圧を所望の電圧にするための設定電圧であ
る。６３０はコンパレータであり、非反転入力には誤差
増幅器の出力６１５が、反転入力にはのこぎり波発生回
路の出力６２５が接続され、両者の比較結果を論理レベ
ルの信号６３５として出力する。６４０はＳ／Ｒ（セッ
ト，リセット）フリップフロップであり、セット入力に
は微分回路６６０の出力６６５が、リセット入力にはコ
ンパレータ６３０の出力６３５が接続されている。微分
回路６６０は図７の665に示すようにクロック信号６０
３の立上りエッジに短い幅の立下りパルスを出力する。
６５０はＮＡＮＤ回路であり、フリップフロップの出力
６４５と出力禁止信号６０４を入力し、パルス幅変調さ
れたパルス信号６５５を出力する。この信号はドライバ
回路（図示しない）に与えられMOSFETなどのスイッチン
グデバイスを駆動する。なお、出力禁止信号６０４は必
要に応じて設けられる。
示し、図７に出力禁止信号６０４（ＩＮＨ）が高レベル
の時の動作タイムチヤートを示す。図６において、６１
０は誤差増幅器であり、制御電圧６０１（Ｖｆ）と基準
電圧６０２（Ｖｒ）を入力しその差の増幅信号６１５を
出力する。６２０はのこぎり波発生回路であり、所定周
期のクロック信号６０３（ＣＬＫ）を入力し、のこぎり
波６２５を出力する。ここで、制御電圧は例えばスイッ
チング電源装置の出力電圧を検出した信号であり、基準
電圧は出力電圧を所望の電圧にするための設定電圧であ
る。６３０はコンパレータであり、非反転入力には誤差
増幅器の出力６１５が、反転入力にはのこぎり波発生回
路の出力６２５が接続され、両者の比較結果を論理レベ
ルの信号６３５として出力する。６４０はＳ／Ｒ（セッ
ト，リセット）フリップフロップであり、セット入力に
は微分回路６６０の出力６６５が、リセット入力にはコ
ンパレータ６３０の出力６３５が接続されている。微分
回路６６０は図７の665に示すようにクロック信号６０
３の立上りエッジに短い幅の立下りパルスを出力する。
６５０はＮＡＮＤ回路であり、フリップフロップの出力
６４５と出力禁止信号６０４を入力し、パルス幅変調さ
れたパルス信号６５５を出力する。この信号はドライバ
回路（図示しない）に与えられMOSFETなどのスイッチン
グデバイスを駆動する。なお、出力禁止信号６０４は必
要に応じて設けられる。
【０００３】
【発明が解決しようとする課題】上記のように従来のパ
ルス幅変調回路は制御電圧と基準電圧に応じた幅のパル
ス信号を生成するためにフリップフロップを用いるのが
一般的である。また、この場合、フリップフロップのセ
ット信号を生成するための微分回路も同時に必要にな
る。このため、回路素子数が多くなり、電子装置の小型
化を追及する上での障害になる。さらに、回路数が増え
ることにより、当然のことながら消費電力が増加すると
いう問題もある。
ルス幅変調回路は制御電圧と基準電圧に応じた幅のパル
ス信号を生成するためにフリップフロップを用いるのが
一般的である。また、この場合、フリップフロップのセ
ット信号を生成するための微分回路も同時に必要にな
る。このため、回路素子数が多くなり、電子装置の小型
化を追及する上での障害になる。さらに、回路数が増え
ることにより、当然のことながら消費電力が増加すると
いう問題もある。
【０００４】
【課題を解決するための手段】制御電圧基準電圧を入力
しその差を増幅して出力する誤差増幅器と、クロック信
号に応答してのこぎり波を発生するのこぎり波発生回路
と、前記誤差増幅器の出力とのこぎり波発生回路の出力
を比較して論理レベルの信号を出力するコンパレータ
と、少なくともクロック信号と前記コンパレータの出力
とを入力してその論理積結果をパルス幅変調信号として
出力する論理回路とでパルス幅変調回路を構成する。
しその差を増幅して出力する誤差増幅器と、クロック信
号に応答してのこぎり波を発生するのこぎり波発生回路
と、前記誤差増幅器の出力とのこぎり波発生回路の出力
を比較して論理レベルの信号を出力するコンパレータ
と、少なくともクロック信号と前記コンパレータの出力
とを入力してその論理積結果をパルス幅変調信号として
出力する論理回路とでパルス幅変調回路を構成する。
【０００５】上記した構成ではフリップフロップとそれ
に付随する微分回路が不要なため、従来より少ない素子
数，少ない消費電力のパルス幅変調回路を実現できる。
に付随する微分回路が不要なため、従来より少ない素子
数，少ない消費電力のパルス幅変調回路を実現できる。
【０００６】
【発明の実施の形態】以下、本発明の実施例について説
明する。図１は本発明のパルス幅変調回路の第１の実施
例、図２は出力禁止信号１０４（ＩＮＨ）が高レベルの
ｔ動作タイムチヤートである。図において、１１０は制
御電圧１０１(Ｖｆ)と基準電圧１０２（Ｖｒ）を入力し
て増幅する誤差増幅器であり、その出力１１５は例えば
図２の点線で示したようになる。１２０はクロック信号
１０３(ＣＬＫ)を入力してのこぎり波１２５を発生する
のこぎり波発生回路である。１３０は誤差増幅器の出力
１１５を非反転入力端子に、のこぎり波発生回路の出力
１２５を反転入力端子に入力し、論理信号１３５を出力
するコンパレータである。１４０はクロック信号１０３
とコンパレータの出力１３５と出力禁止信号１０４とを
入力するＮＡＮＤ回路であり、その出力１４５からパル
ス幅変調されたパルス信号が得られる。この信号はドラ
イバ回路（図示しない）を介してMOSFETなどのスイッチ
ングデバイスをオン／オフさせる信号となる。
明する。図１は本発明のパルス幅変調回路の第１の実施
例、図２は出力禁止信号１０４（ＩＮＨ）が高レベルの
ｔ動作タイムチヤートである。図において、１１０は制
御電圧１０１(Ｖｆ)と基準電圧１０２（Ｖｒ）を入力し
て増幅する誤差増幅器であり、その出力１１５は例えば
図２の点線で示したようになる。１２０はクロック信号
１０３(ＣＬＫ)を入力してのこぎり波１２５を発生する
のこぎり波発生回路である。１３０は誤差増幅器の出力
１１５を非反転入力端子に、のこぎり波発生回路の出力
１２５を反転入力端子に入力し、論理信号１３５を出力
するコンパレータである。１４０はクロック信号１０３
とコンパレータの出力１３５と出力禁止信号１０４とを
入力するＮＡＮＤ回路であり、その出力１４５からパル
ス幅変調されたパルス信号が得られる。この信号はドラ
イバ回路（図示しない）を介してMOSFETなどのスイッチ
ングデバイスをオン／オフさせる信号となる。
【０００７】このパルス幅変調回路は図２の動作波形か
ら明らかなように、誤差増幅器の出力１１５がより高い
電圧のときはＮＡＮＤ回路の出力１４５のパルス幅（低
レベルの期間）がより広くなり、誤差増幅器の出力１１
５がより低い電圧のときはＮＡＮＤ回路の出力１４５の
パルス幅(低レベルの期間)がより狭くなるようにパルス
幅が変調される。なお、ＮＡＮＤ回路１４０ではコンパ
レータの出力１３５とクロック信号１３５との論理積が
とられるためその出力の立下り点は常にクロック信号１
０３の立上りに同期しており、立上り点がパルス幅の大
小によって変化する。ＮＡＮＤ回路１４０の出力の最大
パルスデューティは略５０％であり、クロック信号１０
３の高レベルの期間で制限するようにしている。なお、
出力禁止信号１０４は必要に応じて設けられるが、この
信号が低レベルの時、ＮＡＮＤ回路の出力１４５は無条
件に高レベルになり、パルス幅変調回路の出力を出さな
いように制御される。
ら明らかなように、誤差増幅器の出力１１５がより高い
電圧のときはＮＡＮＤ回路の出力１４５のパルス幅（低
レベルの期間）がより広くなり、誤差増幅器の出力１１
５がより低い電圧のときはＮＡＮＤ回路の出力１４５の
パルス幅(低レベルの期間)がより狭くなるようにパルス
幅が変調される。なお、ＮＡＮＤ回路１４０ではコンパ
レータの出力１３５とクロック信号１３５との論理積が
とられるためその出力の立下り点は常にクロック信号１
０３の立上りに同期しており、立上り点がパルス幅の大
小によって変化する。ＮＡＮＤ回路１４０の出力の最大
パルスデューティは略５０％であり、クロック信号１０
３の高レベルの期間で制限するようにしている。なお、
出力禁止信号１０４は必要に応じて設けられるが、この
信号が低レベルの時、ＮＡＮＤ回路の出力１４５は無条
件に高レベルになり、パルス幅変調回路の出力を出さな
いように制御される。
【０００８】図３は本発明のパルス幅変調回路の第２の
実施例である。図において、３１０は制御電圧３０１
（Ｖｆ）と基準電圧３０２（Ｖｒ）を入力して増幅する
誤差増幅器であり、その出力３１５は図２の１１５のよ
うなものである。３２０はクロック信号３０３（ＣＬ
Ｋ）を入力してのこぎり波３２５を発生するのこぎり波
発生回路であり、その出力３２５は図２の１２５のよう
なものである。３３０は、誤差増幅器の出力３１５との
こぎり波発生回路の出力３２５とを入力するに加えて、
デジタル信号である出力禁止信号３０４（ＩＮＨ）とク
ロック信号３０３を入力してパルス幅変調信号３３５を
出力するアナログ入力、デジタル入力混在が可能なコン
パレータである。本実施例によると図１の実施例で示し
たパルス幅変調回路からさらにＮＡＮＤ回路が不要にな
り、小型化，低消費電力化の効果がさらに大きくなる。
実施例である。図において、３１０は制御電圧３０１
（Ｖｆ）と基準電圧３０２（Ｖｒ）を入力して増幅する
誤差増幅器であり、その出力３１５は図２の１１５のよ
うなものである。３２０はクロック信号３０３（ＣＬ
Ｋ）を入力してのこぎり波３２５を発生するのこぎり波
発生回路であり、その出力３２５は図２の１２５のよう
なものである。３３０は、誤差増幅器の出力３１５との
こぎり波発生回路の出力３２５とを入力するに加えて、
デジタル信号である出力禁止信号３０４（ＩＮＨ）とク
ロック信号３０３を入力してパルス幅変調信号３３５を
出力するアナログ入力、デジタル入力混在が可能なコン
パレータである。本実施例によると図１の実施例で示し
たパルス幅変調回路からさらにＮＡＮＤ回路が不要にな
り、小型化，低消費電力化の効果がさらに大きくなる。
【０００９】図４は図３に示したコンパレータ３３０の
回路例である。図において、４０５〜４０７は定電流
源、４１１〜４１４および４３１，４３２はＰＮＰトラ
ンジスタ、４２１，４２２はＮＰＮトランジスタ、４２
３は抵抗である。この回路で、PNP413のベースにのこぎ
り波信号４２５（ＯＳＣ）が入力され、エミッタがPNP4
11のベースに接続されている。PNP414のベースには誤差
増幅器の出力信号４１５（ＥＡ）が入力され、エミッタ
がPNP412のベースに接続されている。PNP411，４１２と
定電流源４０５は差動増幅器を構成しており、その出力
はPNP412のコレクタ電流として取り出される。なお、定
電流源４０６と４０７はそれぞれPNP413と４１４のエミ
ッタバイアス用である。NPN421，４２２と抵抗423は電
流−電圧変換回路を構成しており、NPN422のコレクタか
らパルス幅変調した電圧パルス信号が出力される。この
電流−電圧変換回路形式は多くの回路が周知であり、他
の形式の回路を適用してもよい。４３１と４３２は新た
に付加されたＰＮＰであり、PNP431のベースにはクロッ
ク信号４０３（ＣＬＫ）が入力され、エミッタがPNP411
のベースに接続されている。PNP432のベースには出力禁
止信号４０４（ＩＮＨ）が入力され、エミッタがPNP411
のベースに接続されている。
回路例である。図において、４０５〜４０７は定電流
源、４１１〜４１４および４３１，４３２はＰＮＰトラ
ンジスタ、４２１，４２２はＮＰＮトランジスタ、４２
３は抵抗である。この回路で、PNP413のベースにのこぎ
り波信号４２５（ＯＳＣ）が入力され、エミッタがPNP4
11のベースに接続されている。PNP414のベースには誤差
増幅器の出力信号４１５（ＥＡ）が入力され、エミッタ
がPNP412のベースに接続されている。PNP411，４１２と
定電流源４０５は差動増幅器を構成しており、その出力
はPNP412のコレクタ電流として取り出される。なお、定
電流源４０６と４０７はそれぞれPNP413と４１４のエミ
ッタバイアス用である。NPN421，４２２と抵抗423は電
流−電圧変換回路を構成しており、NPN422のコレクタか
らパルス幅変調した電圧パルス信号が出力される。この
電流−電圧変換回路形式は多くの回路が周知であり、他
の形式の回路を適用してもよい。４３１と４３２は新た
に付加されたＰＮＰであり、PNP431のベースにはクロッ
ク信号４０３（ＣＬＫ）が入力され、エミッタがPNP411
のベースに接続されている。PNP432のベースには出力禁
止信号４０４（ＩＮＨ）が入力され、エミッタがPNP411
のベースに接続されている。
【００１０】PNP431のベースが高レベルの時、PNP431は
オフであり、アナログ比較の動作に影響を与えない。一
方、PNP431のベースが低レベルの時、PNP431はオンにな
り、差動回路のPNP411がオン、４１２がオフになる。こ
の結果NPN421，４２２もオフになりパルス幅変調出力４
２４は高レベルになる。
オフであり、アナログ比較の動作に影響を与えない。一
方、PNP431のベースが低レベルの時、PNP431はオンにな
り、差動回路のPNP411がオン、４１２がオフになる。こ
の結果NPN421，４２２もオフになりパルス幅変調出力４
２４は高レベルになる。
【００１１】同様に、PNP432のベースが高レベルの時、
PNP432はオフであり、アナログ比較の動作に影響を与え
ない。一方、PNP432のベースが低レベルの時、PNP432は
オンになり、差動回路のPNP411がオン、４１２がオフに
なる。この結果NPN421，422もオフになりパルス幅変調
出力４２４は高レベルになる。すなわち、PNP431または
PNP432のベースの一方又は両方が低レベルの時はアナロ
グ信号の比較結果に無関係に出力を高レベルにすること
ができる。
PNP432はオフであり、アナログ比較の動作に影響を与え
ない。一方、PNP432のベースが低レベルの時、PNP432は
オンになり、差動回路のPNP411がオン、４１２がオフに
なる。この結果NPN421，422もオフになりパルス幅変調
出力４２４は高レベルになる。すなわち、PNP431または
PNP432のベースの一方又は両方が低レベルの時はアナロ
グ信号の比較結果に無関係に出力を高レベルにすること
ができる。
【００１２】図５は本発明によるスイッチング電源装置
の実施例を示している。図において、５００はスイッチ
ング電源用の制御回路であり、パルス幅変調方式により
スイッチング電源装置の出力が所定の電圧になるように
制御する。５１０は、図１または図３に示したパルス幅
変調回路である。５２０はスイッチング用のＮＭＯＳで
あり、ソースは−４８Ｖに、ゲートはパルス幅変調回路
５１０の出力に接続されている。また、ドレインはトラ
ンス５３０の一次巻線の一端に接続され、一次巻線の他
端は接地電位に接続されている。５４０はトランスの二
次巻線に現われる交流電圧をＤＣ電圧に変換する整流ダ
イオード、コイル５８５とコンデンサ５６０，５７０は
整流出力のリップルを除去するためのフィルタである。
５８０は出力電圧検出回路であり、その出力はスイッチ
ング電源制御回路５００に帰還されている。なお、５９
０は負荷である。本発明実施例のパルス幅変調回路を用
いることにより、スイッチング電源装置において、その
電源制御回路部分５００をより小型，低消費電力にでき
るという効果がある。
の実施例を示している。図において、５００はスイッチ
ング電源用の制御回路であり、パルス幅変調方式により
スイッチング電源装置の出力が所定の電圧になるように
制御する。５１０は、図１または図３に示したパルス幅
変調回路である。５２０はスイッチング用のＮＭＯＳで
あり、ソースは−４８Ｖに、ゲートはパルス幅変調回路
５１０の出力に接続されている。また、ドレインはトラ
ンス５３０の一次巻線の一端に接続され、一次巻線の他
端は接地電位に接続されている。５４０はトランスの二
次巻線に現われる交流電圧をＤＣ電圧に変換する整流ダ
イオード、コイル５８５とコンデンサ５６０，５７０は
整流出力のリップルを除去するためのフィルタである。
５８０は出力電圧検出回路であり、その出力はスイッチ
ング電源制御回路５００に帰還されている。なお、５９
０は負荷である。本発明実施例のパルス幅変調回路を用
いることにより、スイッチング電源装置において、その
電源制御回路部分５００をより小型，低消費電力にでき
るという効果がある。
【００１３】
【発明の効果】本発明によるとより少ない素子数でパル
ス幅変調回路を構成できるため、装置の小型化，低コス
ト化に効果がある。また、回路の消費電力もより少なく
することができる。
ス幅変調回路を構成できるため、装置の小型化，低コス
ト化に効果がある。また、回路の消費電力もより少なく
することができる。
【図１】本発明の第１の実施例を示す図。
【図２】第１の実施例の動作タイムチヤート。
【図３】本発明の第２の実施例を示す図。
【図４】アナログ入力，デジタル入力混在が可能なコン
パレータの回路例。
パレータの回路例。
【図５】本発明によるスイッチング電源装置の実施例。
【図６】従来のパルス幅変調回路。
【図７】従来の動作タイムチヤート。
【符号の説明】 １１０…誤差増幅器、１２０…のこぎり波発生器、１３
０…コンパレータ、１４０…ＮＡＮＤ回路、３３０…ア
ナログ・デジタル混在入力コンパレータ、４０５，４０
６，４０７…定電流源、４１１，４１２，４１３，４１
４…ＰＮＰトランジスタ、４３１，４３２…ＰＮＰトラ
ンジスタ、４２１，４２２…ＮＰＮトランジスタ、４２
３…抵抗、５００…電源制御回路、５１０…パルス幅変
調回路、５２０…ＮＭＯＳ、５３０…トランス、５４０
…ダイオード、５６０，570…コンデンサ、５８０…出
力電圧検出回路、５８５…コイル、５９０…負荷、６４
０…フリップフロップ、６６０…微分回路。
０…コンパレータ、１４０…ＮＡＮＤ回路、３３０…ア
ナログ・デジタル混在入力コンパレータ、４０５，４０
６，４０７…定電流源、４１１，４１２，４１３，４１
４…ＰＮＰトランジスタ、４３１，４３２…ＰＮＰトラ
ンジスタ、４２１，４２２…ＮＰＮトランジスタ、４２
３…抵抗、５００…電源制御回路、５１０…パルス幅変
調回路、５２０…ＮＭＯＳ、５３０…トランス、５４０
…ダイオード、５６０，570…コンデンサ、５８０…出
力電圧検出回路、５８５…コイル、５９０…負荷、６４
０…フリップフロップ、６６０…微分回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 助川 圭一 茨城県日立市弁天町三丁目10番２号 日立 原町電子工業株式会社内
Claims (6)
- 【請求項１】制御電圧と基準電圧を入力しその差を増幅
して出力する誤差増幅器と、クロック信号に応答しての
こぎり波を発生するのこぎり波発生器と、前記誤差増幅
器の出力と前記のこぎり波発生器の出力を比較して論理
レベルの信号を出力するコンパレーと、少なくとも前記
クロック信号と前記コンパレータの出力を入力して論理
積演算結果をパルス幅変調出力信号として出力する論理
回路と、を備えることを特徴とするパルス幅変調回路。 - 【請求項２】制御電圧と基準電圧を入力しその差を増幅
して出力する誤差増幅器と、クロック信号に応答しての
こぎり波を発生するのこぎり波発生器と、前記誤差増幅
器の出力と前記のこぎり波発生器の出力と少なくともク
ロック信号とを入力して前記誤差増幅器の出力とのこぎ
り波発生回路の出力の比較結果を論理レベルのパルス幅
変調出力信号として出力するアナログ入力，デジタル入
力混在のコンパレータと、を備えることを特徴とするパ
ルス幅変調回路。 - 【請求項３】第１のアナログ入力信号と第２のアナログ
入力信号とを差動型入力回路で受けて比較し、その結果
をデジタル信号に変換して出力するコンパレータにおい
て、上記差動対入力回路の一方にデジタル信号入力機能
を設けたことを特徴とするアナログ入力，デジタル入力
混在のコンパレータ。 - 【請求項４】請求項３のコンパレータにおいて、差動型
入力回路の入力回路は２つのアナログ信号と１つ以上の
デジタル信号はともにバイポーラトランジスタのベース
に入力されることを特徴とするコンパレータ。 - 【請求項５】請求項４のコンパレータにおいて、差動型
入力回路を構成するバイポーラトランジスタはＰＮＰト
ランジスタであることを特徴とするコンパレータ。 - 【請求項６】出力を所望の値に制御するための制御回路
と、直流電圧を断続して交流に変換する一次側スイッチ
ング素子と、一次側の電力を二次側に伝達するトランス
と、二次側に設けられた整流器と、フィルタ回路と、電
圧検出回路とを含むスイッチング電源装置において、前
記制御回路が請求項１または２のパルス幅変調回路を備
えることを特徴とするスイッチング電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23210997A JPH1169781A (ja) | 1997-08-28 | 1997-08-28 | パルス幅変調回路及びそれに用いるコンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23210997A JPH1169781A (ja) | 1997-08-28 | 1997-08-28 | パルス幅変調回路及びそれに用いるコンパレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1169781A true JPH1169781A (ja) | 1999-03-09 |
Family
ID=16934155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23210997A Pending JPH1169781A (ja) | 1997-08-28 | 1997-08-28 | パルス幅変調回路及びそれに用いるコンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1169781A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011078188A (ja) * | 2009-09-30 | 2011-04-14 | Cosel Co Ltd | スイッチング電源装置 |
| US8054659B2 (en) * | 2005-10-24 | 2011-11-08 | Panasonic Corporation | Power supply with reduced switching losses by blocking a feedback comparator's control signal |
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