JPH1167799A - 電子部品の製造方法 - Google Patents

電子部品の製造方法

Info

Publication number
JPH1167799A
JPH1167799A JP9226630A JP22663097A JPH1167799A JP H1167799 A JPH1167799 A JP H1167799A JP 9226630 A JP9226630 A JP 9226630A JP 22663097 A JP22663097 A JP 22663097A JP H1167799 A JPH1167799 A JP H1167799A
Authority
JP
Japan
Prior art keywords
resin
electronic component
wiring board
printing means
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP9226630A
Other languages
English (en)
Other versions
JP3163419B2 (ja
Inventor
Atsushi Okuno
敦史 奥野
Kouichirou Nagai
孝一良 永井
Noriko Fujita
典子 藤田
Arinori Ishikawa
有紀 石川
Noritaka Oyama
紀隆 大山
Tsuneichi Hashimoto
常一 橋本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NIPPON RETSUKU KK
Original Assignee
NIPPON RETSUKU KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NIPPON RETSUKU KK filed Critical NIPPON RETSUKU KK
Priority to JP22663097A priority Critical patent/JP3163419B2/ja
Publication of JPH1167799A publication Critical patent/JPH1167799A/ja
Application granted granted Critical
Publication of JP3163419B2 publication Critical patent/JP3163419B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49175Parallel arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12041LED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09909Special local insulating pattern, e.g. as dam around component
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/28Applying non-metallic protective coatings
    • H05K3/284Applying non-metallic protective coatings for encapsulating mounted components

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Device Packages (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】孔版封止印刷技術の生産性と経済性を失うこと
なしに、上面部の平滑性と側面部の垂直性並びに直線性
が得られる電子部品の製造方法を提供する。 【解決手段】多数個取りの配線基板上に配置搭載された
多数の電子部品素子を樹脂封止するに際し、最初に配線
基板の素子搭載面側の外周部に沿ってダム部をダム形成
用樹脂を用い孔版印刷手段を適用して形成し、次に該ダ
ム部の硬化前又は硬化後に、該ダム部で囲まれた領域内
の全体に亘って孔版印刷手段を適用して樹脂層を形成す
ることにより、電子部品素子群の全体を該樹脂層で封止
し、次に未硬化のダム部及び樹脂層を硬化し、しかる後
に、配線基板及び樹脂層を各電子部品素子ごとに切断分
割することを特徴とする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は電子部品の製造方
法、詳しくは孔版印刷手段を適用して半導体パッケージ
やチップ部品などのような電子部品を製造する方法に関
する。
【0002】
【従来の技術】従来、BGA,QFP,SOP等の半導体
パッケージは、一般にトランスファー成型機による金型
成形で製造されていた。しかしながら近年、携帯電話,
ノート型パソコン,電子システム手帳など電子機器の発
達により、電子部品も高機能,小型化,薄型化が要望さ
れ、金型成形で製造可能な電子部品は自ずと限界に達し
てきている。
【0003】これらの要望に応えるべく新しい半導体パ
ッケージも開発されている。例えばフリップチップやT
AB、テープ又はフィルムキャリアなどである。しかし
ながら、これら新しいパッケージは基板への接続方法が
特殊であり、又製造コストも高いことから現時点では普
及するに至っていない。
【0004】本出願人は先に配線基板上に搭載された半
導体素子等を孔版印刷手段を適用して樹脂封止する電子
部品の製造方法(例えば特公平6−95594号公報参
照)を提案した。この製造方法によれば配線基板上に搭
載された多数の半導体素子を同時に個々独立して樹脂封
止できる。この孔版印刷手段適用による製造方法は生産
性及び経済性に優れている。
【0005】ところが、孔版印刷による封止技術は、液
状樹脂の転写供給により樹脂層を形成したときに、液状
樹脂の表面張力によりどうしても樹脂層の表面が曲面と
なってしまい、パッケージとして要求される上面部の平
滑性や側面部の垂直性及び直線性を満足することはでき
ない。この場合、上面の平滑性に限って言えは例えば平
板で樹脂層表面を押さえた状態で樹脂層を硬化させるこ
とにより解決できるが、側面の垂直性及び直線性は依然
として解決できない。
【0006】本発明は孔版印刷封止技術の生産性と経済
性を失うことなしに電子部品として要望される上面部の
平滑性と側面部の垂直性並びに直線性を満足できる電子
部品を製造することができる電子部品の製造方法を提供
することを目的としてなされたものである。
【0007】
【課題を解決するための手段】本発明は、多数個取りの
配線基板上に配置搭載された多数の電子部品素子を樹脂
封止するに際し、最初に配線基板の素子搭載面側の外周
部に沿ってダム部をダム形成用樹脂を用い孔版印刷手段
を適用して形成し、次に該ダム部の硬化前又は硬化後
に、該ダム部で囲まれた領域内の全体に亘って孔版印刷
手段を適用して樹脂層を形成することにより、電子部品
素子群の全体を該樹脂層で封止し、次に未硬化のダム部
及び樹脂層を硬化し、しかる後に、配線基板及び樹脂層
を各電子部品素子ごとに切断分割することを特徴とする
電子部品の製造方法に係る。
【0008】本発明製造方法は、BGA(ボール・グリ
ッド・アレイ),CSP(チップ・サイズ・パッケー
ジ),QFP,SOP,フリップチップ,LCC(リードレ
ス・チップ・キャリア)等の半導体パッケージやLE
D,抵抗体,整流器(ダイオード),積層コンデンサーな
どのチップ部品の製造に適用できる。
【0009】
【発明の実施の形態】以下に本発明の一実施形態を添付
図面に基づき説明すると次の通りである。尚全図を通し
て同一符号は実質的に同一部分を示す。
【0010】図1〜14は本発明の第1実施形態を示
し、本発明製造法をBGAパッケージの製造に適用した
場合が示されている。
【0011】本実施形態によれば、多数個取りの配線基
板1上に、図1,2に示すように、BGA用の多数の電
子部品素子2が相互間に多数個取りのための間隔を存し
て配置搭載され、この搭載状態に於いて、上記素子2は
それぞれ接続ワイヤ3を介し配線基板1上の基板回路
(図示せず)と電気的に接続されている。配線基板1の
材質及び構成は多数個取りが可能なものであれば限り特
に制限されない。
【0012】素子搭載の配線基板1上には、図3〜5に
示すように、まず最初に素子搭載面側の外周部に沿って
孔版印刷手段の適用のもとにダム部4が形成され、ダム
部4の外側には基板縁部1aが残されている。
【0013】ダム部4の形成状況が図5に示され、ダム
形成には第1孔版5が適用される。第1孔版5は下端開
口,上端閉塞の素子収納部6を備え、この収納部6内に
素子2群の全体を収納できるようになっている。収納部
6の周りにはこれを取り囲むようにダム材の押し込み充
填用の環状通孔7が形成されている。因みに環状通孔7
を基準にそれより内外の部分5a,5bはブリッジ部
(図示せず)を介し連結されている。ブリッジ部はダム
材の押し込み充填を妨げないように例えば細幅で複数個
所例えば各コーナごとに形成される。尚、収納部6は素
子2群をまとめて収納する図示のタイプに代え、素子2
を1個ずつ或いは複数個を1グループとして個別に収納
するような構成のものであってもよい。
【0014】図5に示すように、ダム材4aをスキージ
12の作動をして環状通孔部7内に押し込み充填後、第
1孔版5を退去させることによりダム部4を形成するこ
とができる。
【0015】ダム材としてはたれの生じにくい比較的チ
クソ性の高い樹脂が使用され、例えば下記の封止用樹脂
と同一組成(但し、チクソ性は異なる)のものを使用で
きる。チクソ性の好ましい範囲としては2.0〜6.0
を例示できる。チクソ性が2.0に達しない場合はたれ
を生じ易く高さ不足を招き易くなり、一方6.0を超え
ると転写不良を生じやすくなり、均一高さのダム形成が
困難となり、いずれも好ましくない。
【0016】ダム部4の形成高さは最大でも下記樹脂層
の高さ程度あれば充分であり、通常は素子2の有効高さ
と略々同程度の高さに形成されるが、これより多少低く
てもダムとして機能できる程度の高さがあれば特に問題
はない。
【0017】ダム形成用樹脂は、熱硬化型の場合、加熱
硬化時の熱により粘度が低下しないことが望ましい。こ
のような樹脂としては、封止用樹脂に超微粉のシリカ粉
末或いは微細なゴム粒子を樹脂でくるんだコアシェル型
の微細粒子を樹脂成分100部に対し0.1〜10部の
範囲で添加混合したものを例示できる。
【0018】前者のシリカ微粉末としては、エロジール
200、RY−200、R−805(商品名 日本アエ
ロジル工業社製)が、又後者のコアシェル型はゼオンF
351(商品名 日本ゼオン社製)が適当であり、前者
の場合、特に疎水性のものが好ましい。
【0019】ダム部4を形成した後は、ダム部4の硬化
前又は硬化後に、図6,7に示すようにダム部4内の全
領域に亘って封止用の樹脂層8が形成される。
【0020】樹脂層8の形成には孔版印刷手段が適用さ
れ、図8に示すように、第2孔版9を適用し封止用樹脂
を使用して形成する。
【0021】第2孔版9は素子2群の全体を収納できる
貫通型通孔部10を備え、裏面には通孔部10を素子2
群と位置合わせした時に、ダム部4を収納できる上向き
凹入の環状凹所11を備えている。
【0022】図8に示すように、第2孔版9の通孔部1
0内に素子2群を収納した状態でスキージ12の作動を
して通孔部10内に封止用樹脂13を押し込み充填し、
しかる後、該孔版9を退去させ封止用樹脂13を配線基
板1側に転写供給することにより、図7に示すように、
素子2群を樹脂層8で封止できる。
【0023】樹脂層8を形成した後硬化までの間は樹脂
は流動性を有するが、図7に示すように、樹脂の外方へ
の流動はダム部4により阻止されるので、樹脂層8はそ
の表面張力と相俟って形状をそのまま保持する。また、
樹脂層8の表面は硬化時までは樹脂が尚流動性を有して
いるので自然に均され、平坦になり平滑性が得られる。
【0024】封止用樹脂としては、エポキシ系樹脂やシ
リコーン系樹脂などを主成分とする公知の各種の封止用
樹脂を必要に応じ粘度及び/又はチクソ性を調整して使
用でき、特に硬化時の収縮が少ないものもが反りをなく
する上で好ましい。このような封止用樹脂としてエポキ
シ樹脂にシリカ材を60〜95重量部配合したもの、例
えばNPR−780、NPR−785(商標 日本レッ
ク株式会社製)を例示できる。
【0025】素子2群を樹脂層8で封止した後は、樹脂
層8を、ダム部4が未硬化の場合はダム部4と共に加熱
硬化させる。
【0026】樹脂層8の加熱硬化を終えた後は、図9に
示すように、樹脂層8の表面に各素子2と一致するよう
にマーキング14を印刷手段を適用して形成する。マー
キング14として図9には、接続端子の位置を示す目
印、ロゴ及び製品番号が示されている。樹脂層8の表面
は平坦で平滑性に優れるので、印刷手段を適用してマー
キング14を支障なく形成できる。
【0027】マーキング14を形成した後は、図10,
11に示すように、配線基板1の裏面側のボールパッド
(図示せず)部分に各素子2と一致するようにハンダボ
ール15…が公知の各種手段を適用してマウントされ
る。
【0028】ハンダボールのマウントを終えた後は、図
12に示すように、配線基板1を切断ライン16に沿い
切断し、素子2ごとに分割することにより、図13,1
4に示すようにBGAパッケージAが得られる。
【0029】切断分割には例えばダイシングカッターや
レーザーカッター手段を適用でき、この場合、粘着テー
プ又はシート上に配線基板を貼着した状態で該テープ又
はシートの非切断状態下に切断分割を行うようにすれ
ば、切断分割して得られた製品がバラバラにならず、後
の取り扱いに便利である。
【0030】このようにして得られたパッケージAは図
14に示すように上面部が平らで平滑であり、側面部は
垂直で且つ直線であり、パッケージとしての要望に充分
に応えることができる。
【0031】図15〜28は本発明の第2実施形態を示
し、本発明製造法を側面発光型LEDチップの製造に適
用した場合が示されている。
【0032】本実施形態に於いては、図15,16に示
すように、多数個取りの配線基板1上にLEDチップの
電子部品素子2が左右一対を一組として多数の組2Aが
配置搭載され、左右一対の素子2,2の相互間及び各組
2Aの相互間に多数個取りに必要な間隔が形成されてい
る。
【0033】配線基板1上に配置搭載された素子2は図
17,18に示すように各組2Aごとに、個別に透明樹
脂内層17により封止される。
【0034】透明樹脂内層17の形成状況が図19に示
され、透明樹脂内層17は第3孔版18の適用により孔
版印刷手段を適用して形成される。
【0035】第3孔版18は電子部品素子2を各組2A
ごとに収納できる通孔部19を備え、該通孔部19内に
それぞれ素子の各組2Aを収納した状態でスキージ12
の作動をして液状の透明封止用樹脂131を通孔部19
内に押し込み充填した後に、該孔版18を退去させるこ
とにより透明樹脂内層17を形成することができる。こ
のような孔版印刷手段による樹脂封止技術そのものは例
えば本出願人提案の特公平6−95594号公報から公
知である。
【0036】透明封止用樹脂としては、例えばNLD−
60、EL−110(商品名 日本レック社製)を使用
でき、これら封止樹脂を用いることにより、例えば0.
5〜1.0mmの高さのレンズ状の透明樹脂内層17を孔
版印刷手段を適用して安定確実に形成することができ
る。
【0037】素子2を各組2Aごとに透明樹脂内層17
で封止し、更に該樹脂内層17を硬化させた後に、図2
0,21に示すように、配線基板1の素子搭載面側の外
周部に沿ってダム部4が形成される。
【0038】ダム部4の形成状況が図22に示され、ダ
ム部4の形成は先の実施形態と同じように第1孔版5を
適用し、ダム材4aを用いてスキージ12の作動により
行えばよい。
【0039】ダム部4を形成した後は、図23,24に
示すように、ダム部4で囲まれた領域内の全体に亘って
封止用の遮光性樹脂外層20が形成される。
【0040】樹脂外層20の形成状況が図25に示さ
れ、該樹脂外層20の形成は、先の実施形態と同様に第
2孔版9を適用し、封止樹脂として遮光性樹脂21を用
い、スキージ12の作動により行えばよい。
【0041】樹脂外層20はLED素子の光が周囲に漏
れるのを防止するためのものであり、特に、内壁での反
射による発光効率を高めるために白色がよい。このよう
な遮光性樹脂としては、NPR−780,783,785
(商品名 日本レック社製)の白色タイプのものがよ
い。
【0042】樹脂外層20を形成した後は、ダム部4が
未硬化の場合には該ダム部4と共に上記樹脂外層20を
加熱硬化させ、しかる後に、図26に示すように、印刷
手段を適用して、樹脂外層20の表面にマーキング14
を形成する。マーキング14として図26には電極の陰
極側をマークした場合が示されている。
【0043】マーキングを終えた後は、図27に示すよ
うに、切断ライン16に沿い配線基板1並びに樹脂内外
層17,20を切断し各素子2ごとに分割することによ
り、図28に示すように、上面部が平らで側面部が垂直
且つ直線の側面発光型LEDチップBが得られる。
【0044】上記LEDチップBによれば、切断面に透
明樹脂内層17が露出し、側面から発光できる。
【0045】
【発明の効果】本発明製造方法によれば、次の効果が得
られる。
【0046】イ 孔版印刷手段を適用して樹脂封止する
ので、設備及びランニングコストが安価となり経済性に
優れる。
【0047】ロ 多数個取り配線基板の複数枚を同時に
樹脂封止でき生産効率が高くなり、生産性に優れる。
【0048】ハ ダム形成工程、樹脂封止工程、切断分
割工程など全ての工程を連続したラインで行うことがで
き、一層の経済的効果が得られる。
【0049】ニ 上面部が平滑にして側面部が垂直且つ
直線の製品が得られ、電子部品の高機能,小型化及び薄
型化に対処できる。
【図面の簡単な説明】
【図1】本発明の第1実施形態に於いて、多数個取り配
線基板上に多数のBGAの電子部品素子を配置搭載した
状況を概略的に示す平面図である。
【図2】同、側面図である。
【図3】配線基板上の外周部に沿ってダム部を形成した
状況を概略的に示す平面図である。
【図4】同、ダム部を断面で示す側面図ある。
【図5】ダム部の形成状況を示す概略的に示す縦断側面
図である。
【図6】ダム部内の全領域に封止用樹脂層を形成した状
況を概略的に示す平面図である。
【図7】同、縦断面図である。
【図8】同、孔版印刷手段適用による樹脂層の形成状況
を概略的に示す縦断面図である。
【図9】樹脂層表面にマーキングを形成した状況を概略
的に示す平面図である。
【図10】配線基板の裏面にハンダボールをマウントし
た状況を概略的に示す裏面図である。
【図11】同、側面図である。
【図12】樹脂層形成の配線基板の分割状況を示す裏面
図である。
【図13】分割して得られた製品の平面図である。
【図14】同、側面図である。
【図15】本発明の第2の実施形態に於いて、多数取り
配線基板上に左右一対を一組とする多数のLED電子部
品素子を搭載した状況を概略的に示す平面図である。示
【図16】同、側面図である。
【図17】電子部品素子を各組ごとに透明の樹脂内層で
個別に樹脂封止した状況を概略的に示す平面図である。
【図18】同、側面図である
【図19】透明樹脂内層の形成工程の状況を概略的に示
す縦断面図である。
【図20】孔版印刷手段適用によるダム部の形成状況を
概略的に示す平面図である。
【図21】同ダム部を断面で示す側面図である。
【図22】ダム部の形成工程の状況を概略的に示す縦断
面図である。
【図23】樹脂外層の形成状況を概略的に示す平面図で
ある。
【図24】同、側面図である
【図25】同、孔版印刷手段適用による樹脂外層の形成
工程の状況を概略的に示す縦断面図である。
【図26】樹脂外層表面へのマーキングの形成状況を概
略的に示す平面図である。
【図27】樹脂内外層形成の配線基板の分割状況を示す
平面図である。
【図28】分割により得られた製品の斜視図である。
【符号の説明】
1 配線基板 2 電子部品素子 3 接続ワイヤ 4 ダム部 5 第1孔版 6 素子収納部 7 環状通孔部 8 樹脂層 9 第2孔版 10 貫通型通孔部 11 環状凹所 12 スキージ 13 封止用樹脂 14 マーキング 15 ハンダボール 16 切断ライン 17 透明樹脂内層 18 第3孔版 19 通孔部 20 樹脂外層 21 遮光性樹脂
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石川 有紀 京都府京都市左京区高野泉町4−46 (72)発明者 大山 紀隆 大阪府高槻市大畑町21番1号 シャルマン コーポ摂津富田301号 (72)発明者 橋本 常一 滋賀県野洲郡野洲町北野1丁目24番2号

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】多数個取りの配線基板上に配置搭載された
    多数の電子部品素子を樹脂封止するに際し、最初に配線
    基板の素子搭載面側の外周部に沿ってダム部をダム形成
    用樹脂を用い孔版印刷手段を適用して形成し、次に該ダ
    ム部の硬化前又は硬化後に、該ダム部で囲まれた領域内
    の全体に亘って孔版印刷手段を適用して樹脂層を形成す
    ることにより、電子部品素子群の全体を該樹脂層で封止
    し、次に未硬化のダム部及び樹脂層を硬化し、しかる後
    に、配線基板及び樹脂層を各電子部品素子ごとに切断分
    割することを特徴とする電子部品の製造方法。
  2. 【請求項2】樹脂層の硬化後、切断分割前に、該樹脂層
    表面に電子部品素子ごとに印刷手段を適用してマーキン
    グを行うことを特徴とする請求項1記載の製造方法。
  3. 【請求項3】配線基板の切断分割を粘着テープに貼着し
    た状態でダイシングカッター又はレーザーカッター手段
    を適用して粘着テープの非切断分割のもとに行うことを
    特徴とする請求項1又は2記載の製造方法。
  4. 【請求項4】電子部品がBGA又はCSPパッケージで
    あって、樹脂層の硬化後、切断分割前に、配線基板の裏
    面にハンダボールのマウントを行うことを特徴とする請
    求項1記載の製造方法。
  5. 【請求項5】電子部品が側面発光型LEDチップであっ
    て、多数個取りの配線基板上にLEDチップの電子部品
    素子を左右一対を一組として多数の組を配置搭載し、次
    に上記素子を各組ごとに独立して、孔版印刷手段を適用
    して透明の樹脂内層により封止し硬化させた後に、配線
    基板の素子搭載面側の外周部に沿ってダム部をダム形成
    用樹脂を用い孔版印刷手段を適用して形成し、次にダム
    部の硬化前又は硬化後に、該ダム部で囲まれた領域内の
    全体に亘って孔版印刷手段を適用して遮光性樹脂外層を
    形成することにより、素子群全体を該樹脂外層で封止
    し、次に未硬化のダム部及び樹脂外層を硬化し、しかる
    後に、配線基板及び樹脂内外層を電子部品素子ごとに切
    断分割し、切断面に透明の樹脂内層を露出させることを
    特徴とする電子部品の製造方法。
  6. 【請求項6】樹脂外層の硬化後、電子部品素子ごとの切
    断分割の前に、上記樹脂外層の表面に各素子の電極位置
    を示すマーキングを印刷手段を適用して形成することを
    特徴とする請求項5記載の製造方法。
JP22663097A 1997-08-22 1997-08-22 電子部品の製造方法 Expired - Fee Related JP3163419B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP22663097A JP3163419B2 (ja) 1997-08-22 1997-08-22 電子部品の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP22663097A JP3163419B2 (ja) 1997-08-22 1997-08-22 電子部品の製造方法

Publications (2)

Publication Number Publication Date
JPH1167799A true JPH1167799A (ja) 1999-03-09
JP3163419B2 JP3163419B2 (ja) 2001-05-08

Family

ID=16848206

Family Applications (1)

Application Number Title Priority Date Filing Date
JP22663097A Expired - Fee Related JP3163419B2 (ja) 1997-08-22 1997-08-22 電子部品の製造方法

Country Status (1)

Country Link
JP (1) JP3163419B2 (ja)

Cited By (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277550A (ja) * 1999-03-25 2000-10-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2001024233A (ja) * 1999-07-05 2001-01-26 Rohm Co Ltd チップ型発光ダイオードの製造方法
JP2002170998A (ja) * 2000-12-01 2002-06-14 Sharp Corp 半導体発光装置およびその製造方法
US6469382B1 (en) 2000-01-28 2002-10-22 Nec Corporation Semiconductor device substrate and method of manufacturing semiconductor device
WO2003054957A3 (de) * 2001-12-20 2003-09-25 Infineon Technologies Ag Elektronisches bauteil und verfahren zu seiner herstellung
JP2003282950A (ja) * 2002-03-22 2003-10-03 Sanyu Rec Co Ltd 2側面発光型ledの製造方法
JP2004055846A (ja) * 2002-07-19 2004-02-19 Matsushita Electric Works Ltd プリント配線板の配線パターン絶縁方法並びにその方法で配線パターンが絶縁されたプリント配線板を備える火災感知器
US6720647B2 (en) 2000-06-05 2004-04-13 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
JP2005019503A (ja) * 2003-06-24 2005-01-20 Matsushita Electric Ind Co Ltd 回路基板の封止装置及びその封止方法
JP2005502205A (ja) * 2001-08-31 2005-01-20 フェアチャイルド セミコンダクター コーポレイション 表面実装可能な光結合素子パッケージ
JP2006140437A (ja) * 2004-09-27 2006-06-01 Seiko Epson Corp 多層構造形成方法、配線基板の製造方法、および電子機器の製造方法
JP2006253421A (ja) * 2005-03-10 2006-09-21 Citizen Electronics Co Ltd 発光ダイオード
JP2006302965A (ja) * 2005-04-15 2006-11-02 Sharp Corp 半導体発光装置およびその製造方法
JP2006339651A (ja) * 2005-06-01 2006-12-14 Samsung Electro-Mechanics Co Ltd 側面発光型ledパッケージおよびその製造方法
JP2007243076A (ja) * 2006-03-11 2007-09-20 Nichia Chem Ind Ltd 発光装置及び発光装置の製造方法
JP2007242882A (ja) * 2006-03-08 2007-09-20 Nichia Chem Ind Ltd 発光装置の製造方法および発光装置
JP2007306038A (ja) * 2007-08-27 2007-11-22 Matsushita Electric Works Ltd プリント配線板の配線パターン絶縁方法並びにその方法で配線パターンが絶縁されたプリント配線板を備える火災感知器
JP2008034880A (ja) * 2004-08-20 2008-02-14 Seiko Epson Corp 多層構造形成方法、配線基板および電子機器の製造方法
JP2008235913A (ja) * 2008-03-31 2008-10-02 Renesas Technology Corp 半導体装置の製造方法
JP2009147281A (ja) * 2007-12-18 2009-07-02 Sanyu Rec Co Ltd 発光装置の製造方法および発光装置の製造装置
JP2010199105A (ja) * 2009-02-23 2010-09-09 Stanley Electric Co Ltd 発光装置およびその製造方法
CN101908491A (zh) * 2009-06-02 2010-12-08 株式会社村田制作所 基板的制造方法
CN102157445A (zh) * 2011-03-31 2011-08-17 无锡中微高科电子有限公司 提高集成电路封装连接强度的方法
KR20110111075A (ko) * 2010-04-02 2011-10-10 엘지이노텍 주식회사 패키지 구조 및 그의 제조 방법
JP2011244017A (ja) * 2007-09-17 2011-12-01 Samsung Led Co Ltd 発光ダイオードパッケージおよびその製造方法
WO2018203487A1 (ja) * 2017-05-01 2018-11-08 アルプス電気株式会社 回路モジュール
JP2019121678A (ja) * 2018-01-04 2019-07-22 シチズン電子株式会社 発光装置
JP2019121623A (ja) * 2017-12-28 2019-07-22 シーシーエス株式会社 Led光源ユニット、led発光装置及びled光源ユニットの製造方法
JP2022036185A (ja) * 2020-03-18 2022-03-04 日亜化学工業株式会社 発光装置

Cited By (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277550A (ja) * 1999-03-25 2000-10-06 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2001024233A (ja) * 1999-07-05 2001-01-26 Rohm Co Ltd チップ型発光ダイオードの製造方法
US6469382B1 (en) 2000-01-28 2002-10-22 Nec Corporation Semiconductor device substrate and method of manufacturing semiconductor device
EP1120823A3 (en) * 2000-01-28 2004-01-02 NEC Compound Semiconductor Devices, Ltd. Semiconductor device substrate and method of manufacturing semiconductor device
US6720647B2 (en) 2000-06-05 2004-04-13 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
JP2002170998A (ja) * 2000-12-01 2002-06-14 Sharp Corp 半導体発光装置およびその製造方法
JP2005502205A (ja) * 2001-08-31 2005-01-20 フェアチャイルド セミコンダクター コーポレイション 表面実装可能な光結合素子パッケージ
WO2003054957A3 (de) * 2001-12-20 2003-09-25 Infineon Technologies Ag Elektronisches bauteil und verfahren zu seiner herstellung
US6998296B2 (en) 2001-12-20 2006-02-14 Infineon Technologies Ag Electronic component and method for its production
JP2003282950A (ja) * 2002-03-22 2003-10-03 Sanyu Rec Co Ltd 2側面発光型ledの製造方法
JP2004055846A (ja) * 2002-07-19 2004-02-19 Matsushita Electric Works Ltd プリント配線板の配線パターン絶縁方法並びにその方法で配線パターンが絶縁されたプリント配線板を備える火災感知器
JP2005019503A (ja) * 2003-06-24 2005-01-20 Matsushita Electric Ind Co Ltd 回路基板の封止装置及びその封止方法
JP4506809B2 (ja) * 2004-08-20 2010-07-21 セイコーエプソン株式会社 多層構造形成方法、配線基板および電子機器の製造方法
JP2008034880A (ja) * 2004-08-20 2008-02-14 Seiko Epson Corp 多層構造形成方法、配線基板および電子機器の製造方法
JP2006140437A (ja) * 2004-09-27 2006-06-01 Seiko Epson Corp 多層構造形成方法、配線基板の製造方法、および電子機器の製造方法
US7767252B2 (en) 2004-09-27 2010-08-03 Seiko Epson Corporation Multilayer structure forming method, method of manufacturing wiring board, and method manufacturing of electronic apparatus
JP2006253421A (ja) * 2005-03-10 2006-09-21 Citizen Electronics Co Ltd 発光ダイオード
JP2006302965A (ja) * 2005-04-15 2006-11-02 Sharp Corp 半導体発光装置およびその製造方法
JP2006339651A (ja) * 2005-06-01 2006-12-14 Samsung Electro-Mechanics Co Ltd 側面発光型ledパッケージおよびその製造方法
JP2007242882A (ja) * 2006-03-08 2007-09-20 Nichia Chem Ind Ltd 発光装置の製造方法および発光装置
JP2007243076A (ja) * 2006-03-11 2007-09-20 Nichia Chem Ind Ltd 発光装置及び発光装置の製造方法
JP2007306038A (ja) * 2007-08-27 2007-11-22 Matsushita Electric Works Ltd プリント配線板の配線パターン絶縁方法並びにその方法で配線パターンが絶縁されたプリント配線板を備える火災感知器
JP2011244017A (ja) * 2007-09-17 2011-12-01 Samsung Led Co Ltd 発光ダイオードパッケージおよびその製造方法
US8563338B2 (en) 2007-09-17 2013-10-22 Samsung Electronics Co., Ltd. Light emitting diode package having an LED chip mounted on a phosphor substrate
US8143634B2 (en) 2007-09-17 2012-03-27 Samsung Led Co., Ltd. Light emitting diode package with a phosphor substrate
JP2009147281A (ja) * 2007-12-18 2009-07-02 Sanyu Rec Co Ltd 発光装置の製造方法および発光装置の製造装置
JP2008235913A (ja) * 2008-03-31 2008-10-02 Renesas Technology Corp 半導体装置の製造方法
JP2010199105A (ja) * 2009-02-23 2010-09-09 Stanley Electric Co Ltd 発光装置およびその製造方法
CN101908491A (zh) * 2009-06-02 2010-12-08 株式会社村田制作所 基板的制造方法
KR20110111075A (ko) * 2010-04-02 2011-10-10 엘지이노텍 주식회사 패키지 구조 및 그의 제조 방법
CN102157445A (zh) * 2011-03-31 2011-08-17 无锡中微高科电子有限公司 提高集成电路封装连接强度的方法
WO2018203487A1 (ja) * 2017-05-01 2018-11-08 アルプス電気株式会社 回路モジュール
JPWO2018203487A1 (ja) * 2017-05-01 2020-01-09 アルプスアルパイン株式会社 回路モジュール
JP2019121623A (ja) * 2017-12-28 2019-07-22 シーシーエス株式会社 Led光源ユニット、led発光装置及びled光源ユニットの製造方法
JP2019121678A (ja) * 2018-01-04 2019-07-22 シチズン電子株式会社 発光装置
JP2022036185A (ja) * 2020-03-18 2022-03-04 日亜化学工業株式会社 発光装置

Also Published As

Publication number Publication date
JP3163419B2 (ja) 2001-05-08

Similar Documents

Publication Publication Date Title
JP3163419B2 (ja) 電子部品の製造方法
US6545366B2 (en) Multiple chip package semiconductor device
CN101740538B (zh) 具有防流坝的印刷电路板及其制造方法
US7723853B2 (en) Chip package without core and stacked chip package structure
US7971351B2 (en) Method of manufacturing a semiconductor device
US20240055384A1 (en) Semiconductor device with a semiconductor chip connected in a flip chip manner
US5677575A (en) Semiconductor package having semiconductor chip mounted on board in face-down relation
JPH1187414A (ja) 半導体装置およびその製造方法
CN100568498C (zh) 半导体器件及其制造方法
US5882957A (en) Ball grid array packaging method for an integrated circuit and structure realized by the method
JPH1050878A (ja) 半導体装置およびその製造方法
US7368391B2 (en) Methods for designing carrier substrates with raised terminals
US7101733B2 (en) Leadframe with a chip pad for two-sided stacking and method for manufacturing the same
US20060022316A1 (en) Semiconductor package with flip chip on leadless leadframe
CN114823573B (zh) 一种散热型封装结构及其形成方法
TW201517241A (zh) 具有偏向堆疊元件的封裝模組
CN101231989B (zh) 增进散热效益的半导体封装载膜与封装构造
JP2772828B2 (ja) ダイボンディング方法
JP2003023243A (ja) 配線基板
TWI435667B (zh) 印刷電路板組件
KR19990002341A (ko) 이형칩부품 혼재실장용 인쇄회로기판 및 그 제조방법
JP2000243871A (ja) 回路基板
JP4573472B2 (ja) 混成集積回路装置
KR20020031610A (ko) 반도체 패키지 및 그 제조방법
US20010048999A1 (en) Reinforced flexible substrates and method therefor

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090302

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090302

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100302

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110302

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110302

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120302

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130302

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140302

Year of fee payment: 13

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees