JPH1153077A - 論理基板の相互接続装置 - Google Patents
論理基板の相互接続装置Info
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- JPH1153077A JPH1153077A JP9214396A JP21439697A JPH1153077A JP H1153077 A JPH1153077 A JP H1153077A JP 9214396 A JP9214396 A JP 9214396A JP 21439697 A JP21439697 A JP 21439697A JP H1153077 A JPH1153077 A JP H1153077A
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- G06F1/183—Internal mounting support structures, e.g. for printed circuit boards, internal connecting means
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K7/00—Constructional details common to different types of electric apparatus
- H05K7/14—Mounting supporting structure in casing or on frame or rack
- H05K7/1438—Back panels or connecting means therefor; Terminals; Coding means to avoid wrong insertion
- H05K7/1439—Back panel mother boards
- H05K7/1445—Back panel mother boards with double-sided connections
Abstract
(57)【要約】
【課題】中継基板2を介して論理基板5間の高速な信号伝
送を行う場合，論理基板5と中継基板2間で等長配線を行
う必要がある。 【解決手段】論理基板5を垂直に，論理基板5間を相互接
続する中継基板2を水平にバックプレーン1に接続し，論
理基板5のコネクタ6と中継基板2のコネクタ3の領域を適
当に割り当てることで，バックプレーン1上の等長配線
を容易にした相互接続装置。
送を行う場合，論理基板5と中継基板2間で等長配線を行
う必要がある。 【解決手段】論理基板5を垂直に，論理基板5間を相互接
続する中継基板2を水平にバックプレーン1に接続し，論
理基板5のコネクタ6と中継基板2のコネクタ3の領域を適
当に割り当てることで，バックプレーン1上の等長配線
を容易にした相互接続装置。
Description
【０００１】
【発明の属する技術分野】本発明は，複数の論理基板間
を中継基板を介して高速に信号伝送する装置に適用して
好適な論理基板の相互接続装置に関する。
を中継基板を介して高速に信号伝送する装置に適用して
好適な論理基板の相互接続装置に関する。
【０００２】
【従来の技術】複数の論理基板間をバックプレーンや中
継基板を介して信号伝送する装置が計算機や交換機で採
用されている。例えば，プロセッサ，メモリ，IO（アイ
オー，入出力装置）等の複数の論理基板をバックプレー
ンに接続し，バックプレーン上に設けたバス配線により
論理基板間の信号伝送を行うワークステーション等の計
算機の例が，コンプコン（CONPCON）９３のダイジェス
ト・オブ・テクニカル・ペーパーズ（Digest of Techni
cal Papers，１９９３年２月発行）の３３０〜３３７ペ
ージに開示されている。バス接続方式では，１枚の論理
基板が入出力する信号本数は数バイト〜十数バイト（例
えば８バイト）である。また，転送周波数は，バス配線
に複数の論理基板を接続するため，高負荷であることや
各論理基板からの反射により波形が乱れること等から高
速化が難しく，30〜80MHz程度に留まる。
継基板を介して信号伝送する装置が計算機や交換機で採
用されている。例えば，プロセッサ，メモリ，IO（アイ
オー，入出力装置）等の複数の論理基板をバックプレー
ンに接続し，バックプレーン上に設けたバス配線により
論理基板間の信号伝送を行うワークステーション等の計
算機の例が，コンプコン（CONPCON）９３のダイジェス
ト・オブ・テクニカル・ペーパーズ（Digest of Techni
cal Papers，１９９３年２月発行）の３３０〜３３７ペ
ージに開示されている。バス接続方式では，１枚の論理
基板が入出力する信号本数は数バイト〜十数バイト（例
えば８バイト）である。また，転送周波数は，バス配線
に複数の論理基板を接続するため，高負荷であることや
各論理基板からの反射により波形が乱れること等から高
速化が難しく，30〜80MHz程度に留まる。
【０００３】プロセッサの動作周波数向上とマルチプロ
セッサ化に伴い，バス接続方式ではデータ転送のスルー
プットが不足する。この解決のためには，スイッチ接続
方式の採用が必要になる。例えば，中継基板を設け，中
継基板上のLSI（半導体集積回路装置）にスイッチを構
成し，スイッチを介して論理基板間の信号伝送を行う。
スイッチ接続方式では，論理基板上の論理LSIと中継基
板上のスイッチLSI間を１対１で接続することが可能な
ため，転送周波数を高速化でき，100MHz以上が可能とな
る。複数の論理基板間を中継基板を介して信号伝送する
装置が特開平５ー３１４０６８号に開示されている。上
記公知例を図７に示す。図中5a，5bは論理基板，7bは論
理基板5bに実装する論理LSIであり，論理基板5aにも同
様なLSIを実装する。76bは論理基板5bと中継基板72g〜7
2jを接続するコネクタである。74gは中継基板72gに実装
するスイッチ等を構成する中継LSIであり，中継基板72h
〜72jにも同じLSIを実装する。従来例では，パックプレ
ーンを介さずに論理基板5を中継基板72に直接接続し，
論理基板5と中継基板72がクロスする箇所のコネクタ76
のピンを介し信号伝送を行うため，論理基板5が1枚の中
継基板72に接続するピン数が少ない（特開平５ー３１４
０６８号の実施例では3ピン，内信号ピンは2ピン）。従
って，論理基板当たり8バイト（64ビット）のデータを
転送するためには，30枚以上の中継基板が必要となり，
実装や組立が困難，コスト高といった第一の問題が生じ
る。
セッサ化に伴い，バス接続方式ではデータ転送のスルー
プットが不足する。この解決のためには，スイッチ接続
方式の採用が必要になる。例えば，中継基板を設け，中
継基板上のLSI（半導体集積回路装置）にスイッチを構
成し，スイッチを介して論理基板間の信号伝送を行う。
スイッチ接続方式では，論理基板上の論理LSIと中継基
板上のスイッチLSI間を１対１で接続することが可能な
ため，転送周波数を高速化でき，100MHz以上が可能とな
る。複数の論理基板間を中継基板を介して信号伝送する
装置が特開平５ー３１４０６８号に開示されている。上
記公知例を図７に示す。図中5a，5bは論理基板，7bは論
理基板5bに実装する論理LSIであり，論理基板5aにも同
様なLSIを実装する。76bは論理基板5bと中継基板72g〜7
2jを接続するコネクタである。74gは中継基板72gに実装
するスイッチ等を構成する中継LSIであり，中継基板72h
〜72jにも同じLSIを実装する。従来例では，パックプレ
ーンを介さずに論理基板5を中継基板72に直接接続し，
論理基板5と中継基板72がクロスする箇所のコネクタ76
のピンを介し信号伝送を行うため，論理基板5が1枚の中
継基板72に接続するピン数が少ない（特開平５ー３１４
０６８号の実施例では3ピン，内信号ピンは2ピン）。従
って，論理基板当たり8バイト（64ビット）のデータを
転送するためには，30枚以上の中継基板が必要となり，
実装や組立が困難，コスト高といった第一の問題が生じ
る。
【０００４】スイッチ接続方式を採用しスループットを
向上させる際に前記問題点以外にも以下の問題がある。
転送周波数の向上に伴い，１サイクルではデータ転送で
きなくなり，複数サイクルでデータ転送する方式を採用
することになる。この際に論理基板と中継基板間のデー
タの伝搬遅延時間を等しくすることが必要になり，少な
くとも，論理基板と中継基板間の配線長を等しくする必
要が生じる。しかし，スイッチ接続方式では，配線本数
が多い（論理基板枚数×論理基板当たりの入出力信号本
数）ことから，すべての配線の配線長を等しくするため
には膨大な設計工数を要するといった第二の問題が生じ
る。特開昭６２ー２０４３５９号に上記転送方式におい
て配線長を等長とすることが示されているが，配線方法
に関しては開示されていない。
向上させる際に前記問題点以外にも以下の問題がある。
転送周波数の向上に伴い，１サイクルではデータ転送で
きなくなり，複数サイクルでデータ転送する方式を採用
することになる。この際に論理基板と中継基板間のデー
タの伝搬遅延時間を等しくすることが必要になり，少な
くとも，論理基板と中継基板間の配線長を等しくする必
要が生じる。しかし，スイッチ接続方式では，配線本数
が多い（論理基板枚数×論理基板当たりの入出力信号本
数）ことから，すべての配線の配線長を等しくするため
には膨大な設計工数を要するといった第二の問題が生じ
る。特開昭６２ー２０４３５９号に上記転送方式におい
て配線長を等長とすることが示されているが，配線方法
に関しては開示されていない。
【０００５】
【発明が解決しようとする課題】本発明が解決しようと
する課題は，従来技術の前記第一および第二の問題点を
解決し，低コスト，高信頼性，かつ高速な信号伝送が可
能な論理基板の相互接続装置を提供することにある。
する課題は，従来技術の前記第一および第二の問題点を
解決し，低コスト，高信頼性，かつ高速な信号伝送が可
能な論理基板の相互接続装置を提供することにある。
【０００６】
【課題を解決するための手段】前記第一の問題点は，論
理基板と中継基板をバックプレーンに接続し，論理基板
と中継基板がクロスする箇所以外のコネクタのピンを介
し信号伝送を行うことにより，中継基板がバックプレー
ンに接続する信号本数を増加し中継基板枚数を削減する
ことにより効果的に解決できる。第二の問題点は，さら
に，すべての論理基板を中継基板に対して垂直方向にか
つ所定の間隔でバックプレーンに接続する。中継基板と
バックプレーンとを接続するコネクタを論理基板数の領
域に分割し，論理基板の順番に分割した領域を割り当
て，論理基板とバックプレーンとを接続するコネクタを
中継基板数の領域に分割し，中継基板の順番に分割した
領域を割り当て，互いに対応する中継基板のコネクタの
領域と論理基板のコネクタの領域間をバックプレーン上
の配線により接続することにより，論理基板と中継基板
間を接続するすべての配線が容易に等長となることから
効果的に解決できる。
理基板と中継基板をバックプレーンに接続し，論理基板
と中継基板がクロスする箇所以外のコネクタのピンを介
し信号伝送を行うことにより，中継基板がバックプレー
ンに接続する信号本数を増加し中継基板枚数を削減する
ことにより効果的に解決できる。第二の問題点は，さら
に，すべての論理基板を中継基板に対して垂直方向にか
つ所定の間隔でバックプレーンに接続する。中継基板と
バックプレーンとを接続するコネクタを論理基板数の領
域に分割し，論理基板の順番に分割した領域を割り当
て，論理基板とバックプレーンとを接続するコネクタを
中継基板数の領域に分割し，中継基板の順番に分割した
領域を割り当て，互いに対応する中継基板のコネクタの
領域と論理基板のコネクタの領域間をバックプレーン上
の配線により接続することにより，論理基板と中継基板
間を接続するすべての配線が容易に等長となることから
効果的に解決できる。
【０００７】
【発明の実施の形態】図１は，本発明の第一の実施例を
示す図であり，バックプレーンの等長配線に対する設計
工数が最も少なくなる。図１において，1はバックプレ
ーン，2g〜2iは中継基板である。4gは中継基板2gに実装
する中継LSIであり，図では1個のLSIとして示したが，
複数個で構成してもよい。中継基板2h，2iにも4gと同じ
中継LSIを実装する。中継LSI4gは従来例と同様にバス，
リング，スイッチ接続を行うためのトランジスタ等で構
成する。3g〜3iは中継基板2g〜2iとバックプレーン1を
接続するコネクタであり，図２のバックプレーン1のコ
ネクタ23g〜23iに図５の中継基板2のコネクタ53が接続
する。5a，5b，5e，5fはプロセッサ，メモリ，IO（アイ
オー，入出力装置）等の論理基板，7bは論理基板5bに実
装する論理LSIであり，論理基板5a，5e，5fにも同様な
論理LSIを実装する。論理LSI7bも中継LSI4gと同様に複
数個で構成してもよい。6bは論理基板5bとバックプレー
ン1を接続するコネクタであり，論理基板5aも同様にコ
ネクタでバックプレーン1に接続する。論理基板5e，5f
はバックプレーンの反対側にコネクタ6e，6fにより接続
する。コネクタ6cには論理基板が接続されていないが，
ここにも論理基板を接続可能である。コネクタ6b，6c，
6e，6fは，図２のバックプレーン1のコネクタ26a〜26f
に図４の論理基板5のコネクタ46が接続する。本実施例
では，中継基板2g〜2iを水平方向にバックプレーン1に
接続し，バックプレーン1の両側から論理基板5a，5b，5
e，5fを垂直方向に接続し，すべての論理基板5a，5b，5
e，5fを中継基板2g〜2iに対して等距離に配置する。こ
こで，論理基板5a，5b，5e，5fはバックプレーン1の両
面に接続するが，バックプレーン1の片面だけに接続し
てもよい。また，中継基板を設けずに，中継LSIを直接
バックプレーンに半田付けする構造も考えられるが，論
理基板を抜き挿しする際にバックプレーンがたわみ，半
田が損傷する可能性があるため，信頼性が低下する。本
実施例の場合，中継基板をバックプレーンにコネクタ接
続するため，上記のような問題はない。さらに，半田を
使わない圧入型のコネクタを使用すれば，バックプレー
ンは半田が不要となるので，信頼性の向上が可能であ
る。
示す図であり，バックプレーンの等長配線に対する設計
工数が最も少なくなる。図１において，1はバックプレ
ーン，2g〜2iは中継基板である。4gは中継基板2gに実装
する中継LSIであり，図では1個のLSIとして示したが，
複数個で構成してもよい。中継基板2h，2iにも4gと同じ
中継LSIを実装する。中継LSI4gは従来例と同様にバス，
リング，スイッチ接続を行うためのトランジスタ等で構
成する。3g〜3iは中継基板2g〜2iとバックプレーン1を
接続するコネクタであり，図２のバックプレーン1のコ
ネクタ23g〜23iに図５の中継基板2のコネクタ53が接続
する。5a，5b，5e，5fはプロセッサ，メモリ，IO（アイ
オー，入出力装置）等の論理基板，7bは論理基板5bに実
装する論理LSIであり，論理基板5a，5e，5fにも同様な
論理LSIを実装する。論理LSI7bも中継LSI4gと同様に複
数個で構成してもよい。6bは論理基板5bとバックプレー
ン1を接続するコネクタであり，論理基板5aも同様にコ
ネクタでバックプレーン1に接続する。論理基板5e，5f
はバックプレーンの反対側にコネクタ6e，6fにより接続
する。コネクタ6cには論理基板が接続されていないが，
ここにも論理基板を接続可能である。コネクタ6b，6c，
6e，6fは，図２のバックプレーン1のコネクタ26a〜26f
に図４の論理基板5のコネクタ46が接続する。本実施例
では，中継基板2g〜2iを水平方向にバックプレーン1に
接続し，バックプレーン1の両側から論理基板5a，5b，5
e，5fを垂直方向に接続し，すべての論理基板5a，5b，5
e，5fを中継基板2g〜2iに対して等距離に配置する。こ
こで，論理基板5a，5b，5e，5fはバックプレーン1の両
面に接続するが，バックプレーン1の片面だけに接続し
てもよい。また，中継基板を設けずに，中継LSIを直接
バックプレーンに半田付けする構造も考えられるが，論
理基板を抜き挿しする際にバックプレーンがたわみ，半
田が損傷する可能性があるため，信頼性が低下する。本
実施例の場合，中継基板をバックプレーンにコネクタ接
続するため，上記のような問題はない。さらに，半田を
使わない圧入型のコネクタを使用すれば，バックプレー
ンは半田が不要となるので，信頼性の向上が可能であ
る。
【０００８】図２はバックプレーン１の詳細を示す図で
ある。図２において，1はバックプレーン，23g〜23iは
中継基板を接続するコネクタ，26a〜26fは論理基板を接
続するコネクタであり，28はコネクタ23g〜23iとコネク
タ26a間を接続する配線である。コネクタ26a〜26fは中
継基板の枚数と同じ３つの領域26g〜26iに，コネクタ23
g〜23iは論理基板の枚数と同じ６つの領域23a〜23fに分
割する。領域26g〜26iのコネクタピンは，それぞれコネ
クタ23g〜23iのコネクタピンへの信号を割り当てる。領
域23a〜23fのコネクタピンは，それぞれコネクタ26a〜2
6fのコネクタピンへの信号を割り当てる。領域間の接続
は，コネクタ26aとコネクタ23g〜23i間の接続を例とす
ると，コネクタ26aの領域26gとコネクタ23gの領域23a
を，コネクタ26aの領域26hとコネクタ23hの領域23aを，
コネクタ26aの領域26iとコネクタ23iの領域23aを，それ
ぞれほぼ長さが等しい配線28で接続する。1枚の論理基
板に入出力する信号本数を8バイト（64ビット）とする
と，各領域間の配線28の本数はそれぞれ21〜22本であ
る。コネクタ26aの領域26gとコネクタ23gの領域23a間の
配線を図３を用いさらに詳細に説明する。図３はバック
プレーンの配線の例を示す図であり，コネクタ23g〜23
i，26aのピンが4列であり，領域間の配線が6本の例を示
す。白丸が信号ピン，黒丸が電源ピンであり，電源ピン
はバックプレーンの電源層に直接接続する。281〜286は
図２の配線28であり，色の異なる配線は配線層が異な
る。中継基板のコネクタ23g〜23iの間隔を4mm，コネク
タ23iとコネクタ26aとの間隔を50mm，コネクタのピン間
距離を2mm，ピン間を等間隔に2本の配線が引けると仮定
すると，配線長は，281が76.7mm，282と284が75.3mm，2
83，285，286が78.0mmである。従って，最大と最小の配
線長差は2.7mmであり，配線の伝搬遅延時間を7ns/mとす
ると，伝搬遅延時間差は高々20psである。配線を最適化
すればさらに伝搬遅延時間の短縮が可能である。コネク
タ26aの領域26hとコネクタ23h間，領域26iとコネクタ23
i間の配線についても，配線するピンの相対位置を領域2
6gとコネクタ23gのピンと同じとし，配線281〜286とは
別な配線層に布線することにより，配線281〜286を垂直
方向に移動するだけで等長配線が可能となる。図２のコ
ネクタ26b〜26fとコネクタ23g〜23i間の配線について
も，コネクタ26aとコネクタ23g〜23i間の配線と同様で
あり，配線するピンの相対位置をコネクタ26aとコネク
タ23g〜23iと同じにすれば，配線を水平方向に移動する
だけでコネクタ間の等長配線が可能となる。結局，図３
の配線281〜286をすべてのコネクタ間の配線に利用で
き，設計工数の削減が可能となる。また，コネクタ26a
〜26fがそれぞれ領域23a〜23f内にある場合，水平方向
の配線長が最小となり，論理基板から中継基板までの伝
搬遅延時間の短縮が可能となる。このときにバックプレ
ーン1の配線は，ほとんどが垂直方向であり，水平方向
の配線はコネクタピンからの引き出し部分のみとなり，
水平方向の配線層数を削減できる。本実施例のように中
継基板と論理基板をバックプレーンに接続し，コネクタ
の領域を適当に割り当てることで，ピン間の距離がほぼ
等しくなり，すべての論理基板と中継基板間の配線にお
いて，容易に等長配線を行うことができる。
ある。図２において，1はバックプレーン，23g〜23iは
中継基板を接続するコネクタ，26a〜26fは論理基板を接
続するコネクタであり，28はコネクタ23g〜23iとコネク
タ26a間を接続する配線である。コネクタ26a〜26fは中
継基板の枚数と同じ３つの領域26g〜26iに，コネクタ23
g〜23iは論理基板の枚数と同じ６つの領域23a〜23fに分
割する。領域26g〜26iのコネクタピンは，それぞれコネ
クタ23g〜23iのコネクタピンへの信号を割り当てる。領
域23a〜23fのコネクタピンは，それぞれコネクタ26a〜2
6fのコネクタピンへの信号を割り当てる。領域間の接続
は，コネクタ26aとコネクタ23g〜23i間の接続を例とす
ると，コネクタ26aの領域26gとコネクタ23gの領域23a
を，コネクタ26aの領域26hとコネクタ23hの領域23aを，
コネクタ26aの領域26iとコネクタ23iの領域23aを，それ
ぞれほぼ長さが等しい配線28で接続する。1枚の論理基
板に入出力する信号本数を8バイト（64ビット）とする
と，各領域間の配線28の本数はそれぞれ21〜22本であ
る。コネクタ26aの領域26gとコネクタ23gの領域23a間の
配線を図３を用いさらに詳細に説明する。図３はバック
プレーンの配線の例を示す図であり，コネクタ23g〜23
i，26aのピンが4列であり，領域間の配線が6本の例を示
す。白丸が信号ピン，黒丸が電源ピンであり，電源ピン
はバックプレーンの電源層に直接接続する。281〜286は
図２の配線28であり，色の異なる配線は配線層が異な
る。中継基板のコネクタ23g〜23iの間隔を4mm，コネク
タ23iとコネクタ26aとの間隔を50mm，コネクタのピン間
距離を2mm，ピン間を等間隔に2本の配線が引けると仮定
すると，配線長は，281が76.7mm，282と284が75.3mm，2
83，285，286が78.0mmである。従って，最大と最小の配
線長差は2.7mmであり，配線の伝搬遅延時間を7ns/mとす
ると，伝搬遅延時間差は高々20psである。配線を最適化
すればさらに伝搬遅延時間の短縮が可能である。コネク
タ26aの領域26hとコネクタ23h間，領域26iとコネクタ23
i間の配線についても，配線するピンの相対位置を領域2
6gとコネクタ23gのピンと同じとし，配線281〜286とは
別な配線層に布線することにより，配線281〜286を垂直
方向に移動するだけで等長配線が可能となる。図２のコ
ネクタ26b〜26fとコネクタ23g〜23i間の配線について
も，コネクタ26aとコネクタ23g〜23i間の配線と同様で
あり，配線するピンの相対位置をコネクタ26aとコネク
タ23g〜23iと同じにすれば，配線を水平方向に移動する
だけでコネクタ間の等長配線が可能となる。結局，図３
の配線281〜286をすべてのコネクタ間の配線に利用で
き，設計工数の削減が可能となる。また，コネクタ26a
〜26fがそれぞれ領域23a〜23f内にある場合，水平方向
の配線長が最小となり，論理基板から中継基板までの伝
搬遅延時間の短縮が可能となる。このときにバックプレ
ーン1の配線は，ほとんどが垂直方向であり，水平方向
の配線はコネクタピンからの引き出し部分のみとなり，
水平方向の配線層数を削減できる。本実施例のように中
継基板と論理基板をバックプレーンに接続し，コネクタ
の領域を適当に割り当てることで，ピン間の距離がほぼ
等しくなり，すべての論理基板と中継基板間の配線にお
いて，容易に等長配線を行うことができる。
【０００９】図４は論理基板の詳細を示す図である。図
４において，5は論理基板，46はバックプレーンに接続
するコネクタであり，図２のコネクタ26a〜26fと同様に
３つの領域46g〜46iに分割する。コネクタ46は図２のコ
ネクタ26a〜26fのいずれかに接続する。48はコネクタ46
の領域46g〜46iと論理LSI7間を接続する配線であり，等
長配線を行う。図４では，配線48はLSI7の一辺と接続す
る。配線48が接続するLSI7の入出力ピンは，配線48を配
線し易いように，領域46g〜46iに対応して，３つの領域
に分割する。1枚の論理基板に入出力する信号本数を8バ
イト（64ビット）とすると，図２の配線28と同様に，各
領域46g〜46iとLSI7間の信号48の本数はそれぞれ21〜22
本である。
４において，5は論理基板，46はバックプレーンに接続
するコネクタであり，図２のコネクタ26a〜26fと同様に
３つの領域46g〜46iに分割する。コネクタ46は図２のコ
ネクタ26a〜26fのいずれかに接続する。48はコネクタ46
の領域46g〜46iと論理LSI7間を接続する配線であり，等
長配線を行う。図４では，配線48はLSI7の一辺と接続す
る。配線48が接続するLSI7の入出力ピンは，配線48を配
線し易いように，領域46g〜46iに対応して，３つの領域
に分割する。1枚の論理基板に入出力する信号本数を8バ
イト（64ビット）とすると，図２の配線28と同様に，各
領域46g〜46iとLSI7間の信号48の本数はそれぞれ21〜22
本である。
【００１０】図５は中継基板の詳細を示す図である。図
５において，2は中継基板，53はバックプレーンに接続
するコネクタであり，図２のコネクタ23g〜23iと同様に
６つの領域53a〜53fに分割する。コネクタ53は図２のコ
ネクタ23g〜23iのいずれかに接続する。58はコネクタ53
の領域53a〜53fと中継LSI4間を接続する配線であり，等
長配線を行う。LSI4の入出力ピンは，配線58を配線し易
いように，領域53a〜53fに対応して，６つの領域に分割
する。1枚の論理基板に入出力する信号本数を8バイト
（64ビット）とすると，図２の配線28と同様に，各領域
53a〜53fとLSI4間の信号58の本数はそれぞれ21〜22本で
ある。
５において，2は中継基板，53はバックプレーンに接続
するコネクタであり，図２のコネクタ23g〜23iと同様に
６つの領域53a〜53fに分割する。コネクタ53は図２のコ
ネクタ23g〜23iのいずれかに接続する。58はコネクタ53
の領域53a〜53fと中継LSI4間を接続する配線であり，等
長配線を行う。LSI4の入出力ピンは，配線58を配線し易
いように，領域53a〜53fに対応して，６つの領域に分割
する。1枚の論理基板に入出力する信号本数を8バイト
（64ビット）とすると，図２の配線28と同様に，各領域
53a〜53fとLSI4間の信号58の本数はそれぞれ21〜22本で
ある。
【００１１】図６を用い，伝搬遅延時間がほぼ等しい場
合と，等しくない場合のデータ転送について，論理基板
から中継基板への転送を例として説明する。送信データ
は，論理基板上の論理LSIが出力する数バイトのデータ
であり，データ間の伝搬遅延時間のばらつきはほとんど
ない。受信データは中継基板上のスイッチLSIへ入力す
るデータであり，論理基板，バックプレーンまたは中継
基板の配線長ばらつき等によりデータ間の伝搬遅延時間
差が生じる。スイッチLSIは，図中の１番のデータが全
ビット到達してから２番の最初のデータが到達するまで
の間にデータを受信する必要がある。伝搬遅延時間が等
しくない場合，伝搬遅延時間がほぼ等しい場合に比べ，
伝搬遅延時間差によるデータ不確定領域が大きく，スイ
ッチLSIが正しくデータを受信するためには，データの
転送周期tcycを大きくしなければならない。従って，高
速な信号伝送を行うためには，すべてのデータの伝搬遅
延時間を等しくすることが必要になる。本実施例のよう
に等長配線を行うことにより，論理基板と中継基板間の
データの伝搬遅延時間がほぼ等しくなるため，高速な信
号伝送が可能となる。
合と，等しくない場合のデータ転送について，論理基板
から中継基板への転送を例として説明する。送信データ
は，論理基板上の論理LSIが出力する数バイトのデータ
であり，データ間の伝搬遅延時間のばらつきはほとんど
ない。受信データは中継基板上のスイッチLSIへ入力す
るデータであり，論理基板，バックプレーンまたは中継
基板の配線長ばらつき等によりデータ間の伝搬遅延時間
差が生じる。スイッチLSIは，図中の１番のデータが全
ビット到達してから２番の最初のデータが到達するまで
の間にデータを受信する必要がある。伝搬遅延時間が等
しくない場合，伝搬遅延時間がほぼ等しい場合に比べ，
伝搬遅延時間差によるデータ不確定領域が大きく，スイ
ッチLSIが正しくデータを受信するためには，データの
転送周期tcycを大きくしなければならない。従って，高
速な信号伝送を行うためには，すべてのデータの伝搬遅
延時間を等しくすることが必要になる。本実施例のよう
に等長配線を行うことにより，論理基板と中継基板間の
データの伝搬遅延時間がほぼ等しくなるため，高速な信
号伝送が可能となる。
【００１２】中継基板の枚数を削減するためには，図１
のようにバックプレーン1に論理基板5a，5b，5e，5fと
中継基板2g〜2iを接続し，バックプレーン上の配線を介
し信号伝送すればよい。さらに，論理基板，中継基板，
バックプレーンの等長配線を行うことにより，低コス
ト，高信頼性，かつ高速な信号伝送が可能となる。本実
施例では，後述する第二，第三の実施例と異なり，すべ
ての論理基板を中継基板に対して等距離に配置するた
め，論理基板，中継基板，バックプレーンそれぞれに等
長配線すればよく，また，バックプレーンの配線が規則
的なことから，等長配線に要する設計工数が最も少なく
なる。
のようにバックプレーン1に論理基板5a，5b，5e，5fと
中継基板2g〜2iを接続し，バックプレーン上の配線を介
し信号伝送すればよい。さらに，論理基板，中継基板，
バックプレーンの等長配線を行うことにより，低コス
ト，高信頼性，かつ高速な信号伝送が可能となる。本実
施例では，後述する第二，第三の実施例と異なり，すべ
ての論理基板を中継基板に対して等距離に配置するた
め，論理基板，中継基板，バックプレーンそれぞれに等
長配線すればよく，また，バックプレーンの配線が規則
的なことから，等長配線に要する設計工数が最も少なく
なる。
【００１３】図８は，本発明の第二の実施例を示す図で
あり，バックプレーンの配線層数が少ない場合でも等長
配線が可能となる。図８において，1はバックプレー
ン，2g〜2iは中継基板，4gは中継基板2gに実装する中継
LSIであり，中継基板2h，2iにも同じLSIを実装する。3g
〜3iは中継基板2g〜2iとバックプレーン1を接続するコ
ネクタ，5a，5b，5e，5fは論理基板，7bは論理基板5bに
実装する論理LSIであり，論理基板5a，5e，5fにも同様
なLSIを実装する。6bは論理基板5bとバックプレーン1を
接続するコネクタであり，論理基板5aも同様にコネクタ
でバックプレーン1に接続する。論理基板5e，5fはバッ
クプレーン1の裏面にコネクタ6e，6fにより接続する。
コネクタ6c，6dには論理基板を接続していないが，他の
コネクタと同様に接続可能である。図１がすべての論理
基板5a，5b，5e，5fを中継基板2g〜2iに対して等距離に
配置するのに対し，図８は，論理基板5e，5fを中継基板
2g〜2iの背面に接続し，コネクタ6d〜6fとコネクタ3g〜
3iがクロスする構造をとる。論理基板5e，5fと中継基板
2g〜2i間の配線は，以下のように行う。1枚の論理基板
に入出力する信号本数を8バイト（64ビット）とする
と，論理基板5e，5fから中継基板2g〜2iに対する信号本
数はそれぞれ21〜22本となる。コネクタがクロスする場
所のピンで直接接続する信号本数を4本とすると，残り
の17〜18本をクロスする場所以外のコネクタピンとバッ
クプレーン上の配線を用い接続することになる。この際
のバックプレーン上の配線は，コネクタがクロスする場
所のピンで直接接続する場合のバックプレーン上の配線
長がゼロなので，そのまま配線長差となる。中継基板2g
〜2i，あるいは，論理基板5e，5fの配線を行う際に，コ
ネクタがクロスする場所のピンで直接接続する配線は長
く，バックプレーンを介する配線は短くすることにより
この差を吸収し，中継基板と論理基板間の等長配線を行
う。論理基板5a，5bと中継基板2g〜2i間の配線は，第一
の実施例の論理基板と中継基板間の配線と同様に行う。
以上のように配線を行うと，論理基板5e，5fと中継基板
2g〜2i間の配線長，あるいは，論理基板5a，5bと中継基
板2g〜2i間のそれぞれの配線長は揃うが，両者の配線長
に差が生じる。すべての論理基板と中継基板間の伝搬遅
延時間を揃えるためには，さらに論理基板間で生じる配
線長差を中継基板2g〜2i，あるいは，論理基板5a，5b，
5e，5fの配線により吸収する。ここで，図８では，バッ
クプレーン1に対し，論理基板5a，5bを中継基板2g〜2i
と同じ側に接続したが，論理基板5e，5fと同様に反対側
に接続してもよい。本実施例では，論理基板と中継基板
間の配線の一部をコネクタを介して直接接続するため，
バックプレーン上の配線本数を削減することができ，バ
ックプレーンの配線層数が少ない場合でも論理基板と中
継基板間の等長配線が可能となる。
あり，バックプレーンの配線層数が少ない場合でも等長
配線が可能となる。図８において，1はバックプレー
ン，2g〜2iは中継基板，4gは中継基板2gに実装する中継
LSIであり，中継基板2h，2iにも同じLSIを実装する。3g
〜3iは中継基板2g〜2iとバックプレーン1を接続するコ
ネクタ，5a，5b，5e，5fは論理基板，7bは論理基板5bに
実装する論理LSIであり，論理基板5a，5e，5fにも同様
なLSIを実装する。6bは論理基板5bとバックプレーン1を
接続するコネクタであり，論理基板5aも同様にコネクタ
でバックプレーン1に接続する。論理基板5e，5fはバッ
クプレーン1の裏面にコネクタ6e，6fにより接続する。
コネクタ6c，6dには論理基板を接続していないが，他の
コネクタと同様に接続可能である。図１がすべての論理
基板5a，5b，5e，5fを中継基板2g〜2iに対して等距離に
配置するのに対し，図８は，論理基板5e，5fを中継基板
2g〜2iの背面に接続し，コネクタ6d〜6fとコネクタ3g〜
3iがクロスする構造をとる。論理基板5e，5fと中継基板
2g〜2i間の配線は，以下のように行う。1枚の論理基板
に入出力する信号本数を8バイト（64ビット）とする
と，論理基板5e，5fから中継基板2g〜2iに対する信号本
数はそれぞれ21〜22本となる。コネクタがクロスする場
所のピンで直接接続する信号本数を4本とすると，残り
の17〜18本をクロスする場所以外のコネクタピンとバッ
クプレーン上の配線を用い接続することになる。この際
のバックプレーン上の配線は，コネクタがクロスする場
所のピンで直接接続する場合のバックプレーン上の配線
長がゼロなので，そのまま配線長差となる。中継基板2g
〜2i，あるいは，論理基板5e，5fの配線を行う際に，コ
ネクタがクロスする場所のピンで直接接続する配線は長
く，バックプレーンを介する配線は短くすることにより
この差を吸収し，中継基板と論理基板間の等長配線を行
う。論理基板5a，5bと中継基板2g〜2i間の配線は，第一
の実施例の論理基板と中継基板間の配線と同様に行う。
以上のように配線を行うと，論理基板5e，5fと中継基板
2g〜2i間の配線長，あるいは，論理基板5a，5bと中継基
板2g〜2i間のそれぞれの配線長は揃うが，両者の配線長
に差が生じる。すべての論理基板と中継基板間の伝搬遅
延時間を揃えるためには，さらに論理基板間で生じる配
線長差を中継基板2g〜2i，あるいは，論理基板5a，5b，
5e，5fの配線により吸収する。ここで，図８では，バッ
クプレーン1に対し，論理基板5a，5bを中継基板2g〜2i
と同じ側に接続したが，論理基板5e，5fと同様に反対側
に接続してもよい。本実施例では，論理基板と中継基板
間の配線の一部をコネクタを介して直接接続するため，
バックプレーン上の配線本数を削減することができ，バ
ックプレーンの配線層数が少ない場合でも論理基板と中
継基板間の等長配線が可能となる。
【００１４】図９は，本発明の第三の実施例を示す図で
あり，論理基板と中継基板間の信号本数が多く，中継基
板枚数が多い場合に有効である。図８と同じ符号は同じ
部品であることを示す。図９では，バックプレーン1に
対し，すべての論理基板を中継基板の反対側に接続し，
さらに，中継基板2j〜2lを論理基板5a，5bの背面に接続
する。3j〜3lは中継基板2j〜2lとバックプレーン1を接
続するコネクタ，4jは中継基板2jに実装する中継LSIで
ある。論理基板5e，5fと中継基板2g〜2i間の配線，論理
基板5a，5bと中継基板2j〜2l間の配線は，第二の実施例
の論理基板5e，5fと中継基板2g〜2i間の配線と同様であ
る。また，論理基板5e，5fと中継基板2j〜2l間の配線，
論理基板5a，5bと中継基板2g〜2i間の配線は，第二の実
施例の論理基板5a，5bと中継基板2g〜2i間の配線と同様
である。本実施例では，第二の実施例と同様に，論理基
板と中継基板間の配線の一部をコネクタを介して直接接
続するため，バックプレーン上の配線本数を削減するこ
とができ，バックプレーンの配線層数が少ない場合でも
論理基板と中継基板間の等長配線が可能となる。
あり，論理基板と中継基板間の信号本数が多く，中継基
板枚数が多い場合に有効である。図８と同じ符号は同じ
部品であることを示す。図９では，バックプレーン1に
対し，すべての論理基板を中継基板の反対側に接続し，
さらに，中継基板2j〜2lを論理基板5a，5bの背面に接続
する。3j〜3lは中継基板2j〜2lとバックプレーン1を接
続するコネクタ，4jは中継基板2jに実装する中継LSIで
ある。論理基板5e，5fと中継基板2g〜2i間の配線，論理
基板5a，5bと中継基板2j〜2l間の配線は，第二の実施例
の論理基板5e，5fと中継基板2g〜2i間の配線と同様であ
る。また，論理基板5e，5fと中継基板2j〜2l間の配線，
論理基板5a，5bと中継基板2g〜2i間の配線は，第二の実
施例の論理基板5a，5bと中継基板2g〜2i間の配線と同様
である。本実施例では，第二の実施例と同様に，論理基
板と中継基板間の配線の一部をコネクタを介して直接接
続するため，バックプレーン上の配線本数を削減するこ
とができ，バックプレーンの配線層数が少ない場合でも
論理基板と中継基板間の等長配線が可能となる。
【００１５】
【発明の効果】本発明によれば，論理基板と中継基板間
の接続において，数バイトのデータ配線の等長配線が容
易になるために，低コスト，高信頼性，かつ高速な信号
伝送が可能となる。
の接続において，数バイトのデータ配線の等長配線が容
易になるために，低コスト，高信頼性，かつ高速な信号
伝送が可能となる。
【図１】本発明の第一の実施例を示す図
【図２】図１のバックプレーンの詳細を示す図
【図３】図２のバックプレーンの配線を示す図
【図４】図１の論理基板の詳細を示す図
【図５】図１の中継基板の詳細を示す図
【図６】伝搬遅延時間と転送周期の関係を説明する図
【図７】従来例の装置を示す図
【図８】本発明の第二の実施例を示す図
【図９】本発明の第三の実施例を示す図
1…バックプレーン、 2…中継基板、 72…中継基板、 3…コネクタ、 23…コネクタ、 53…コネクタ、 4…中継LSI、 74…中継LSI、 5…論理基板、 6…コネクタ、 26…コネクタ、 46…コネクタ、 76…コネクタ、 7…論理LSI、 28…配線、 48…配線、 58…配線、 281〜286…配線。
フロントページの続き (72)発明者 山際 明 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム事業部内 (72)発明者 渡辺 毅 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム事業部内
Claims (8)
- 【請求項１】１以上の論理基板と，該論理基板間を相互
接続する１以上の中継基板をバックプレーンに接続した
論理基板の相互接続装置において，該論理基板と該中継
基板間を接続する配線を略等長とすることを特徴とする
論理基板の相互接続装置。 - 【請求項２】１以上の論理基板と，該論理基板間を相互
接続する１以上の中継基板をバックプレーンに接続した
論理基板の相互接続装置において，該中継基板に対して
垂直方向にかつ該中継基板に対して所定の間隔ですべて
の該論理基板をバックプレーンに接続することを特徴と
する論理基板の相互接続装置。 - 【請求項３】上記中継基板と上記バックプレーンとを接
続するコネクタを上記論理基板数の領域に分割し該論理
基板の順番に該領域を割り当て，該論理基板と該バック
プレーンとを接続するコネクタを該中継基板数の領域に
分割し該中継基板の順番に該領域を割り当て，互いに対
応する該中継基板のコネクタの領域と該論理基板のコネ
クタの領域間を該バックプレーン上の配線により接続す
ることを特徴とする請求項２に記載の論理基板の相互接
続装置。 - 【請求項４】上記論理基板と上記中継基板間を接続する
配線は，該論理基板上と該中継基板上と上記バックプレ
ーン上とで，それぞれ略等長とすることを特徴とする請
求項１または２に記載の論理基板の相互接続装置。 - 【請求項５】上記論理基板を上記バックプレーンの両面
に接続することを特徴とする請求項１または２に記載の
論理基板の相互接続装置。 - 【請求項６】上記中継基板は，半導体集積回路装置を有
することを特徴とする請求項１または２に記載の論理基
板の相互接続装置。 - 【請求項７】上記中継基板が有する半導体集積回路装置
は，スイッチを構成することを特徴とする請求項１また
は２に記載の論理基板の相互接続装置。 - 【請求項８】上記中継基板が有する半導体集積回路装置
は，上記中継基板とバックプレーンとを接続するコネク
タの領域数の領域に該半導体集積回路装置の入出力ピン
を分割し，互いに対応する該コネクタの領域と該入出力
ピンの領域間を該中継基板上の配線により接続すること
を特徴とする請求項１または２に記載の論理基板の相互
接続装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21439697A JP3543555B2 (ja) | 1997-08-08 | 1997-08-08 | 信号伝送装置 |
| US09/128,779 US6163464A (en) | 1997-08-08 | 1998-08-04 | Apparatus for interconnecting logic boards |
| US09/708,594 US6335867B1 (en) | 1997-08-08 | 2000-11-09 | Apparatus for interconnecting logic boards |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21439697A JP3543555B2 (ja) | 1997-08-08 | 1997-08-08 | 信号伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1153077A true JPH1153077A (ja) | 1999-02-26 |
| JP3543555B2 JP3543555B2 (ja) | 2004-07-14 |
Family
ID=16655103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21439697A Expired - Fee Related JP3543555B2 (ja) | 1997-08-08 | 1997-08-08 | 信号伝送装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6163464A (ja) |
| JP (1) | JP3543555B2 (ja) |
Cited By (4)
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| US6690584B2 (en) | 2000-08-14 | 2004-02-10 | Fujitsu Limited | Information-processing device having a crossbar-board connected to back panels on different sides |
| US8500454B2 (en) | 2008-07-25 | 2013-08-06 | Fujitsu Limited | Electronic apparatus |
| WO2013145596A1 (ja) * | 2012-03-27 | 2013-10-03 | 日本電気株式会社 | バックプレーン基板及びバックプレーン基板の配線方法 |
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