JPH11512884A - オージェ発生プロセス抑止を使用した半導体ダイオード - Google Patents

オージェ発生プロセス抑止を使用した半導体ダイオード

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JPH11512884A JP9514062A JP51406297A JPH11512884A JP H11512884 A JPH11512884 A JP H11512884A JP 9514062 A JP9514062 A JP 9514062A JP 51406297 A JP51406297 A JP 51406297A JP H11512884 A JPH11512884 A JP H11512884A
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Abstract

(57)【要約】 少なくとも二つの排除界面と少なくとも二つの注出界面とを有する多層オージェ抑止ダイオード。特定の実施態様は二つの複合接触部を有し、各複合接触部は、大量にドーピングされた層(3、4)と、大量にドーピングされた層とデバイスのアクティブ領域(2)との間に挟まれた軽くドーピングされた高いバンドギャップ材料の緩衝層(8、9)とから成る。

Description

【発明の詳細な説明】 オージェ発生プロセス抑止を使用した半導体ダイオード 本発明は、室温で性能を向上させる半導体ダイオード構造体に関する。 従来、ナローギャップ半導体は室温ではほとんど使用されていなかった。これ は、真性キャリヤ濃度が高すぎてドーピング濃度をマスクしてしまい、その結果 、熱発生率がきわめて高くなって、漏れ電流と雑音が多くなり、エミッタの放射 効率が低下するためである。したがって、ナローギャップ半導体は一般に冷却さ れる。 ナローギャップデバイスの潜在的な超高速度ときわめて低い電力損失を利用す るために、オージェ抑止デバイスが発明された(たとえば Proc.SPIE,Infra-re d Technology XI Vol 572(Aug20,San Diego California)1085,pp123-132 を 参照)。電子手段によって、周囲温度以上であってもアクティブゾーン内のキャ リア濃度を低下させ、それによって外因性挙動を得る。 これは、特殊な特性を持った界面を有する二つの接触ゾーンの間に、軽くドー ピングした層を挟むことによって行う。第一 のゾーンは排除界面を形成し、アクティブゾーンと同じタイプの高濃度のドーピ ング、高いバンドギャップ、同じタイプの低濃度のドーピング、または両方の特 徴の組合せを有することができる。第一のゾーンの重要な特徴は、少数濃度がき わめて低いため、逆方向バイアス(アクティブゾーン内の少数キャリアを界面か ら追い出す)において、キャリアが第一のゾーンから補給されずにアクティブゾ ーンから除去されることである。このようなゾーンと少数キャリアが中に入るこ とができない層(この場合はアクティブ層)との間の界面は、排除界面で知られ ている。 たとえば、カドミウム水銀テルライド(CMT)では、室温でこの現象が広範 囲の材料パラメータにわたって存在する。接触ゾーン内の少数キャリア濃度がア クティブゾーンよりも低いということのみで十分である。アクティブ層における 典型的なドーピングは、接触ゾーンが1017を超えるp型で、数倍kTの接触ゾ ーンにバンドギャップ増大がある場合もない場合も、5×1015未満のp型であ る。 排除層の厚さは、バイアス接触自体からの少数キャリアの内部拡散を最小限に するのに十分な数マイクロメートルとするこ とができる。 アクティブ層の厚さは数マイクロメートルとすることができる。アクティブゾ ーン内の少数キャリアの拡散距離を大幅に超えないようにするのが普通であり、 それよりかなり薄くするのが好ましい。p型アクティブ層の場合、5マイクロメ ートルが典型的な値である。n型ドーピングの場合、典型的な値はそれよりかな り小さくなる(2マイクロメートル未満)。これについては欧州特許公報EP0 401352B1号に記載されている。 アクティブ層の長さにかかわらず、抑止はある程度起こる。アクティブ層は、 接合部におけるように逆の型のドーピングを使用した第二の接触ゾーンで終わら せる。この場合も、この最終層内の少数キャリア濃度は低いほどよく、(ドーピ ングが反対の型である以外は)この場合も第一の接触ゾーンと同様の説明が適用 される。 前と同じ方向のバイアスでは、界面で少数キャリアが捕捉され、戻ることがで きない(この場合は、逆方向バイアスが加えられた接合部に存在する通常の障壁 のためである)。少数キャリアは、一部はバイアス電界の影響により、一部は拡 散によっ て、接合部に移行する。二つのゾーンの間でキャリアを一方向に通過させるが他 方の方向には通過させない、二つのゾーンの間のこのような界面を、注出界面と 呼ぶ。 全体的効果は、注出接触部で少数キャリアが除去され、排除接触部で補給され ないことである。少数キャリアの当初の濃度は高く、真性濃度に近い。バイアス を印加した後はきわめて低くなることができ、典型的には1013未満になり、ド ーピングとバイアスによっては、しばしばそれよりもかなり低くなる。この低濃 度は空間電荷バランスにわずかに寄与し、その結果、対応する数の多数キャリア が失われることによって高い割合の少数キャリアの除去が実現され、アクティブ ゾーンにおいて、少数キャリア(きわめて少ない)とイオン化ドーピング濃度に 近い濃度の多数キャリアとを含む空間電荷バランスが生じる。 これらの濃度は冷却状態では一般的であり、アクティブゾーンは外因性条件に あり、これを利用したデバイスを作製することができる。 漏れ電流が存在する。その一部はアクティブゾーンにおける残留熱発生および 光発生による。熱発生率はかなり低減される(キャリア濃度の低減による「オー ジェ抑止」)が、ゼロには ならない。これは、上記のドーピング上考慮すべき条件を理想的に近く満たすほ ど低くなる。漏れ電流の原因は、上記に加えてほかにもある。 注出接触ゾーン内の少数キャリア濃度が十分に低くないため、注出接合部に漏 れ電流が存在することがある。界面におけるドーピングを相当程度、たとえば0 .5マイクロメートルにわたって傾斜状にした場合、接合部の近くに低濃度ドー ピングの、したがって少数キャリア濃度が比較的高い領域が生じる。熱発生によ って、不完全接合ダイオードの通常の方式で漏れ電流が生じる。 同様に、排除接合部には、好ましい仕様を満たさない狭い低ドーピング/低バ ンドギャップ領域との傾斜状界面があることがあり、それによって不要なキャリ アの発生と漏れが生じる。 他の効果として、高濃度ドーピング領域から低濃度ドーピング領域へのキャリ アのデバイ遮蔽流出があり、これによって金属層界面の最も急峻なものであって も実質的に傾斜状になり、そのような傾斜状界面のテールに少数キャリアが発生 する。 ドーピングとバンドギャップが同じ場所で急激に変化し、それによって普通な らバンドエッジのレベルにおいて周期的に切 り替わるはずのところに一時的な中断が生じることがあり(いわゆる「グリッチ 」)、それによってデバイス電流の適切な流れが妨げられるために、さらに問題 が生じることがある。 本発明によると、ダイオードが複数エピタキシャル層半導体材料を含み、少な くとも二つの注出界面と少なくとも二つの排除界面とによって特徴付けられる。 好ましい実施例は、 大量にドーピングされたp型材料の層と、 軽くドーピングされたp型材料の第一の緩衝層と、 軽くドーピングされたp型材料のアクティブ層と、 軽くドーピングされたn型材料の第二のバッファ層と、 大量にドーピングされたn型材料の層とを含み、 前記アクティブ層と緩衝層のバンドギャップは、各前記緩衝層の少数キャリア 濃度が前記アクティブ層の少数キャリア濃度の10分の1未満となるようになっ ており、 前記各層が、第一の緩衝層がアクティブ層と大量にドーピングされたp型材料 の層との間に挟まれてそれぞれの層との注出界面を形成し、第二の緩衝層がアク ティブ層と大量にドーピングされたn型材料の層との間に挟まれてそれぞれの層 との注出 界面を形成するようにスタック状に配置されている。 他の好ましい実施例では、大量にドーピングされた層のドーピング濃度が2× 1017cm-3を超える。 他の好ましい実施例では、アクティブ層のドーピング濃度は5×1016cm-3 未満である。各緩衝層のドーピング濃度は、アクティブ層とそれに隣接する大量 にドーピングされた層との間であり、アクティブ層の濃度に近いことが好ましい 。 本明細書では、「注出」および「排除」という用語をデバイス内の層間の界面 について使用した場合、デバイスのアクティブ層に対する界面の性質を示すもの と解釈されたい。さらに、本明細書に記載の特定の実施例では、p型アクティブ 層を示すが、これは限定的なものとみなしてはならない。本発明は、n型アクテ ィブ層を持つデバイスにも等しく適用可能であり、その場合は記載の実施例に対 して他のn型層およびp型層の役割が逆転されることになる。 本発明は、ハイブリッド検出器または高速FETなどのアクティブ回路要素な ど、様々な電子デバイスにハイブリッド化、サイト中での成長、またはその他の 方法によって組み込むのに適したデバイスを提供する。 以下に、本発明について非限定的な例として第1図および第2図を参照しなが ら説明する。第1図には、従来技術の典型的なデバイス構造を有するオージェ抑 止フォトダイオードの略図が図示されている。第2図には、本発明の典型的なデ バイス構造を有するフォトダイオードの略図が図示されている。 第1図を参照すると、従来技術の典型的なオージェ抑止デバイスは、軽くドー ピングされたアクティブ(n型)層2と、アクティブ層2との排除界面を形成す るn型材料の大量にドーピングされた層3と、アクティブ層2との注出界面を形 成するp型材料の大量にドーピングされた高バンドギャップの層4とを有する多 層構造を含む。 この層構造は、たとえば化学気相蒸着(CVD)など当業者に周知の標準のデ ポジションテクニックによって適切な基板5上に成長させる。電極6によって、 このデバイスへの電圧の印加を容易にする。 第2図を参照すると、本発明のデバイス7は、第1図のデバイスにおけるもの と同様の役割を果たす要素2〜6を含む。さらに、本発明のデバイスは、軽くド ーピングされたp型緩衝層8と、軽くドーピングされたn型緩衝層9とを含み、 層9と層 3が複合接触ゾーンを形成し、層8と層4も複合接触ゾーンを形成するように構 成されている。緩衝層8および9はアクティブ層2を基準にして広いバンドギャ ップを有する。 緩衝層9が組み込まれていることによって生じる接触ゾーン内のドーピングの 低減によって、アクティブ層2との排除界面における流出とドーピングテールの 問題が軽減される。層9のドーピングはアクティブ層2のドーピングに近いかま たは等しくすることができると好都合である。バンドギャップが同じ場合、これ によって通常は排除効果が損なわれることになる。したがって、層9におけるバ ンドギャップを広くする。原理上は、完全な排除が起こるほど広くすることが可 能なはずである。しかし実際には、この変更は、材料成長に困難が生じるほど大 きくすることが必要になり、必然的なテールがアクティブゾーン内に延びること によってアクティブゾーンを妨害する可能性がある。傾斜をきわめて急峻にする ことに留意しなければならない。バンドギャップの適切な拡大は、固有キャリア 濃度を10ないし100分の1に下げるものであろう。 接触ゾーン内にさらに(正確な距離は重要ではない)高濃度ドーピングに向か う傾斜を形成する(層3)。この傾斜は数マ イクロメートルにわたっていてもよく、これも重要ではない。この広いギャップ 材料内では、少数キャリア濃度はすでにアクティブ領域よりもかなり低くなって おり、(従来の技術の場合のように)高濃度ドーピングとの新しい界面はそれ自 体で排除界面として機能することができる。バイアスを印加すると、高濃度ドー ピングゾーンとアクティブゾーンとの間の低濃度ドーピング領域が実質的に排除 され、その領域の少数キャリア濃度が大幅に低減される(典型的には1012以下 )。したがって、層9および層3がアクティブゾーンにとってきわめて効率的な 複合接触部を形成し、少数キャリアをまったく供給しない。 ドーピングの状況によっては、注出(アクティブゾーンからの拡散による少数 キャリアの損失)も起こるほど接触部のキャリア濃度が低くなることがある。 同様にして、緩衝層8におけるドーピングを低く維持し、バンドギャップは大 きくすると(この場合も、真性キャリア濃度を典型的には10ないし100分の 1に低減するなどして)、緩衝層8とアクティブ層2との間に注出界面が生じる 。比較的大量にドーピングされた層4が緩衝層8との第二の注出界面を形成して 、少数キャリア濃度がさらに低下するゾーンが生じ、 接合部の漏れが防止される。 本明細書に記載のように高効率接触ゾーンを設けることによって、これらのデ バイスの残留電流範囲は、ほとんど全部、バイアスを印加したときのアクティブ 電流における残留発生によるものとなるように保証される。この最小の電流によ って、最大電流(排除/注出の開始の直前に達成される)最大電流と最終電流と の比が最大化され、それに付随する負抵抗効果が最大化される。 本発明のデバイスは、気相エピタキシなどの標準の手続きを使用して製作する ことができる。接点は使用する材料向けの標準ものでよい。 第1表に、本発明の典型的なデバイスの構造とドーピング濃度を示す。このデ バイスの各層の材料は、Hg(1-x)CdxTe族の材料であり、値xで特定される 。この表で、pおよびnは材料内のドーピングの型を示し、上付符号−および+ は、それぞれ軽いドーピングと大量なドーピングを示し、下線は高バンドギャッ プの材料、Πはアクティブ層を示す。 第1表に示す構造は、9.5μmのカットオフ波長と10Am-2の最小漏れ電 流を有するものである。
【手続補正書】特許法第184条の8第1項 【提出日】1997年8月20日 【補正内容】 排除層の厚さは、バイアス接触自体からの少数キャリアの内部拡散を最小限に するのに十分な数マイクロメートルとすることができる。 アクティブ層の厚さは数マイクロメートルとすることができる。アクティブゾ ーン内の少数キャリアの拡散距離を大幅に超えないようにするのが普通であり、 それよりかなり薄くするのが好ましい。p型アクティブ層の場合、5マイクロメ ートルが典型的な値である。n型ドーピングの場合、典型的な値はそれよりかな り小さくなる(2マイクロメートル未満)。これについては欧州特許公報EP0 401352B1号に記載されている。 アクティブ層の長さにかかわらず、抑止はある程度起こる。アクティブ層は、 接合部のように相反する型のドーピングを使用した第二の接触ゾーンで終わらせ る。この場合も、この最終層内の少数キャリア濃度は低いほどよく、(ドーピン グが反対の型である以外は)この場合も第一の接触ゾーンと同様の説明が適用さ れる。 前と同じ方向のバイアスでは、界面で少数キャリアが捕捉され、戻ることがで きない(この場合は、逆方向バイアスが加え られた接合部に存在する通常の障壁のためである)。少数キャリアは、一部はバ イアス電界の影響により、一部は拡散によって、接合部に移行する。二つのゾー ンの間でキャリアを一方向に通過させるが他方の方向には通過させない、二つの ゾーンの間のこのような界面を、注出界面と呼ぶ。三層デバイスがすべて排除界 面と注出界面を有するわけではない。ドーピングおよびバンドギャップの条件が 適当でない場合、逆バイアスの印加の結果として空乏が生じる。PINデバイス の空乏に必要な条件はEP−A−0193462号に記載されている。 他の効果として、高濃度ドーピング領域から低濃度ドーピング領域へのキャリ アのデバイ遮蔽流出があり、これによって金属層界面の最も急峻なものであって も実質的に傾斜状になり、そのような傾斜状界面のテールに少数キャリアが発生 する。 ドーピングとバンドギャップが同じ場所で急激に変化し、それによって普通な らバンドエッジのレベルにおいて周期的に切り替わるはずのところに一時的な中 断が生じることがあり(いわゆる「グリッチ」)、それによってデバイス電流の 適切な流れが妨げられるために、さらに問題が生じることがある。 本発明によると、 大量にドーピングされたp型材料の第一の外側層と、 軽くドーピングされた半導体材料のアクティブ層と、 大量にドーピングされたn型材料の第二の外側層とを含む複数エピタキシャル 層半導体材料を含むダイオードであって、該ダイオードは、 軽くドーピングされたp型材料の第一の緩衝層と、 軽くドーピングされたn型材料の第二の緩衝層とをさらに含み、 層は、第一の緩衝層が、アクティブ層と第一の外側層との間 に挟まれ、逆方向バイアスが印加されるとそれぞれの層との注出界面を形成し、 第二の緩衝層が、アクティブ層と第二の外側層との間に挟まれ、逆方向バイアス が印加されるとそれぞれの層との排除界面を形成するように、スタック状に配置 されていることを特徴とする。 アクティブ層はn型材料またはp型材料であることが好ましい。 第一の緩衝層と第二の緩衝層は両方ともアクティブ層のドーピング濃度に近い かまたは等しいドーピング濃度を有し、前記アクティブ層と緩衝層のバンドギャ ップは、各前記緩衝層の少数キャリア濃度が前記アクティブ層の少数キャリア濃 度の10分の1未満となるようになっていることがさらに好ましい。 他の好ましい実施例では、大量にドーピングされた層のドーピング濃度が2× 1017cm-3を超える。 他の好ましい実施例では、アクティブ層のドーピング濃度は5×1016cm-3 未満である。 この半導体材料は、式Hg(1-x)CdxTeを有するカドミウム水銀テルライド 化合物であることが有利である。ただし、この式で0<x<1である。 大量にドーピングされた半導体材料と軽くドーピングされた半導体材料との間 の遷移は、数マイクロメートルの距離にわたって起こることが好都合である。 アクティブ層の厚さは、少数キャリアの拡散距離以下であることが好ましい。 アクティブ層の厚さは5μm未満であることがさらに好ましい。アクティブ層の 厚さは2μmであることがさらに好ましい。 ダイオードは外側層のうちの1層と接する基板をさらに含むことが有利である 。 この基板は第一の外側層と接していると好都合である。 請求の範囲 1.大量にドーピングされたp型材料の第一の外側層(4)と、 軽くドーピングされた半導体材料のアクティブ層(2)と、 大量にドーピングされたn型材料の第二の外側層(3)とを含む半導体材料の 複数のエピタキシャル層を含むダイオードであって、 ダイオードは、 軽くドーピングされたp型材料の第一の緩衝層(8)と、 軽くドーピングされたn型材料の第二の緩衝層(9)とをさらに含み、 層(2、3、4、8、9)は、第一の緩衝層(8)がアクティブ層(2)と第 一の外側層(4)との間に挟まれ、逆方向バイアスが印加されるとそれぞれの層 との注出界面を形成し、第二の緩衝層(9)がアクティブ層(2)と第二の外側 層(3)との間に挟まれ、逆方向バイアスが印加されるとそれぞれの層との排除 界面を形成するように、スタック状に配置されていることを特徴とするダイオー ド。 2.アクティブ層(2)がn型材料である請求の範囲第1項に 記載のダイオード。 3.アクティブ層(2)がp型材料である請求の範囲第1項に記載のダイオード 。 4.第一の緩衝層(8)と第二の緩衝層(9)の両方が、アクティブ層のドーピ ング濃度に近いかまたは等しいドーピング濃度を有し、前記アクティブ層(2) とバッファ層(8、9)のバンドギャップが、各前記バッファ層(8、9)内の 少数キャリア濃度が前記アクティブ層(2)内の少数キャリア濃度の10分の1 未満であるようになっている請求の範囲第1項から第3項のいずれか一項に記載 のダイオード。 5.大量にドーピングされた材料のドーピング濃度が2×1017cm-3より高い 請求の範囲第1項から第4項のいずれか一項に記載のダイオード。 6.アクティブ層のドーピング濃度が5×1016cm-3未満である請求の範囲第 1項から第5項のいずれか一項に記載のダイオード。 7.半導体材料が、式Hg(1-x)CdxTeを有し、0<x<1であるカドミウム 水銀テルライド化合物である請求の範囲第1項から6項のいずれか一項に記載の ダイオード。 8.大量にドーピングされた半導体材料と軽くドーピングされた半導体材料との 間の遷移が数マイクロメートルの距離にわたって起こる請求の範囲第1項から第 7項のいずれか一項に記載のダイオード。 9.アクティブ層(2)の厚さが少数キャリアの拡散距離以下である請求の範囲 第1項から第8項のいずれか一項に記載のダイオード。 10.アクティブ層(2)の厚さが5μm未満である請求の範囲第9項に記載の ダイオード。 11.アクティブ層(2)の厚さが2μm未満である請求の範囲第10項に記載 のダイオード。 12.ダイオードが、外側層(3、4)のいずれか1層と接する基板(5)をさ らに含む請求の範囲第1項から第11項のいずれか一項に記載のダイオード。 13.基板(5)が第一の外側層(4)と接する請求の範囲第12項に記載のダ イオード。

Claims (1)

  1. 【特許請求の範囲】 1. 複数エピタキシャル層半導体材料を含み、少なくとも二つの注出界面と少 なくとも二つの排除界面とによって特徴付けられるダイオード。 2. 大量にドーピングされたp型材料の層と、 軽くドーピングされたp型材料の第一の緩衝層と、 軽くドーピングされたp型材料のアクティブ層と、 軽くドーピングされたn型材料の第二の緩衝層と、 大量にドーピングされたn型材料の層とを含み、 前記アクティブ層およびバッファ層のバンドギャップが、各前記緩衝層の少数 キャリア濃度が前記アクティブ層の少数キャリア濃度の10分の1未満となるよ うになっており、 前記各層がスタック状に配置されており、第一の緩衝層がアクティブ層と大量 にドーピングされたp型材料の層との間に挟まれ、それぞれの層との注出界面を 形成し、第二の緩衝層が、アクティブ層と大量にドーピングされたn型材料の層 との間に挟まれ、それぞれの層との排除界面を形成している請求の範囲第1項に 記載のダイオード。 3. 大量にドーピングされた層のドーピング濃度が2×1017cm-3よりも高 い請求の範囲第2項に記載のダイオード。 4. アクティブ層のドーピング濃度が5×1016cm-3未満である請求の範囲 第3項に記載のダイオード。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005516413A (ja) * 2002-02-01 2005-06-02 ピコメトリックス インコーポレイテッド 拡張型光検出器

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2354369A (en) * 1999-09-17 2001-03-21 Secr Defence Noise reduced semiconductor photon detectors
US6603184B2 (en) * 2000-09-06 2003-08-05 Applied Optoelectronics, Inc. Double heterostructure photodiode with graded minority-carrier blocking structures
GB0030204D0 (en) 2000-12-12 2001-01-24 Secr Defence Reduced noise semiconductor photodetector
EP1470575B1 (en) * 2002-02-01 2018-07-25 MACOM Technology Solutions Holdings, Inc. Mesa structure avalanche photodiode
US6906358B2 (en) * 2003-01-30 2005-06-14 Epir Technologies, Inc. Nonequilibrium photodetector with superlattice exclusion layer
US7821807B2 (en) * 2008-04-17 2010-10-26 Epir Technologies, Inc. Nonequilibrium photodetectors with single carrier species barriers
CN103187272B (zh) * 2013-02-28 2015-07-15 溧阳市宏达电机有限公司 一种鳍型pin二极管的制造方法
CN103165682B (zh) * 2013-02-28 2015-08-05 溧阳市宏达电机有限公司 一种pin二极管的电极结构
CN103236436B (zh) * 2013-02-28 2016-02-17 溧阳市宏达电机有限公司 一种pin二极管的电极的制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8417303D0 (en) * 1984-07-06 1984-08-08 Secr Defence Infra-red detector
FR2578101B1 (fr) * 1985-02-26 1987-10-09 Thomson Csf Diode hyperfrequence de type pin a transitions abruptes
GB8828348D0 (en) * 1988-12-05 1989-01-05 Secr Defence Photodetector
GB9100351D0 (en) * 1991-01-08 1991-02-20 Secr Defence Semiconductor heterostructure device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005516413A (ja) * 2002-02-01 2005-06-02 ピコメトリックス インコーポレイテッド 拡張型光検出器

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