JPH11507165A - 複数個の電子的回路構成要素を有する回路装置 - Google Patents

Abstract

(57)【要約】 本発明は、複数個の電子的回路構成要素（２、３、４、５）を有し、それらの作動状態を、予め定められそのつどの回路構成要素（２、３、４、５）に与えるべき制御信号（６、７、８、９）により、回路構成要素（２、３、４、５）のデータ内容が論理的零値をとるリセット状態又は消去状態にもたらすことができる回路装置に関する。すべての回路構成要素（２、３、４、５）のデータ内容を時間的に次々と論理零値にリセットするために、回路構成要素（２、３、４、５）の数に相応する数の直列に次々と接続されている開き段（２６、２７、２８、２９）を有する駆動回路（２５）が設けられており、各回路構成要素（２、３、４、５）にそれぞれ駆動回路（２５）の開き段（２６、２７、２８、２９）が対応付けられており、各開き段（２６、２７、２８、２９）が第１の段を除き直前に配置されている開き段（２６、２７、２８、２９）から発生される開き信号（４２、４３、４４、４５）により付属の回路構成要素に制御信号を出力するために能動または駆動され、その開き段（２６、２７、２８、２９）が、付属の回路構成要素（２、３、４、５）のリセットが行われた後に、直後に配置されている開き段（２６、２７、２８、２９）を駆動または能動化するために開き信号（４２、４３、４４、４５）を出力する。

Description

【発明の詳細な説明】 複数個の電子的回路構成要素を有する回路装置 本発明は、複数個の電子的回路構成要素を有し、それらの作動状態を、予め定 められそのつどの回路構成要素に与えるべき制御信号により、回路構成要素のデ ータ内容が論理的零値をとるリセット状態ないし消去状態にもたらすことができ る回路装置に関する。 種々の理由から、個々のレジスタまたはマイクロプロセッサチップの上に集積 されている半導体メモリまたは別の回路構成要素の完全な内容を消去することが 必要な場合があり得る。特にチップカード応用の際には、秘密のデータの不当な 読出しに対する保護として、たとえばハッカーアタックの際に、マイクロプロセ ッサのクロック供給が中断されているときにも秘密データの読出しを防止するた め、能動的に動作する保護措置を講ずることが望ましいことがあり得る。マイク ロプロセッサのスイッチオンの際にはすべてのレジスタが一般に定義された値を 予め割り当てられ、この値がデータ処理の進行中に、場合によっては秘密または 個人に関するデータをも含み得る種々のデータ内容により交換される。予め定め られた定義された値をレジスタに予め割り当てるため、レジスタには分離して設 けられているリセット入力端を設けるのが普通である。このリセット入力端はた とえば、記憶すべきレジスタ値を定義された電位にもたらすスイッチングトラン ジスタに通じている。多数のメモリセルを有するランダムアクセス半導体メモリ では、各メモリセルに対して分離したリセット入力端を設ける際には必要とされ る占有面積が相当に増大するであろう。さらに、この措置は、たとえば２５６× ８のトランジスタが同時に駆動されなければならないので、メモリをリセットす るために強いドライバパワーを必要とする。このような装置は半導体メモリの集 積密度を可能なかぎり高くしたいという希望と並んで駆動回路を可能なかぎり簡 単かつ消費電力の小さいものとして構成したいという希望と矛盾する。秘密デー タへの不当なアクセスに対する能動的な保護措置として、さらに、マイクロプロ セッサにより半導体装置のすべての該当するメモリセルを順次にアドレス指定し 、 また続いて呼び出された各メモリセルを論理的零値により重ね書きすることも考 えられよう。しかし、このような解決策はすべての場合に不当なデータアクセス を成功裡に防止することはできない。なぜならば、クロック供給が停止されるこ とがあり、マイクロプロセッサが停止し、またジョブを引き受け得なくなるから である。 本発明の課題は、冒頭に記載されている種類の回路装置であって、回路装置の 面積占有または回路技術的費用を著しく増大させることなしに、外部からのクロ ック供給に無関係に、選ばれた回路構成要素のデータ内容の論理的零値への自動 的に行われるリセッティングが能動化可能である回路装置を提供することである 。 この課題は請求項１による回路装置により解決される。 本発明によれば、すべての回路構成要素を時間的に次々と駆動するために、ト リガーされた後に自動的に動作し、また回路構成要素の数に相応する数の直列に 次々と接続されている開き段を有する駆動回路が設けられており、各開き段が直 前に配置されている開き段から発生される開き信号により付属の回路構成要素に 制御信号を出力するために能動化可能または駆動可能であり、またその開き段が 順番に、付属の回路構成要素の駆動が行われた後に、直後に配置されている開き 段を駆動または能動化するために開き信号を出力する。本発明はその際に、たと えば半導体メモリのレジスタまたはメモリセルのような個々の回路構成要素のデ ータ内容を消去するために、自動的に能動化可能であり、知られている機械的な ドミノ連鎖とのアナロジーで動作する駆動回路を設けるという認識に基づいてい る。いったんトリガーされると、本発明による駆動回路は独立して、またたとえ ば不当なアクセスの際に停止され得るマイクロコントローラのような制御回路の 外部クロック供給に完全に無関係に動作するので、ある意味で落ち着いて特にリ スクのあるスタティック半導体メモリからの秘密のデータ内容の読出しが可能で ある。たとえば制御回路または回路構成要素の許容される作動状態からの許容さ れない偏差の検出後に行われる適切なトリガー信号を検出した後に、イネーブル 信号がセットされ、このイネーブル信号がある意味で電子的なドミノ連鎖、換言 すれば駆動回路、をトリガーする。イネーブル信号のトリガーへの反作用として 、開き信号により駆動される第１の開き段を介して、相応に消去されるべき回路 装 置の多数の選ばれた回路構成要素から成る第１の回路構成要素、たとえばマイク ロコントローラのアキュムレータまたはレジスタ、がリセットまたは消去の意味 で駆動され、また時間的に続いて、第１の開き段が駆動された後に、別の第２の 開き信号が発生され、この第２の開き信号が、たとえばアドレスデコーダを能動 化し続いてスタティック半導体メモリのアドレス指定されたメモリセルのグルー プを消去するために、別の開き段をトリガーする。この過程に他の開き信号が駆 動すべき回路構成要素の所望の数に相応して続く。 本発明の好ましい実施例では、各回路構成要素に駆動回路のそれぞれ単一の開 き段が対応付けられている。 本発明による回路装置の好ましい構成では、回路構成要素をアドレス指定する ためのアドレスバスが設けられており、またデータバスが設けられており、この データバス上にデータ信号が回路構成要素のなかにデータ内容を書込むために与 えられる。駆動回路の対応付けられている開き段によって回路構成要素を開いた 後に、たとえばデータバス上に存在している論理的零値が回路構成要素のなかに 書込まれ、それにより回路構成要素は消去状態に移される。特に好ましい構成で は、たとえばデータバスのすべての導線上に論理的零値が存在している。駆動回 路により、データバスと接続されている個々の回路構成要素が時間的に次々と開 かれ、また回路構成要素が開かれたことへの反応として時間的に次々とデータバ ス上の論理的零値が個々の回路構成要素のなかに書込まれる。各回路構成要素ま たは各メモリセルが十分に大きいリセット信号を与えるために占有面積の大きい リセットトランジスタを必要とする従来の技術で知られている措置にくらべて、 本発明による回路装置は占有面積がはるかに小さくてすむという利点を有する。 また、アドレスデコーダにすべてのメモリセルを同時に開くことを可能にする補 助回路が設けられこうしてすべてのメモリセルを同時に論理的零値にもたらすた めにデータバスの十分に強いドライバパワーを必要とする、従来の技術で用いら れている別の措置にくらべて、本発明による回路装置は、回路構成要素またはメ モリセルが時間的に同時にではなく次々と作動させられるので、データバスのド ライバパワーがはるかに小さくてすむという利点を有する。 駆動回路の特に簡単な回路技術的実現を有する本発明のさらに好ましい構成で は、駆動回路の最後の開き段から出力された開き信号が帰還ループのなかで第１ の開き段の入力端に帰還されているように構成されていてよい。 本発明の特に好ましい構成では、回路構成要素はレジスタおよび（または）プ ログラム可能な半導体メモリである。その際に、レジスタのメモリセルに対応付 けられている開き段がプログラム可能な半導体メモリのメモリセルに対応付けら れている開き段の前に接続されていることは有利である。イネーブル信号による 駆動回路のレリーズの後に、こうして最初にレジスタが、それに続いて半導体メ モリのメモリセルが開かれる。レジスタはその際にデータバスのドライバ電力を サポートする。開き段のこのような順序は、ランダムアクセス形式のダイナミッ ク半導体メモリ装置（ＲＡＭ）のメモリセルの駆動の際に単に付加の回路費用に より、いつ駆動回路の個々の開き段が完全に通過されているかを認識することが 可能であるので、有利である。メモリセルまたはメモリセルのグループのアドレ ス指定とそれぞれ以前のアドレスとの関係のために、どちらが実際に“最初の” または“最後の”駆動すべきグループであるかについての一義的な対応付けは行 われ得ない。 機械的なドミノ連鎖とのアナロジーで本発明による回路装置の別の利点は、個 々の開き段の時間的に相い続く駆動のために開き段のそれぞれ１つのインバータ しか必要とされず、またさらに各先行の開き段がそれぞれ後続の開き段を操作ま たは駆動することにある。 本発明の特に好ましい構成では、駆動回路のトリガーが第１の開き段へのイネ ーブル信号の入力により自動的に行われる。その際に、回路装置のなかに設けら れている制御回路に１つまたは複数の回路構成要素を電子的に制御するために対 応付けられており、また駆動回路の前に接続されているセンサ回路が設けられて おり、このセンサ回路が制御回路または回路構成要素の許容作動状態からの偏差 を検出し、許容作動状態からの偏差への反応として、駆動回路を自動的に能動化 するため、イネーブル信号を第１の開き段に出力することは有利である。回路技 術的に簡単な実現では、センサ回路が制御回路または回路構成要素のクロック供 給および（または）電圧供給に対応付けられており、また作動電圧からの供給電 圧の偏差および（または）作動クロックからの供給クロックの偏差を検出し、ま た作動電圧および（または）作動クロックの偏差が存在する際にイネーブル信号 を発生し、また駆動回路を自動的にレリーズまたは能動化するために第１の開き 段に出力する。その際に、センサ回路は作動電圧の予め定められた上限値または 下限値からの供給電圧の上方超過または下方超過を検出する電圧検出器回路を有 し得る。他方において、センサ回路は作動クロックの上限値または下限値からの 供給クロックの上方超過または下方超過を検出する周波数検出器回路を有し得る 。秘密データへの不当なアクセスはこの仕方でたとえば過度に高いまたは過度に 低い作動電圧の存在の際に、または過度に低いまたは過度に高いクロックレート の存在の際に認識され、駆動回路を自動的にトリガーするために使用され得る。 すべての状況のもとで、駆動すべき回路構成要素のデータ内容を順次に反転さ せるために、データバスのドライバの強さが十分であることを保証するため、デ ータバスの過度に弱いドライバパワーの際には調節によって、応答すべき回路構 成要素の開き動作の進行が停止され得る。従って、本発明の好ましい構成におい て、駆動回路に対応付けられている調節回路が設けられており、この調節回路が データバスまたはデータドライバの誤動作の際に駆動回路の新たな能動化を制御 するように構成されていることは有利である。安定な状態に到達した後に初めて 、すべての回路構成要素のデータ内容の順次のリセッティッグが継続される、す なわち駆動回路が停止され、続いて新たに能動化される。簡単な回路技術的実現 例では、この場合に、調節回路がデータバスのデータ信号をピックアップし、零 値からの偏差を検出し、それに基づいて、駆動回路を短時間スイッチオフし、続 いて新たに自動的に能動化するように構成されていてよい。 特に好ましい構成では、回路構成要素の少なくとも１つが半導体基板上に構成 されている多数のメモリセルを有するランダムアクセス形式の半導体メモリ装置 であり、これらのメモリセルがアドレス指定回路によりデータ入力回路または出 力回路に与えられているデータ内容の任意にしばしば行われる書込みおよび読出 しのためにアドレス指定可能であり、半導体メモリ装置に対応付けられている駆 動回路の開き段が直接にアドレス指定回路に少なくとも１つのメモリセルをアド レス指定するために作用し、またデータ入力回路またはデータ出力回路がアドレ ス指定されたメモリセルに零値を出力するために制御されている。その際に回路 構成要素の少なくとも一部分が半導体メモリ装置のメモリセルのグループに対応 付けられており、これらのメモリセルが駆動回路によりメモリセルのデータ内容 を論理的零値にリセットするために時間的に次々と自動的にアドレス指定される 。ランダムアクセス形式の通常の半導体メモリ装置の存在しているデコーディン グ‐スキーマに基づいて、本発明による駆動回路の開き段によるメモリセルの順 次のアドレス指定は非常に簡単である。ランダムアクセス形式の存在している半 導体メモリ装置では、本発明による回路装置に基づいて、付加の、事情によって は回路技術的に複雑な論理構成要素を構成することは必要でない。ランダムアク セス形式の半導体メモリ装置のメモリセルを駆動またはリセットするために、す べてのメモリセルに対して共通の、相応の数の開き段を有する駆動回路で十分で ある。第１のセルグループがアドレス指定された後に初めて、すなわちメモリセ ルの相応のワード線が能動的状態にあるときに初めて、ランダムアクセス形式の 半導体メモリ装置のすぐ次のセルグループがアドレス指定される。これにより、 データバスの静電容量性の負荷が制限されることも保証される。それにくらべて 半導体メモリ装置のすべてのレジスタおよびメモリセルが同時に開かれるとする と、データバスは、最も望ましくない場合に半導体メモリ装置のすべてのメモリ セルを迅速に反転させ得るように、はるかに高いドライバ能力を有していなけれ ばならないであろう。 本発明による回路装置の特に好ましい応用は、電子式チップカードのカードボ ディのなかに格納され、ランダムアクセス形式の半導体メモリとならんで、別の 機能ユニットとして特に固定値半導体メモリおよび（または）電気的に消去可能 な半導体メモリを含んでいる半導体チップへの応用である。 本発明の他の特徴、利点および合目的性は図面による実施例の以下の説明から 明らかになる。 図１は本発明の実施例による駆動回路を有する回路装置の概略回路図、また 図２は図１による駆動回路に対応付けられている調節回路の概略回路図である 。 本発明による回路装置の図１および図２に示されている実施例は複数個の電子 的な回路構成要素２、３、４および５を有し、それらの作動状態は予め定められ た、そのつどの回路構成要素２ないし５に与えるべき制御信号６、７、８および ９により、そのつどの回路構成要素２ないし５のデータ内容が論理的零値をとる リセット状態または消去状態に駆動可能である。回路構成要素４は半導体基板上 に構成されている第１のグループのメモリセル１０および１１を有するランダム アクセス形式の半導体メモリ装置（スタティックＲＡＭ）を含んでいる。回路装 置５は等しい半導体基板の上に構成されている第２のグループのメモリセル１２ および１３を有するランダムアクセス形式の半導体メモリ装置（スタティックＲ ＡＭ）を含んでいる。メモリセル１０ないし１３は、アドレスバス１８のアドレ ス線１５（アドレスビット 零）、アドレス線１６（アドレスビット １）およ び別のアドレス線１７（アドレスビット ２ないしｎ）により駆動可能であるそ れ自体は公知のアドレスデコーダの形態のアドレス指定回路１４により、任意の 頻度で行われる書込みおよび読出しのためにア、８つのデータ線ＤＢ〔０］ない しＤＢ〔７］を有するデータバス２０に加わるデータ入力及び出力回路１９の８ ビットデータによってアドレス指定可能である。このことは当業者によく知られ ており、従ってここで詳細に説明する必要はない。回路構成要素２はたとえばデ ータを一時的に記憶するためのレジスタであり、回路構成要素３はたとえば同じ くデータを一時的に記憶する役割をするアキュムレータであり、その際にレジス タ２およびアキュムレータ３は同じく半導体基板の上に集積されて構成されてい るマイクロプロセッサ（制御回路）に対応付けられている。このマイクロプロセ ッサは、図面を見やすくするため図１および２中に詳細には示されていない。メ モリセル１０ないし１３のアドレスデコーディングは、それぞれアドレスデコー ダ１４と電気的に結合されている８つのワード選択線２１、２１′、２２、２２ ′、２３、２３′、２４、２４′により行われる。図１中に示されている回路構 成要素２ないし５とならんで、同じく制御信号によりデータ内容が論理的零値を とるリセット状態または消去状態に駆動可能であるそれ自体任意に別の回路構成 要素が設けられていてよい。 本発明によりすべての回路構成要素のデータ内容の論理的零値へのリセットを 駆動するため、駆動すべき回路構成要素の数に相当する数の直列に次々と接続さ れている開き段２６、２７、２８、２９を有する自動的に能動化可能な駆動回路 ２５が設けられており、その際に各回路構成要素２ないし５に駆動回路２５のそ れぞれ１つの開き段２６ないし２９が対応付けられている。各開き段はスイッチ ングトランジスタ３０、３１、３２、３３とスイッチングトランジスタ３０ない し３３の制御端子３４、３５、３６、３７を駆動すべきそれぞれ１つのドライバ ３８、３９、４０、４１とから成るゲート回路を含んでいる。各ドライバの入力 端にはそれぞれドライバ信号４２、４３、４４、４５が与えられている。論理“ １”のドライバ信号のレベル値では、相応に駆動されるスイッチングトランジス タ３０ないし３３は開かれ、他方において論理“零”のレベルでは相応のスイッ チングトランジスタは停止する。各開き段２６ないし２９はさらにイネーブルス イッチ４７、４８、４９、５０を含んでおり、このイネーブルスイッチはイネー ブル信号線５２に与えられているイネーブル信号５３を介して、イネーブル信号 が論理“１”のレベルを有するかぎりスイッチオンされ、またさもなければイネ ーブル信号５３の論理“零”のレベルの際に停止する。すべての回路構成要素２ ないし５のデータ内容を論理的零値にリセットするための時間的に次々と行われ る駆動の意味で駆動回路２５を能動化するためには、イネーブル信号が論理“１ ”のレベルにおかれる。論理“零”のレベルのイネーブル信号５３の状態では駆 動回路２５は不能動化されている。 実施例による駆動回路２５は下記のように動作する。駆動回路２５を能動化す るためイネーブル信号５３がトリガーされる、すなわちイネーブル信号５３のレ ベルが論理“零”から論理“１”へセットされ、また回路構成要素２を駆動する ための第１の開き段２６のスイッチングトランジスタ３０が開く。スイッチング トランジスタ３０から出力される開き信号６を介してレジスタ４が応答し、論理 的零値へのデータ内容のリセットまたは消去が制御される。それに続いてドライ バ信号４３が導線５４上に出力され、このドライバ信号４３によって駆動回路２ ５の第２の開き段２７が能動化され、第２の開き段２７によって応答した回路構 成要素５のデータ内容が消去される。第２の開き段２７はその後にドライバ信号 ４４を導線４６上でナンドゲート６２およびインバータ６３を介して第３の開き 段２８に出力し、それによりスイッチングトランジスタ３２が開かれ、回路構成 要素４を駆動するための開き信号８が出力される。後段に接続されているインバ ータ６３を有するナンドゲート６２は、駆動すべきＲＡＭメモリセルに相応して そのつどの開き段の任意の個所における駆動回路の開始を可能にし、その際にナ ンドゲート６２の入力端における信号４６および５３は論理“１”レベルにある 。詳細には、メモリセル１０、１１を駆動するためのアドレスデコーダ１４が応 答し、またデータバス２０のデータ線ＤＢ〔０］ないしＤＢ〔７］の上に存在し ているそれぞれ０論理“零”がアドレスデコーダ１４により選択されたメモリセ ル１０および１１のなかに書込まれる。メモリセル１０および１１のデータ内容 はこうして自動的に、データバス２０上に存在している零値により重ね書きされ る。このことはメモリセルのメモリ内容の消去に相当する。その後に導線５１を 経て後続の第４の開き段２９のドライバ４１に別のドライバ信号４５が与えられ 、このドライバ信号が制御信号９を出力するための第４の開き段２９のスイッチ ングトランジスタ３３を開く。制御信号９は再び、アドレスデコーダ１４により 第４の回路構成要素５のメモリセル１２および１３を駆動または選択する役割を し、それに基づいてメモリセル１２および１３のデータ内容がデータバス２０上 に存在している零値により重ね書きされる。このようにして回路構成要素４およ び５のすべてのＲＡＭメモリセル１０、１１、１２、１３が自動的にグループの なかで次々とアドレス指定され、データバス２０上の論理“零”により重ね書き される。メモリセル１０ないし１３の時間的に相続くアドレス指定は本発明によ る駆動回路２５を用いるＲＡＭメモリの階層的なデコーダ‐スキーマにより簡単 な仕方で行われ得るので、いくつかの付加の、回路技術的に簡単に実現される論 理回路を設けるだけでよい。メモリセル１０および１１のグループがアドレス指 定された後に初めて、すなわち相応のワード線が能動的状態にあるときに初めて 、ＲＡＭメモリのメモリセル１２および１３のすぐ次のグループがアドレス指定 される。このようにしてデータバス２０の静電容量性の負荷が制限されることが 保証される。それにくらべてＲＡＭメモリのすべてのメモリセル１０ないし１３ が同時に開かれるとすると、データバス２０は、最も望ましくない場合にＲＡＭ メモリのすべてのメモリセルを迅速に論理値“零”に反転させ得るように、はる かに高いドライバ能力を有していなければならないであろう。データバス２０は 、消去過程をトリガーした直後に、定められた値にもたらされる、例えばデータ バスのすべてのデータ線が論理“零”レベルにおかれる。 駆動回路２５の終端に最後の開き段２９から出力されるドライバ信号は再び開 き段２６の入力端に帰還供給されている。 図２には駆動回路２５に対応付けられている調節回路５５が一層詳細に示され ている。この調節回路は、誤動作の際に、たとえば実行時間が過度に短く設定さ れている際に、データバス２０のドライバパワーがレジスタまたはＲＡＭメモリ セルを論理“零”に駆動するのに十分でなく、従ってデータバスを駆動する回路 が必要とされるドライバパワーを有しない場合、すなわち回路構成要素の駆動の 継続実行にもかかわらずドライバ回路１９により“誤った”、零と異なる、デー タバス上の値がメモリセルに書込まれる場合に備えて、駆動回路２５の新たな能 動化を制御する。この場合に、調節回路５５の作用により、駆動回路２５をトリ ガーするためのイネーブル信号５３がもう一度短時間だけ論理“零”レベルに、 続いて論理“１”にセットされ、またドミノ連鎖の定められた新開始が開始され る。この目的で設けられている調節回路５５はノアゲート５６、５７、ナンドゲ ート５８、インバータ５９およびノアゲート６０を含んでおり、ノアゲート５６ 、５７の入力端にデータバス２０の導線が接続されており、ナンドゲート５８の 入力端はノアゲート５６および５７の出力端と結合されており、インバータ５９ には入力側にイネーブル信号５３が与えられており、またノアゲート６０の入力 端はインバータ５９の出力端およびナンドゲート５８の出力端と結合されており 、またノアゲート６０の出力端は導線６１を介してアドレスデコーダ１４と結合 されている。参照符号６４を付されているのは、レジスタ２および３に対する開 き信号が与えられている導線またはＲＡＭメモリセル１０ないし１３に対するワ ード選択線である。駆動回路２５の能動化の後に、すなわちイネーブル信号５３ が論理“１”になった後に、データバス２０のすべての導線が論理“零”に駆動 される。特定の事情に基づいて、データバス２０の必要なドライバの強さがＲＡ Ｍメモリのメモリセル１０ないし１３を順次に反転させるのに十分でなかったと すると、調節回路５５によって、データバスのドライバパワーが過度に弱い際に はメモリセルを開きまたはリセットする過程の進行が停止され、またデータバス ２０のレベルが再び安定な論理値“零”をとるときに初めて順次のアドレス指定 により継続される。ナンドゲート５８の出力端には、このようにしてデータバス ２ ０のただ１つの導線が論理値“１”をとるとき、論理値“１”が出力される。そ れによってノアゲート６０の出力端に論理値“零”を有する信号が発生され、導 線６１を介して駆動回路２１が、データバス２０が再び論理値“零”になるまで 、短時間スイッチオフされる。こうして特定の予め定められた継続時間の後に駆 動回路２５は自動的に再び能動化され、その際にインバータ５９の入力端並びに データ入力及び出力回路１９の入力端に与えられているイネーブル信号５３はな お論理値“１”にある。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 オーバーレンダー、クラウス ドイツ連邦共和国 デー―86157 アウグ スブルク ルートヴィッヒスハーフェナー シュトラーセ ５ 【要約の続き】 （２、３、４、５）のリセットが行われた後に、直後に 配置されている開き段（２６、２７、２８、２９）を駆 動または能動化するために開き信号（４２、４３、４ ４、４５）を出力する。

Claims (1)

1. 【特許請求の範囲】 １．複数個の電子的回路構成要素（２、３、４、５）を有し、それらの作動状態 を、予め定められた、そのつどの回路構成要素（２、３、４、５）に与えるべき 制御‐またはデータ信号（６、７、８、９）により、回路構成要素（２、３、４ 、５）のデータ内容が論理的零値をとる消去状態にもたらすことができる回路装 置において、 すべての回路構成要素（２、３、４、５）を時間的に次々と駆動するために、 トリガーされた後に自動的に動作し、また回路構成要素（２、３、４、５）の数 に相応する数の直列に次々と接続されている開き段（２６、２７、２８、２９） を有する駆動回路（２５）が設けられており、各開き段（２６、２７、２８、２ ９）が直前に配置されている開き段（２６、２７、２８、２９）から発生される 開き信号（４２、４３、４４、４５）により付属の回路構成要素に制御信号を出 力するために能動化可能または駆動可能であり、その開き段（２６、２７、２８ 、２９）が、付属の回路構成要素（２、３、４、５）の駆動が行われた後に、直 後に配置されている開き段（２６、２７、２８、２９）を駆動または能動化する ために開き信号（４２、４３、４４、４５）を出力することを特徴とする複数個 の電子的回路構成要素を有する回路装置。 ２．各回路構成要素（２、３、４、５）に駆動回路（２５）のそれぞれ１つの開 き段（２６、２７、２８、２９）が対応付けられていることを特徴とする請求項 １記載の回路装置。 ３．回路構成要素（２、３、４、５）をアドレス指定するためのアドレスバス（ １８）が設けられていることを特徴とする請求項１または２記載の回路装置。 ４．データバス（２０）が設けられており、このデータバス上にデータ信号が回 路構成要素（２、３、４、５）にデータ内容を書込むために与えられていること を特徴とする請求項１ないし３のいずれか１つに記載の回路装置。 ５．駆動回路（２５）の最後の開き段から出力された開き信号が帰還ループのな かで先行の開き段の入力端に与えられていることを特徴とする請求項１ないし４ のいずれか１つに記載の回路装置。 ６．回路構成要素（２、３、４、５）がレジスタおよび（または）プログラム可 能な半導体メモリのメモリセルであることを特徴とする請求項１ないし５のいず れか１つに記載の回路装置。 ７．レジスタ（２、３）のメモリセルに対応付けられている開き段（２６、２７ ）はプログラム可能な半導体メモリのメモリセル（１０、１１、１２、１３）に 対応付けられている駆動回路（２５）の開き段（２８、２９）の前に直列に接続 されていることを特徴とする請求項６記載の回路装置。 ８．レジスタ（２、３）および（または）半導体メモリのメモリセルが駆動の後 に駆動回路（２５）のそのつどの開き段により開かれ、データバス（２０）から 与えられるデータ信号がメモリセルのなかに時間的に次々と書込まれることを特 徴とする請求項６または７記載の回路装置。 ９．駆動回路（２５）のトリガーが駆動回路（２５）へのイネーブル信号（５３ ）の入力により自動的に行われることを特徴とする請求項１ないし８のいずれか １つに記載の回路装置。 １０．回路装置（１）内に設けられている制御回路に１つまたは複数の回路構成 要素（２、３、４、５）を電子的に制御するために対応付けられ且つ駆動回路（ ２５）の前に接続されているセンサ回路が設けられており、このセンサ回路が制 御回路または回路構成要素（２、３、４、５）の許容作動状態からの偏差を検出 し、許容作動状態からの偏差への反応として、駆動回路（２５）を自動的に能動 化するため、イネーブル信号（５３）を第１の開き段（２６、２７、２８、２ ９）に出力することを特徴とする請求項１ないし９のいずれか１つに記載の回路 装置。 １１．各開き段（２６、２７、２８、２９）が予め定められたゲート通過時間を 有するゲート回路を有し、またすべての回路構成要素（２、３、４、５）の時間 的に次々と行われる駆動の全通過時間が開き段（２６、２７、２８、２９）のゲ ート通過時間により決定されることを特徴とする請求項１ないし１０のいずれか １つに記載の回路装置。 １２．駆動回路（２５）に対応付けられている調節回路（５５）が設けられてお り、この調節回路が誤機能の際に駆動回路（２５）の新たな能動化を制御するこ とを特徴とする請求項１ないし１１のいずれか１つに記載の回路装置。 １３．調節回路（５５）がデータバス（２０）のデータ信号を走査し、また駆動 回路（２５）を新たに自動的に能動化するために零値からのデータ信号の偏差を 検出することを特徴とする請求項１２記載の回路装置。 １４．回路構成要素（２、３、４、５）の少なくとも１つが半導体基板の上に構 成されている多数のメモリセル（１０、１１、１２、１３）を有するランダムア クセス形式の半導体メモリ装置であり、これらのメモリセルがアドレス指定回路 （１４）によりデータ入力または出力回路（１９）に与えられているデータ内容 の任意にしばしば行われる書込みおよび読出しのためにアドレス指定可能であり 、半導体メモリ装置に対応付けられている駆動回路（２５）の開き段（２６、２ ７、２８、２９）が直接にアドレス指定回路に少なくとも１つのメモリセルをア ドレス指定するために作用し、データ入力または出力回路（１９）がアドレス指 定されたメモリセルに零値を出力するために制御されていることを特徴とする請 求項１ないし１３のいずれか１つに記載の回路装置。 １５．回路構成要素（２、３、４、５）の少なくとも一部分が半導体メモリ装置 のメモリセルのグループに対応付けられており、これらのメモリセルが駆動回路 （２５）によりメモリセルのデータ内容を論理的零値に書込むために時間的に次 々と自動的にアドレス指定されることを特徴とする請求項１４記載の回路装置。 １６．センサ回路が制御回路または回路構成要素（２、３、４、５）のクロック 供給および（または）電圧供給に対応付けられており、作動電圧からの供給電圧 の偏差および（または）作動クロックからの供給クロックの偏差を検出し、作動 電圧および（または）作動クロックの偏差が存在する際にイネーブル信号（５３ ）を発生し、駆動回路（２５）を自動的にレリースまたは能動化するために第１ の開き段（２６、２７、２８、２９）に出力することを特徴とする請求項１０な いし１５のいずれか１つに記載の回路装置。 １７．センサ回路が電圧検出器回路を有し、この電圧検出器回路が作動電圧の予 め定められた上限値または下限値からの供給電圧の上方超過または下方超過を検 出することを特徴とする請求項１６記載の回路装置。 １８．センサ回路が周波数検出器回路を有し、この周波数検出器回路が作動クロ ックの上限値または下限値からの供給電圧の上方超過または下方超過を検出する ことを特徴とする請求項１６または１７記載の回路装置。 １９．すべての回路構成要素（２、３、４、５）の時間的に次々と行われる駆動 が制御回路または回路構成要素に対応付けられているクロック供給に無関係に行 われることを特徴とする請求項１ないし１８のいずれか１つに記載の回路装置。 ２０．制御回路が半導体チップ上に集積されて構成されているマイクロコントロ ーラ回路のマイクロプロセッサ回路であり、このマイクロプロセッサ回路がラン ダムアクセス形式の半導体メモリとならんで別の機能ユニットとして特に固定値 半導体メモリおよび（または）電気的に消去可能な半導体メモリを含んでいるこ とを特徴とする請求項１ないし１９のいずれか１つに記載の回路装置。 ２１．半導体チップが電子的チップカードのカードボディのなかに収納されてい ることを特徴とする請求項２０記載の回路装置。