JPH11507165A - 複数個の電子的回路構成要素を有する回路装置 - Google Patents
複数個の電子的回路構成要素を有する回路装置Info
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- JPH11507165A JPH11507165A JP9534806A JP53480697A JPH11507165A JP H11507165 A JPH11507165 A JP H11507165A JP 9534806 A JP9534806 A JP 9534806A JP 53480697 A JP53480697 A JP 53480697A JP H11507165 A JPH11507165 A JP H11507165A
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Abstract
Description
Claims (1)
- 【特許請求の範囲】 1.複数個の電子的回路構成要素(2、3、4、5)を有し、それらの作動状態 を、予め定められた、そのつどの回路構成要素(2、3、4、5)に与えるべき 制御‐またはデータ信号(6、7、8、9)により、回路構成要素(2、3、4 、5)のデータ内容が論理的零値をとる消去状態にもたらすことができる回路装 置において、 すべての回路構成要素(2、3、4、5)を時間的に次々と駆動するために、 トリガーされた後に自動的に動作し、また回路構成要素(2、3、4、5)の数 に相応する数の直列に次々と接続されている開き段(26、27、28、29) を有する駆動回路(25)が設けられており、各開き段(26、27、28、2 9)が直前に配置されている開き段(26、27、28、29)から発生される 開き信号(42、43、44、45)により付属の回路構成要素に制御信号を出 力するために能動化可能または駆動可能であり、その開き段(26、27、28 、29)が、付属の回路構成要素(2、3、4、5)の駆動が行われた後に、直 後に配置されている開き段(26、27、28、29)を駆動または能動化する ために開き信号(42、43、44、45)を出力することを特徴とする複数個 の電子的回路構成要素を有する回路装置。 2.各回路構成要素(2、3、4、5)に駆動回路(25)のそれぞれ1つの開 き段(26、27、28、29)が対応付けられていることを特徴とする請求項 1記載の回路装置。 3.回路構成要素(2、3、4、5)をアドレス指定するためのアドレスバス( 18)が設けられていることを特徴とする請求項1または2記載の回路装置。 4.データバス(20)が設けられており、このデータバス上にデータ信号が回 路構成要素(2、3、4、5)にデータ内容を書込むために与えられていること を特徴とする請求項1ないし3のいずれか1つに記載の回路装置。 5.駆動回路(25)の最後の開き段から出力された開き信号が帰還ループのな かで先行の開き段の入力端に与えられていることを特徴とする請求項1ないし4 のいずれか1つに記載の回路装置。 6.回路構成要素(2、3、4、5)がレジスタおよび(または)プログラム可 能な半導体メモリのメモリセルであることを特徴とする請求項1ないし5のいず れか1つに記載の回路装置。 7.レジスタ(2、3)のメモリセルに対応付けられている開き段(26、27 )はプログラム可能な半導体メモリのメモリセル(10、11、12、13)に 対応付けられている駆動回路(25)の開き段(28、29)の前に直列に接続 されていることを特徴とする請求項6記載の回路装置。 8.レジスタ(2、3)および(または)半導体メモリのメモリセルが駆動の後 に駆動回路(25)のそのつどの開き段により開かれ、データバス(20)から 与えられるデータ信号がメモリセルのなかに時間的に次々と書込まれることを特 徴とする請求項6または7記載の回路装置。 9.駆動回路(25)のトリガーが駆動回路(25)へのイネーブル信号(53 )の入力により自動的に行われることを特徴とする請求項1ないし8のいずれか 1つに記載の回路装置。 10.回路装置(1)内に設けられている制御回路に1つまたは複数の回路構成 要素(2、3、4、5)を電子的に制御するために対応付けられ且つ駆動回路( 25)の前に接続されているセンサ回路が設けられており、このセンサ回路が制 御回路または回路構成要素(2、3、4、5)の許容作動状態からの偏差を検出 し、許容作動状態からの偏差への反応として、駆動回路(25)を自動的に能動 化するため、イネーブル信号(53)を第1の開き段(26、27、28、2 9)に出力することを特徴とする請求項1ないし9のいずれか1つに記載の回路 装置。 11.各開き段(26、27、28、29)が予め定められたゲート通過時間を 有するゲート回路を有し、またすべての回路構成要素(2、3、4、5)の時間 的に次々と行われる駆動の全通過時間が開き段(26、27、28、29)のゲ ート通過時間により決定されることを特徴とする請求項1ないし10のいずれか 1つに記載の回路装置。 12.駆動回路(25)に対応付けられている調節回路(55)が設けられてお り、この調節回路が誤機能の際に駆動回路(25)の新たな能動化を制御するこ とを特徴とする請求項1ないし11のいずれか1つに記載の回路装置。 13.調節回路(55)がデータバス(20)のデータ信号を走査し、また駆動 回路(25)を新たに自動的に能動化するために零値からのデータ信号の偏差を 検出することを特徴とする請求項12記載の回路装置。 14.回路構成要素(2、3、4、5)の少なくとも1つが半導体基板の上に構 成されている多数のメモリセル(10、11、12、13)を有するランダムア クセス形式の半導体メモリ装置であり、これらのメモリセルがアドレス指定回路 (14)によりデータ入力または出力回路(19)に与えられているデータ内容 の任意にしばしば行われる書込みおよび読出しのためにアドレス指定可能であり 、半導体メモリ装置に対応付けられている駆動回路(25)の開き段(26、2 7、28、29)が直接にアドレス指定回路に少なくとも1つのメモリセルをア ドレス指定するために作用し、データ入力または出力回路(19)がアドレス指 定されたメモリセルに零値を出力するために制御されていることを特徴とする請 求項1ないし13のいずれか1つに記載の回路装置。 15.回路構成要素(2、3、4、5)の少なくとも一部分が半導体メモリ装置 のメモリセルのグループに対応付けられており、これらのメモリセルが駆動回路 (25)によりメモリセルのデータ内容を論理的零値に書込むために時間的に次 々と自動的にアドレス指定されることを特徴とする請求項14記載の回路装置。 16.センサ回路が制御回路または回路構成要素(2、3、4、5)のクロック 供給および(または)電圧供給に対応付けられており、作動電圧からの供給電圧 の偏差および(または)作動クロックからの供給クロックの偏差を検出し、作動 電圧および(または)作動クロックの偏差が存在する際にイネーブル信号(53 )を発生し、駆動回路(25)を自動的にレリースまたは能動化するために第1 の開き段(26、27、28、29)に出力することを特徴とする請求項10な いし15のいずれか1つに記載の回路装置。 17.センサ回路が電圧検出器回路を有し、この電圧検出器回路が作動電圧の予 め定められた上限値または下限値からの供給電圧の上方超過または下方超過を検 出することを特徴とする請求項16記載の回路装置。 18.センサ回路が周波数検出器回路を有し、この周波数検出器回路が作動クロ ックの上限値または下限値からの供給電圧の上方超過または下方超過を検出する ことを特徴とする請求項16または17記載の回路装置。 19.すべての回路構成要素(2、3、4、5)の時間的に次々と行われる駆動 が制御回路または回路構成要素に対応付けられているクロック供給に無関係に行 われることを特徴とする請求項1ないし18のいずれか1つに記載の回路装置。 20.制御回路が半導体チップ上に集積されて構成されているマイクロコントロ ーラ回路のマイクロプロセッサ回路であり、このマイクロプロセッサ回路がラン ダムアクセス形式の半導体メモリとならんで別の機能ユニットとして特に固定値 半導体メモリおよび(または)電気的に消去可能な半導体メモリを含んでいるこ とを特徴とする請求項1ないし19のいずれか1つに記載の回路装置。 21.半導体チップが電子的チップカードのカードボディのなかに収納されてい ることを特徴とする請求項20記載の回路装置。
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