KR20000005055A - 다수의 전자 회로성분을 갖는 회로장치 - Google Patents

다수의 전자 회로성분을 갖는 회로장치 Download PDF

Info

Publication number
KR20000005055A
KR20000005055A KR1019980707682A KR19980707682A KR20000005055A KR 20000005055 A KR20000005055 A KR 20000005055A KR 1019980707682 A KR1019980707682 A KR 1019980707682A KR 19980707682 A KR19980707682 A KR 19980707682A KR 20000005055 A KR20000005055 A KR 20000005055A
Authority
KR
South Korea
Prior art keywords
circuit
open
components
selection
electronic
Prior art date
Application number
KR1019980707682A
Other languages
English (en)
Other versions
KR100400532B1 (ko
Inventor
홀거 제틀라크
슈테판 파프
클라우스 오버랜더
Original Assignee
칼 하인쯔 호르닝어
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 칼 하인쯔 호르닝어, 지멘스 악티엔게젤샤프트 filed Critical 칼 하인쯔 호르닝어
Publication of KR20000005055A publication Critical patent/KR20000005055A/ko
Application granted granted Critical
Publication of KR100400532B1 publication Critical patent/KR100400532B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied

Landscapes

  • Storage Device Security (AREA)
  • Static Random-Access Memory (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Dram (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Read Only Memory (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Filters And Equalizers (AREA)

Abstract

본 발명은 다수의 전자회로 성분(2, 3, 4, 5)을 갖는 회로장치에 관한 것으로, 이 성분의 동작상태는 각각의 전자회로 성분(2, 3, 4, 5)에 인가될 수 있는 소정 제어신호(6, 7, 8, 9)에 의해 리셋트 또는 소거 상태로 될 수 있으며, 이 상태는 전자회로 성분(2, 3, 4, 5)의 데이터 내용이 제로인 것으로 가정한다. 모든 전자회로 성분(2, 3, 4, 5)의 데이터 내용을 시간적으로 연속하여 리셋팅시킬 목적으로, 논리 제로 값으로 작동될 수 있고 전자회로 성분(2, 3, 4, 5)의 개수에 대응하며 서로가 차례로 직렬로 연결되는 개방 스테이지(26, 27, 28, 29)를 갖는 선택 회로(25)가 제공되며, 각각의 전자회로 성분(2, 3, 4, 5)은 선택 회로(25)의 개방 스테이지(26, 27, 28, 29)에 개별적으로 할당되며, 각각의 개방 스테이지(26, 27, 28, 29)는 연관된 회로성분에 제어신호를 출력하고, 그후 연관된 회로성분(2, 3, 4, 5)을 리셋팅시킬 목적으로, 맨 처음을 제외하고, 바로 이전의 개방 스테이지(26, 27, 28, 29)에 의해 발생된 개방신호(42, 43, 44, 45)로 구동 또는 작동되며, 개방 스테이지(26, 27, 28, 29)는 바로 다음 개방 스테이지(26, 27, 28, 29)를 구동 또는 작동시킬 목적으로 교대로 개방신호(42, 43, 44, 45)를 출력한다.

Description

다수의 전자 회로성분을 갖는 회로장치
여러 이유로, 추가 회로성분 또는 마이크로처리기 칩에 집적된 반도체 메모리의 모든 내용 또는 개별 레지스터를 소거할 필요가 있을 수 있다. 특히, 스마트 카드와 같은 응용에서, 비밀 데이터에 대한 비승인된 판독에 대한 보호로서, 예를들어 마이크로처리기의 클록 공급이 중단되는 경우에도, 해커에 의한 공격의 경우에 비밀 데이터 판독을 방지하기 위해 능동적으로 동작하는 보호수단을 제공하는 것이 바람직하다. 마이크로처리기가 스위칭 온 되었을 때, 모든 레지스터는 대개 일정조건하에서 데이터 처리중에 비밀 또는 개인 값을 가질 수 있는 상이한 데이터 내용에 대해 교환되는 일정값을 미리 할당한다. 레지스터에 소정의 일정값을 미리 할당하기 위해, 레지스터에는 일반적으로 별개로 구비된 리셋트 입력이 구비된다. 이 리셋트 입력은 저장되어야 할 레지스터 값을 소정 전위로 되게하는 스위칭 트랜지스터로 전달된다. 다수의 메모리 셀을 갖는 임의접근 반도체 메모리의 경우에, 각각의 메모리 셀을 위한 별개 리셋트 입력의 제공은 영역 필요조건을 상당히 증가시킨다. 또한, 이 프로시저는 256 x 8 트랜지스터가 동시에 구동되어야 하므로 메모리를 리셋트시키기 위해 커다란 구동기 전력을 필요로 한다. 이러한 장치는 반도체 메모리의 최대 집적레벨 및 전류를 절약하고 최대한 간단한 선택회로 설계 소망과 모순된다. 마이크로처리기에 의해 인식될 수 있는 비밀 데이터에 대한 비승인 접근에 대한 능동적인 보호수단은 반도체 디바이스의 모든 관련 메모리 셀을 연속적으로 주소지정하고 후속하여 논리 제로 값으로 모든 주소지정된 메모리 셀을 중복기록하는 것이다. 그러나 이런 해결책은 모든 경우의 비승인 데이터 접근을 방지하지는 못하며, 클록 공급을 금지시킬 수 있기 때문에, 마이크로처리기는 정지되며 어떠한 작업도 수행할 수 없다.
본 발명은 다수의 전자회로 성분을 갖는 회로장치에 관한 것으로, 이 전자회로 성분의 동작상태는 각각의 전자회로 성분에 인가될 수 있는 소정 제어신호에 의해 리셋트 또는 소거 상태로 될 수 있으며, 이 상태는 전자회로 성분의 데이터 내용이 제로인 것으로 가정한다.
도 1은 본 발명의 대표적인 실시예에 따른 선택회로를 갖는 회로장치의 도표적 회로도.
도 2는 도 1에 따른 선택회로에 할당된 조절회로의 도표적 회로도.
본 발명은 선택딘 회로성분의 데이터 내용을 논리 제로 값으로 자동으러 리셋팅시키는 것이 회로장치의 회로 지출 또는 영역 필요조건을 상당히 증가시키지 않고, 외부 클록 공급과 독립적으로 작동될 수 있는 서두에 서명한 일반적인 유형의 회로장치를 제공하는 목적에 기초한다.
이 목적은 청구항 1에 따른 회로장치에 의해 달성된다.
본 발명에 따라, 모든 회로성분에 대한 시간적으로 연속적인 선택을 하기 위한 목적으로, 트리거링된 후 자동으로 동작하며 서로에 대해 직렬로 연결된, 회로성분에 대응하는 개수의 개방 스테이지를 갖는 선택회로가 제공되며, 각각의 개방 스테이지는, 맨 처음 경우를 제외하고는, 관련된 회로성분에 제어신호를 출력할 목적으로 바로 이전의 개방 스테이지에 의해 발생된 개방신호에 의해 작동 또는 구동되고, 관련 회로성분의 선택을 따라 그후 바로 다음의 개방 스테이지를 작동 또는 구동할 목적으로 교대로 개방신호를 출력한다. 본 발명은 이 경우에, 예를들어 반도체 메모리의 메모리 셀 또는 레지스터와 같은 개별 회로성분의 데이터 내용을 소거할 목적으로, 공지된 기계적 도미노체인과 유사하게 동작하는 자동으로 작동가능한 선택회로를 제공하는 관점에 기초한다. 일단 트리거링되면, 본 발명에 따른 선택 스위치는 비승인된 접근의 경우에 정지딜 수 있는 마이크로제어기의 제어회로의 외부 클록 공급과 별개로 또는 완전히 독립적으로 동작하며, 이 결과 특히 위험한, 정적 반도체 메모리로부터 비밀 데이터 내용을 판독할 수 있다. 제어회로 또는 회로성분의 허용된 동작상태로부터 허용되지 않는 벗어남의 검출 후, 유효화되는 적절한 트리거 신호의 검출 후, 인에이블 신호는 셋트되어, 전자 도미노 체인 즉 선택회로를 트리거링시킨다. 인에이블 신호의 트리거링에 대한 반응으로서, 대응하여 소거되어야 할 회로장치의 다수의 선택된 회로성분으로 부터의 제 1 회로성분, 예를들어 마이크로제어기의 레지스터 또는 어큐물레이터는 개방신호에 의해 활성화되는 제 1 개방 스테이지에 의해 리셋트 또는 소거된 의미로서 활성화되며, 제 1 개방 스테이지가 활성화 된 후 주소 디코더를 작동 시키고 후속하여 정적 반도체 메모리의 주소지정된 메모리 셀 그룹을 소거할 목적으로, 추가의 개방 스테이지를 트리거링시키는 제 2 개방신호가 발생된다. 이 동작은 선택되어야 할 소망 개수의 회로 성분에 대응하는 추가 개방신호가 뒤따른다.
본 발명의 바람직한 실시예에서, 개별적으로 선택회로의 단일 개방 스테이지에 할당된 각각의 회로성분이 제공될 수 있다.
본 발명에 따른 회로장치의 바람직한 실시예에서, 회로성분을 주소지정하기 위한 주소버스가 제공되며 회로성분에 데이터 내용을 기입하기 위한 데이터 신호가 이용가능한 데이터 버스가 제공된다. 선택회로의 할당된 개방 스테이지에 의해 회로성분을 개방한 후, 데이터 버스상의 논리 제로 값이 회로성분에 기입되고, 이 결과 회로성분은 이러한 방식으로 소거 상태로 된다. 특히 바람직한 실시예에서, 데이터 버스의 모든 라인상에 제로 값이 존재하며; 선택회로에 의해, 데이터 버스에 연결된 개별 회로성분은 시간적으로 연속하여 개방되고, 이 개방에 대한 반응으로서, 데이터 버스상의 논리 제로 값은 개별 회로성분에 시간적으로 연속하여 기입된다. 각각의 회로성분 또는 가각의 메모리 영역이 충분히 큰 리셋트 신호를 나타내기 위해 영역-소비 리셋트 트랜지스터를 필요로 하는, 종래기술에 개시된 방법과 비교하여, 본 발명에 따른 회로장치는 훨씬 작은 영역 필요조건의 이점을 갖는다. 주소 디코더에 모든 메모리 셀을 동시에 개방시킬 수 있는 추가회로가 구비되며, 결과적으로 데이터 버스에 대한 충분히 큰 구동기 전력이 모든 메모리 셀을 동시에 논리 제로 값으로 되게 하기 위해 필요한 종래의 기술과 비교하여, 본 발명에 따른 회로장치는 회로성분 또는 메모리 셀이 동시적이기 보단 연속적으로 주소지정되기 때문에, 데이터 버스가 충분히 작은 구동기 전력을 제공해야만 하는 이점을 갖는다.
선택회로에 대한 특히 간단한 회로 실현을 갖는 본 발명의 다른 바람직한 실시예에서, 선택회로의 최종 개방 스테이지에 의해 개방 신호 출력이 제 1 개방신호의 입력에 피드백 루프로 피드 백된다.
본 발명의 특히 바람직한 실시예에서, 프로그램가능한 반도체 메모리 및/또는 레지스터의 메모리 셀을 구성하는 회로성분이 제공된다. 이 경우에, 프로그램가능한 반도체 메모리의 멘모리 셀에 할당된 개방 스테이지의 업 스트림에 연결된 레지스터의 메모리 셀에 할당된 개방 스테이지가 유익하게 제공된다. 결과적으로, 인에이블 신호에 의한 선택 스위치의 트리거링에 따라, 먼저 모든 레지스터가 그후 반도체 메모리의 메모리 셀이 개방된다. 이 경우에 레지스터는 데이터 버스의 구동기 전력을 지지한다. 개방 스테이지의 이러한 순서는 동적 임의접근 메모리 셀(RAM)이 선택되었을 때 선택회로의 개별 개방 스테이지가 완전히 구동되었을 때를 식별하기 위해 추가회로에 의해서만 가능하기 때문에 유익하며; 각가의 이전 주소상에서 메모리 셀 그룹 또는 메모리 셀의 주소지정에 종속되기 때문에, 실질적으로 선택되어야 할 그룹이 "제 1 " 또는 "최후" 인지에 관해 확실하게 할당하는 것이 불가능하다.
기계적 도미노 체인으로 유추하여 본 발명에 따른 회로장치의 추가이점은 개방 스테이지의 각각의 인버터만이 개별 개방 스테이지의 시간적으로 연속적인 구동에 필요하며, 더욱이 각각의 이전 개방 스테이지는 각각의 다음 개방 스테이지를 활성화 및 구동시키는 것에 있다.
본 발명의 특히 바람직한 실시예에 따라, 제 1 개방 스테이지에서 인에이블 입력에 의해 자동으로 트리거링되는 선택회로가 제공된다. 이 경우에, 회로장치에 제공된 제어회로에 할당되고, 하나이상의 회로성분을 전자적으로 제어하는 역할을 하며, 제어회로 또는 회로성분의 허용된 동작상태로부터 벗어남을 검출하며, 허용된 동작상태로부터 벗어남에 대한 반응으로서 선택회로의 자동으로 작동시키기 위해 제 1 개방 스테이지에 인에이블 신호를 출력하는, 선택회로의 업스트림에 연결된 센서회로를 유익하게 제공하는 것이 가능하다. 회로의 관점에서 간단한 구현에서, 이 경우에 제어회로 또는 회로성분의 전압공급 및/또는 클록공급에 할당되고 동작 클록신호로부터 공급 클록신호의 벗어남 및/또는 동작 전압으로부터 공급 전압의 벗어남을 검출하며 동작전압 및/또는 동작 클록 신호의 벗어남이 존재하는 경우 인에이블 신호를 발생시키며 선택회로를 자동으로 트리거링 또는 작동시킬 목적으로 상기 인에이블 신호를 제 1 개방 스테이지에 출력하는 센서회로가 제공된다. 이 경우에 센서회로는 동작전압의 소정 상한값 및 하한값이 공급전압에 의해 각각 상향으로 및 하향으로 벗어나는 때를 검출하는 전압 검출기 회로를 가질 수 있다. 반면에, 센서회로는 공급클록 신호에 의해 동작 클록 신호의 상한 및 하한값이 상향으로 및 하향으로 벗어나는 때를 검출하는 주파수 검출기 회로를 가질 수 있다. 이러한 방식에서, 비밀 데이터에 대한 비승인된 접근은 과도하게 높거나 낮은 동작전압이 존재하는 경우에, 또는 과도하게 빠르거나 느린 클록속도가 존재하는 경우에 식별될 수 잇으며 선택 회로를 자동으로 트리거링시키는 데 사용된다.
데이터 버스에 대한 필요한 구동기 전력이 선택되어야 할 회로성분의 데이터 내용을 연속적으로 토글링시키기 위해 모든 환경하에서 충분하도록 보장하기 위해, 데이터 버스에 대한 필요한 구동기 전력이 지나치게 낮을 때주소지정되어야 할 회로성분의 개방 진행을 멈추기 위해 레귤레이터를 사용하는 거도 가능하다. 그러므로 본 발명의 바람직한 실시예에서, 선택회로에 할당되고, 데이터 버스 또는 데이터 구동기의 오작동의 경우에 선택회로의 갱신된 작동을 제어하는 조절회로가 유익하게 제공된다. 안정상태에 도달된 후에만 모든 회로 성분의 데이터 내용에 대한 연속적인 리셋팅이 계속된다. 즉 선택회로는 중지되고 후속하여 새롭게 작동된다. 회로의 관점에서 단순한 구현에서, 이 경우에 데이터 버스의 데이터 신호를 추출하고 일시적인 분리 후 선택회로의 갱신된 자동 작동을 위해 제로 값으로부터 데이터 신호의 작동을 검출한다.
본 발명의 특히 바람직한 실시예에서, 반도체 기판상에 설계된 임의접근 반도체 메모리를 구성하며 소망하는 대로 데이터 입력 및 출력회로에 있는 데이터 내용을 기입 및 판독할 목적으로 주소지정 회로에 의해 주소지정될 수 있는 다수의 메모리 셀을 갖는 적어도 하나의 회로성분과, 적어도 하나의 메모리 셀을 주소지정할 목적으로 주소지정 회로에 직접 작용하는 반도체 메모리 디바이스에 할당된 선택회로의 출력 스테이지가 제공되며, 상기 데이터 입력 및 출력회로는 제로 값을 주소지정된 메모리 셀에 출력할 목적으로 제어된다. 이 경우에, 회로성분의 적어도 몇몇은 메모리 셀의 데이터 내용을 논리 제로 값으로 리셋팅시킬 목적으로 선택회로에 의해 자동적으로 시간적으로 연속하여 주소지정되는 반도체 메모리 디바이스의 메모리 셀 그룹에 할당될 수 있다. 통상적인 임의 접근 반도체 메모리 디바이스의 기존 해독 체계로 인해, 본 발명에 따른 선택회로의 개방 스테이지에 의해 메모리 셀에 대한 연속적인 주소지정은 매우 간단하게 된다. 기존의 임의접근 반도체 메모리 디바이스의 경우에, 본 발명에 따른 회로장치는 어떤 상황에선 회로를 복잡하게 할 추가의 논리성분을 구성할 필요가 없게 한다. 모든 메모리 셀에 의해 공유되고 대응하는 개수의 개방 스테이지를 갖는 한 선택회로는 임의접근 반도체 메모리 디바이스의 메모리 셀을 리셋트시키거나 선택하기에 충분하다. 제 1 셀 그룹이 주소지정된 후에만 즉 메모리 셀의 대응하는 워드라인이 작동 상태에 있은 후, 임의접근 반도체 메모리 디바이스의 다음 셀 그룹이 주소지정된다. 이것은 또한 데이터 버스상의 용량성 부하가 제한되는 것을 보장한다. 대조적으로, 만일 반도체 메모리 디바이스의 모든 메모리 셀 및 레지스터는 동시에 개방되며, 데이터 버스는 대부분의 바람직하지 못한 경우에, 반도체 메모리 디바이스의 모든 메모리 셀을 고속으로 토글링시킬 수 있도록 하기위해 실제적으로 높은 구동기 성능을 가지려할 것이다.
본 발명의 회로장치의 특히 바람직한 응용에서, 회로장치는 전자 스마트 카드의 카드 몸체에 수용되고 추가 기능 유닛으로서 특히 판독전용 반도체 메모리 및/또는 전기적으로 소거가능한 반도체 메모리를 포함하는 반도체 칩을 일컫는다.
본 발명의 추가 특징, 이점 및 유용성은 첨부도면을 참조하여 다음의 대표적인 실시예에 대한 설명으로부터 나타난다.
도 1 및 도 2에 나타난 본 발명에 따른 회로장치(1)의 대표적인 실시예는 다수의 전자회로 성분(2, 3, 4 및 5)을 가지며, 이 전자회로 성분의 동작상태는 각각의 전자회로 성분(2 내지 5)에 인가될 수 있는 소정 제어신호(6, 7, 8, 및 9)에 의해 리셋트 또는 소거상태로 구동될 수 있으며, 이 상태에서 각각의 전자회로 성분(2 내지 5)의 데이터 내용은 논리 제로 값을 갖는다. 전자회로 성분(4)은 반도체 기판상에 형성된 임의접근 반도체 메모리(정적 RAM)와 제1 메모리 셀 그룹(10 및 11)을 가진다. 전자회로 성분(5)은 반도체 기판상에 형성된 임의접근 반도체 메모리(정적 RAM)와 제1 메모리 셀 그룹(12 및 13)을 가진다. 8 데이터 라인(DB[0] 내지 DB[7])을 갖는 데이터 버스(20)상에 존재하는 데이터 입력 및 출력 회로(19)의 8 비트 데이터를 소망하는 대로 판독 및 기입하기 위해, 메모리 셀(10 내지 13)은 주소 디코더 형태로 주소지정 회로(14)에 의해 주소지정될 수 있으며 주소버스(18)의 주소라인(15)(주소 비트 0), 주소라인(16)(주소 비트 1) 및 주소라인(17)(주소 비트 2 내지 n)에 의해 작동될 수 있고, 이 방식은 당업자에 공지되어 있으며 따라서, 더 이상 상세히 설명되지 않는다. 회로성분(2)은 데이터의 임시저장을 위한 레지스터를 구성하며, 회로성분(3)은 마찬가지로 데이터의 임시저장을 위한 어큐물레이터를 구성하며, 레지스터(2) 및 어큐물레이터(3)는 반도체 기판상에 집적되어 설계되는 마이크로처리기(제어회로)에 할당되며, 이 마이크로처리기는 간명을 위해 도 1 및 도 2에 더 이상 상세히 설명되지 않았다. 메모리 셀(10 내지 13)의 주소 디코딩은 주소 디코더(14)에 각각 전기적으로 연결된 8 워드 선택라인(21, 21', 22, 22', 23, 23', 24, 24')에 의해 유효화된다. 도 1에 예시된 회로성분(2 내지 5)외에, 제어신호에 의해 리셋트 또는 소거상태로 구동될 수 있는, 소망하는 바와 같은 추가의 회로성분이 제공될 수 있으며, 이 상태는 데이터 내용이 논리 제로 값을 갖는 것으로 가정한다.
본 발명에 따라, 모든 회로성분의 데이터 내용을 논리 제로 값으로 리셋팅시킬 목적으로, 자동으로 작동될 수 있으며, 서로에 대해 직렬로 연결되고 선택되는 회로성분의 개수에 해당하는 개수의 개방 스테이지(26)를 갖는 선택회로가 제공되며, 각각의 회로성분(2 내지 5)은 각각 선택회로(25)의 개방 스테이지(26 내지 29)에 할당된다. 각가의 개방 스테이지는 스위칭 트랜지스터(30, 31, 2, 33)와 스위칭 트랜지스터(30 내지 33)의 제어단자(34,35,36,37)를 구동하며 입력에 각각의 구동기 신호(42, 43, 44, 45)가 존재하는 각각의 구동기(38, 39, 40, 41)로 이루어지는 게이트 회로를 포함한다. 논리 "1"인 구동기 신호의 레벨 값에서, 대응하여 구동된 스위칭 트랜지스터(30 내지 33)는 스위칭 온되며, 반면에 논리 "1"인 구동기 신호의 레벨 값에서, 대응하는 스위칭 트랜지스터는 스위칭 오프된다. 각각의 개방 스테이지(26 내지 29)는 더욱이 인에이블 신호 라인(52)상에 존재하는 인에이블 신호(53)에 의해 스위칭 온되고, 그렇지않으면 인에이블 신호(53)의 논리 "제로" 레벨에서 스위칭 오프되는 인에이블 스위치(47, 48, 49, 50)를 더 포함한다. 모든 회로성분(2 내지 5)의 데이터 내용을 논리 제로 값으로 리셋팅시킬 목적으로 시간적으로 연속적인 선택의 관점에서 선택회로(25)를 작동시킬 목적으로, 인에이블 신호는 레벨 논리 "1"로 셋팅된다. 선택회로(25)는 인에이블 신호(53)의 상태가 논리 "0" 레벨인 경우에 비작동화된다.
대표적인 실시예에 따른 선택회로(25)는 다음과 같이 동작한다. 선택회로(25)를 작동시키기 위해, 인에이블 신호(53)는 트리거링되고 즉, 인에이블 신호(53)의 레벨은 논리 레벨"0"로부터 논리 레벨"1"로 설정되며, 제 1 개방 스테이지(26)의 스위칭 트랜지스터(30)는 회로성분(2)을 선택할 목적으로 스위칭된다. 스위칭 트랜지스터(30)에 의해 출력된 개방신호(6)에 의해, 레지스터(4)는 주소지정되며 논리값 제로로의 소거 또는 리셋팅은 제어된다. 이것은 라인(54)사에 구동기 신호(43)의 출력이 뒤따르고, 이 신호에 의해 선택회로(25)의 제 2 개방 스테이지(27)가 작동되고 제 2 개방 스테이지(27)에 의해 주소지정된 회로성분(5)의 데이터 내용이 소거된다. 제 2 개방 스테이지(27)는 그후 라인(46)상의 구동기 신호(44)를 NAND 게이트(62) 및 인버터(63)를 통해 제 3 개방 스테이지(28)에 추력하며, 이 신호에 의해 스위칭 트랜지스터(30)는 스위칭 온되고 개방신호(8)는 회로성분(4)의 선택을 위해 출력된다. 다운스트림 인버터(63)와 함께 NAND 게이트(62)는 선택 스위치가 선택되어야 할 RAM 메모리 셀에 대응하는 각각의 개방 스테이지의 임의의 소망 위치에서 시작시키며, NAND 게이트(62)의 입력에서 신호(46 및 53)는 논리 "1" 상태로 된다. 상세히는, 주소 디코더(14)는 메모리 셀(10,11)을 선택하기 위해 주소지정되며, 데이터 버스(20)의 데이터 라인(DB[0] 내지 DB[7])상에 있는 각각의 논리 "0"는 주소 디코더(14)에 의해 선택된 메모리 셀(10 및 11)에 기입된다. 따라서 메모리 셀(10 및 11)의 데이터 내용은 메모리 셀의 데이터 내용을 소거하는 것에 대응하는, 데이터 버스(20)상에 존재하는 제로 값으로 자동으로 중복기입된다. 그후, 추가의 구동기 신호(45)는 라인(51)을 통하여 다운스트림의, 제 4 개방 스테이지(29)의 구동기(41)에 인가되고, 이 신호는 제어신호(9)를 출력할 목적으로 제 4 스테이지(29)의 스위칭 트랜지스터(33)를 스위칭 온시킨다. 제어신호(9)는, 메모리 셀(12 및 13)의 데이터 내용이 데이터 버스(20)에 존재하는 제로 값으로 중복 기록되자 마자, 주소 디코더(14)에 의해 제 4 회로성분(9)의 메모리 셀(12 및 13)을 선택하는 역할을 한다. 이 방식에서 회로성분(4 및 5)의 모든 RAM 메모리 셀(10, 11,12 및 13)은 자동적으로 그룹에서 연속하여 주소지정되고 데이터 버스(20)상에 논리 값"0"로 중복기록된다. 계층적으로 구조화된 RAM 메모리의 디코딩 체계의 결과로서, 메모리 셀(10 내지 13)에 대한 시간적으로 연속하는 주소지정은 본 발명에 따른 선택회로(25)에 의해 단순한 방식으로 유효화될 수 있으며, 이 결과로 회로관점에서 간단한 소수의 추가 논리회로로만이 제공되어야 한다. 메모리 셀(10 및 11)의 그룹이 주소지정된 후에만, 즉 대응하는 워드라인이 액티브 상태에 있은 후에만, RAM 메모리의 메모리 셀(12 및 13)의 다음 그룹이 주소지정된다. 이것은 데이터 버스(20)상의 용량성 부하가 제한되게 한다. 대조적으로, 만일 RAM 메모리의 모든 메모리 셀(10 내지 13)이 동시에 개방된다면, 데이터 버스(20)는 최악의경우에, RAM 메모리의 모든 메모리 셀을 논리 값 "0"로 고속으로 토글링시키기 위해 실질적으로 더욱 큰 구동기 성능을 가지게 된다. 데이터 버스(20)는 소거 동작을 트리거링시킨 후 즉시 한정된 값으로 되게하며, 예를들어 데이터 버스의 모든 데이터 라인은 논리 레벨 "0"로 설정된다.
최종 개방 스테이지(29)에 의한 선택회로(25)의 끝에서 구동기 신호 출력은 개방 스테이지(29)의 입력에 또다시 공급된다.
도 2는 선택회로(25)에 할당되고 오기능의 경우엔 선택회로(25)의 갱신된 작동을 제어하며, 이 경우, 예를들어 실행시간이 지나치게 짧은 경우, 데이터 버스(20)의 구동기 출력은 레지스터 또는 RAM 메모리 셀을 논리값 "0"로 구동시키는 데 충분하지 않으며, 이 결과로 데이터 버스를 구동하는 회로는 필요한 구동기 파워를 갖지 않으며, 즉 회로성분의 계속적인 선택 실행에도 불구하고, 구동기회로(19)에 기인하여 데이터 버스상의 제로와는 상이한 "간접 값"이 메모리 셀에 기입된다. 이 경우에, 조절회로(55)는 선택회로(25)를 트리거링시키는 인에이블 신호(53)가 또다시 논리레벨을 순간적으로 "1"로 설정하고 그후 논리 "1"로 설정시키며, 도미노 체인의 정의된 새로운 시작이 개시된다. 이러한 목적을 위해 제공된 조절회로(55)는 데이터 버스(20)의 라인이 입력에 연결되는 NOR 게이트(56,57), NOR 게이트(56,57)의 출력에 입력이 연결되는 NAND 게이트(58), 입력에 인에이블 신호(53)가 존재하는 인버터(59) 및 입력이 인버터(59)의 출력 및 NAND 게이트(58)의 출력이 연결되고 출력이 라인(61)을 통해 주소 디코더(14)에 연결된 NOR 게이트(60)를 포함한다. 부재번호(64)는 레지스터(2 및 3)를 위한 개방신호가 존재하는 라인을 지정하거나, RAM 메모리 셀(10 내지 13)을 위한 워드 선택라인을 지정한다. 선택회로(25)의 작동후 즉 인에이블 신호(53)가 논리 "1"인 상태에서, 데이터 버스(20)의 모든 라인은 논리 "0"로 구동된다. 만일 특정 상황으로 인해, 데이터 버스(20)의 필요한 구동기 파워는 RAM 메모리의 메모리 셀(10 내지 13)을 연속적으로 토글링시키는 데 충분하지 않아야 한다면, 데이터 버스(20)의 필요한 구동기 파워가 너무 작을 때 메모리 셀을 개방 또는 리셋팅 시키는 진행은 조절회로(55)에 의해 정지되며, 연속적인 주소지정은 데이터 버스(20)의 레벨이 또다시 안정한 논리 값"0"를 갖는 것으로 여겨질 때만 계속된다. 이 방식에서, 논리 값"1"은 데이터 버스(20)의 단지 하나의 라인만이 논리 값 "1"을
갖는 것으로 여겨진다면 NAND 게이트(58)의 출력에서 출력한다. 결과적으로, 논리 값"0"를 갖는 신호는 NOR 게이트(60)의 출력에서 발생하며 선택회로(25)는 데이터 버스(20)가 또다시 논리 값"0"로 될 때 까지 라인(61)을 통해 순간적으로 스위칭 오프된다. 결과적으로, 선택회로(25)는 특정한, 소전 주기 후 자동적으로 재작동되며, 인버터(59)의 입력 및 입력 및 출력회로(19)의 입력에 존재하는 인에이블 신호(53)는 여전히 논리 값 "1" 이 된다.

Claims (21)

  1. 다수의 전자회로 성분(2, 3, 4, 5)을 가지며, 이 전자회로 성분의 동작상태는 전자회로 성분(2, 3, 4, 5)의 각각에 인가될 수 있는 소정 제어 또는 데이터 신호(6, 7, 8, 9)에 의해 소거상태로 전환될 수 있고, 상기 소거상태에서 전자회로 성분(2, 3, 4, 5)의 데이터 내용은 논리 제로 값을 갖는 회로장치에 있어서,
    모든 전자회로 성분(2, 3, 4, 5)에 대해 시간적으로 연속적인 선택을 하기위해, 트리거링된 후 자동적으로 동작하며 서로에 대해 직렬로 연결되고 전자회로 성분(2, 3, 4, 5)의 갯수에 해당하는 개수의 개방 스테이지(26, 27, 28, 29)를 가지는 선택회로가 구비되며, 각각의 개방 스테이지(26, 27, 28, 29)는 제어신호를 연관된 전자회로 성분에 출력하기 위해 바로 이전 개방 스테이지(26, 27, 28, 29)에 의해 발생되는 개방신호(42, 43, 44, 45)에 의해 구동 또는 작동될 수 있고, 연관된 전자회로 성분(2, 3, 4, 5)의 선택에 뒤이어 개방 스테이지(26, 27, 28, 29)는 바로 다음 개방 스테이지(26, 27, 28, 29)를 구동 또는 작동시키기 위해 개방신호(42, 43, 44, 45)를 출력하는 것을 특징으로 하는 회로장치.
  2. 제 1 항에 있어서,
    각각의 전자회로 성분(2, 3, 4, 5)은 각각 선택회로(25)의 개방 스테이지(26, 27, 28, 29)에 할당되는 것을 특징으로 하는 회로장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    전자회로 성분(2, 3, 4, 5)을 주소지정하기 위한 주소버스(18)가 제공되는 것을 특징으로 하는 회로장치.
  4. 제 1 항 내지 제 3 항중 어느 한 항에 있어서,
    데이터 내용을 전자회로 성분(2, 3, 4, 5)에 기입하기 위한 데이터 신호가 이용될 수 있는 데이터 버스(20)가 구비되는 것을 특징으로 하는 회로장치.
  5. 제 1 항 내지 제 4 항중 어느 한 항에 있어서,
    선택회로(25)의 최종 개방 스테이지에 의해 출력된 개방신호는 피드 배 루프에서 바로 이전 개방 스테이지의 입력에 인가되는 것을 특징으로 하는 회로장치.
  6. 제 1 항 내지 제 5 항중 어느 한 항에 있어서,
    전자회로 성분(2, 3, 4, 5)은 프로그램가능 반도체 메모리 및/또는 레지스터의 메모리 셀을 구성하는 것을 특징으로 하는 회로장치.
  7. 제 6 항에 있어서,
    레지스터(2, 3)의 메모리 셀에 할당된 개방 스테이지(26, 27)는 프로그램가능 반도체 메모리의 메모리 셀(10, 11, 12, 13)에 할당된 선택회로(25)의 개방 스테이지(28, 29)의 업 스트림에 직렬로 연결되는 것을 특징으로 하는 회로장치.
  8. 제 6 항 또는 제 7 항에 있어서,
    반도체 메모리 및/또는 레지스터(2, 3)의 메모리 셀은 선택회로(25)의 각각의 개방 스테이지에 의해 선택된 후 개방되며, 데이터 버스(20)에 의해 이용가능하게 된 데이터 신호는 시간적으로 연속하여 상기 메모리 셀에 기입되는 것을 특징으로 하는 회로장치.
  9. 제 1 항 내지 제 8 항중 어느 한 항에 있어서,
    선택회로(25)는 인에이블 신호(53)의 입력에 의해 자동적으로 트리거링되는 것을 특징으로 하는 회로장치.
  10. 제 1 항 내지 제 9 항중 어느 한 항에 있어서,
    선택회로(25)의 업스트림에 연결된 하나 이상의 전자회로 성분(2, 3, 4, 5)을 전자적으로 제어하며 회로장치(1)에 구비된 제어회로에 할당되고, 전자회로 성분(2, 3, 4, 5) 또는 제어회로의 허용된 동작상태로부터 벗어남을 검출하며, 상기 허용된 동작상태로부터 벗어남에 대한 반응으로서 선택회로(25)를 자동으로 작동시키기 위해 인에이블 신호(53)를 제 1 개방 스테이지(26, 27, 28, 29)에 출력하는 것을 특징으로 하는 회로장치.
  11. 제 10 항에 있어서,
    개방 스테이지(26, 27, 28, 29)의 각각은 소정 게이트 통과 시간을 갖는 게이트 회로를 가지며 모든 전자회로 성분(2, 3, 4, 5)의 시간적으로 연속하는 선택의 전체 실행시간은 개방 스테이지(26, 27, 28, 29)의 게이트 통과시간에 의해 결정되는 것을 특징으로 하는 회로장치.
  12. 제 1 항 내지 제 11 항중 어느 한 항에 있어서,
    선택회로(25)에 할당되며 오작동의 경우엔 선택회로(25)의 갱신된 작동을 제어하는 조절회로(55)가 구비되는 것을 특징으로 하는 회로장치.
  13. 제 12 항에 있어서,
    조절회로(55)는 데이터 버스(20)의 데이터 신호를 추출하며 선택회로(25)의 갱신된 자동 작동을 위해 제로 값으로부터 데이터 신호의 벗어남을 검출하는 것을 특징으로 하는 회로장치.
  14. 제 1 항 내지 제 13 항중 어느 한 항에 있어서,
    전자회로 성분(2, 3, 4, 5)의 적어도 하나는 반도체 기판에 설계된 임의접근 반도체 메모리 디바이스를 구성하며 소망하는 대로 데이터 입력 및 출력 회로(19)에 존재하는 데이터 내용을 판독 및 기록하기 위해 주소지정 회로(14)에 의해 주소지정될 수 있는 다수의 메모리 셀(10, 11, 12, 13)을 가지며, 상기 반도체 메모리 디바이스에 할당된 선택회로(25)의 개방 스테이지(26, 27, 28, 29)는 적어도 하나의 메모리 셀을 주소지정 하기 위해 상기 주소지정 회로에 직접 작용하는 것을 특징으로 하는 회로장치.
  15. 제 14 항에 있어서,
    전자회로 성분(2, 3, 4, 5)의 적어도 일부는 상기 메모리 셀의 데이터 내용을 논리 제로 값으로 기입하기 위해 시간적으로 연속하여 자동적으로 주소지정되는 반도체 메모리 디바이스의 메모리 셀 그룹에 할당되는 것을 특징으로 하는 회로장치.
  16. 제 10 항 내지 제 15 항중 어느 한 항에 있어서,
    상기 센서회로는 전자회로 성분(2, 3, 4, 5) 또는 상기 제어회로의 전압공급 및/또는 클록공급에 할당되며 동작 클록공급으로부터 공급클록 신호의 벗어남 및/또는 동작전압으로부터 공급전압의 벗어남을 검출하며 동작 클록 신호 및/또는 동작전압의 벗어남이 존재하는 경우에 인에이블 신호(53)를 발생시키며 선택회로(25)를 자동으로 트리거링 또는 작동시키기 위해 상기 인에이블 신호를 제 1 개방 스테이지(26, 27, 28, 29)에 출력하는 것을 특징으로 하는 회로장치.
  17. 제 16 항에 있어서,
    상기 센서회로는 상기 동작전압의 소정 상한값 및 하한값이 공급전압에 의해, 각각 상기 상한값 이상 및 상기 하한값 이하로 벗어나는 때를 검출하는 전압 검출기 회로를 갖는 것을 특징으로 하는 회로장치.
  18. 제 16 항 또는 제 17항에 있어서,
    상기 센서회로는 상기 동작 클록신호의 소정 상한값 및 하한값이 공급 클록신호에 의해, 각각 상기 상한값 이상 및 상기 하한값 이하로 벗어나는 때를 검출하는 주파수 검출기 회로를 갖는 것을 특징으로 하는 회로장치.
  19. 제 1 항 내지 제 18 항중 어느 한 항에 있어서,
    모든 전자회로 성분(2, 3, 4, 5)에 대한 시간적으로 연속한 선택은 전자회로 성분(2, 3, 4, 5) 또는 제어회로에 할당된 클록공급과 독립적으로 수행되는 것을 특징으로 하는 회로장치.
  20. 제 1 항 내지 제 19 항중 어느 한 항에 있어서,
    제어회로는 반도체 칩에 집적방식으로 설계된 마이크로제어기 회로의 마이크로처리기 회로를 구성하며 임의접근 반도체메모리외에 추가 기능 유닛으로서, 판독전용 반도체 메모리 및/또는 전기적으로 소거가능한 반도체 메모리를 포함하는 것을 특징으로 하는 회로장치.
  21. 제 20 항에 있어서,
    상기 반도체 칩은 전자 스마트 카드의 카드몸체내에 수용되는 것을 특징으로 하는 회로장치.
KR10-1998-0707682A 1996-03-28 1997-03-26 다수의전자회로성분을갖는회로장치 KR100400532B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19612440A DE19612440C1 (de) 1996-03-28 1996-03-28 Schaltungsanordnung mit einer Anzahl von elektronischen Schaltungskomponenten
DE19612440.9 1996-03-28

Publications (2)

Publication Number Publication Date
KR20000005055A true KR20000005055A (ko) 2000-01-25
KR100400532B1 KR100400532B1 (ko) 2003-11-15

Family

ID=7789783

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-1998-0707682A KR100400532B1 (ko) 1996-03-28 1997-03-26 다수의전자회로성분을갖는회로장치

Country Status (13)

Country Link
US (1) US5991207A (ko)
EP (1) EP0890173B1 (ko)
JP (1) JP3174066B2 (ko)
KR (1) KR100400532B1 (ko)
CN (1) CN1163906C (ko)
AT (1) ATE227467T1 (ko)
BR (1) BR9708367A (ko)
DE (2) DE19612440C1 (ko)
ES (1) ES2186890T3 (ko)
IN (1) IN191217B (ko)
RU (1) RU2189082C2 (ko)
UA (1) UA54418C2 (ko)
WO (1) WO1997037353A1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100386949B1 (ko) * 2001-03-14 2003-06-09 삼성전자주식회사 디지털 데이터 처리 시스템
JP4443067B2 (ja) * 2001-04-26 2010-03-31 富士通マイクロエレクトロニクス株式会社 プロセッサおよびそのリセット制御方法
DE10152034B4 (de) * 2001-10-23 2004-08-26 Infineon Technologies Ag Speicheranordnung
US6990011B2 (en) * 2003-05-09 2006-01-24 Stmicroelectronics, Inc. Memory circuit and method for corrupting stored data
US7224600B2 (en) * 2004-01-08 2007-05-29 Stmicroelectronics, Inc. Tamper memory cell
US8548420B2 (en) * 2007-10-05 2013-10-01 Hand Held Products, Inc. Panic button for data collection device
DE102010035374A1 (de) * 2010-08-25 2012-03-01 Airbus Operations Gmbh System und Verfahren zum Sammeln von Defektdaten von Bauteilen in einer Passagierkabine eines Fahrzeugs
CN103077137A (zh) * 2011-10-25 2013-05-01 北京大豪科技股份有限公司 中断控制方法及中断控制单元
KR101565536B1 (ko) 2015-08-31 2015-11-03 박기선 종이 판지용 정밀교정 적층장치
CN108664435B (zh) * 2018-07-30 2024-02-23 合肥联宝信息技术有限公司 一种数据清除电路及电子设备

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE425705B (sv) * 1980-12-23 1982-10-25 Ericsson Telefon Ab L M Anordning for att i en databasanleggning automatiskt forstora informationsinnehallet i dataminnen och programminnen
DE3318101A1 (de) * 1983-05-18 1984-11-22 Siemens AG, 1000 Berlin und 8000 München Schaltungsanordung mit einem speicher und einer zugriffskontrolleinheit
US5054000A (en) * 1988-02-19 1991-10-01 Sony Corporation Static random access memory device having a high speed read-out and flash-clear functions
US4928266A (en) * 1988-05-26 1990-05-22 Visic, Inc. Static ram with high speed, low power reset
DE3886529T2 (de) * 1988-08-27 1994-06-30 Ibm Einrichtung in einem Datenverarbeitungssystem zur System-Initialisierung und -Rückstellung.
US5381366A (en) * 1989-04-11 1995-01-10 Mitsubishi Denki Kabushiki Kaisha Non-volatile semiconductor memory device with timer controlled re-write inhibit means
DE4135767C2 (de) * 1991-10-30 2003-04-30 Adp Gauselmann Gmbh Verfahren zum Sichern von in datenspeichernden elektronischen Bauelementen gespeicherten Daten gegen einen unbefugten Zugriff und/oder Manipulation und Vorrichtung zur Durchführung des Verfahrens
US5724289A (en) * 1993-09-08 1998-03-03 Fujitsu Limited Nonvolatile semiconductor memory capable of selectively performing a pre-conditioning of threshold voltage before an erase self-test of memory cells and a method related therewith

Also Published As

Publication number Publication date
ES2186890T3 (es) 2003-05-16
UA54418C2 (uk) 2003-03-17
ATE227467T1 (de) 2002-11-15
CN1163906C (zh) 2004-08-25
EP0890173B1 (de) 2002-11-06
JP3174066B2 (ja) 2001-06-11
US5991207A (en) 1999-11-23
JPH11507165A (ja) 1999-06-22
CN1214792A (zh) 1999-04-21
WO1997037353A1 (de) 1997-10-09
DE59708669D1 (de) 2002-12-12
DE19612440C1 (de) 1997-05-07
BR9708367A (pt) 1999-08-03
KR100400532B1 (ko) 2003-11-15
EP0890173A1 (de) 1999-01-13
RU2189082C2 (ru) 2002-09-10
IN191217B (ko) 2003-10-11

Similar Documents

Publication Publication Date Title
US5907700A (en) Controlling flash memory program and erase pulses
US7123541B2 (en) Memory with address management
US4575819A (en) Memory with RAM cells and ROM cells
US6266282B1 (en) Write method of synchronous flash memory device sharing a system bus with a synchronous random access memory device
KR970059929A (ko) 데이터보호회로
US5047989A (en) Chapter mode selection apparatus for MOS memory
KR950020749A (ko) 반도체 불휘발성 기억장치
KR20000005055A (ko) 다수의 전자 회로성분을 갖는 회로장치
US5987581A (en) Configurable address line inverter for remapping memory
US5307319A (en) Initialization setting circuit and semiconductor memory device using the same
US5392235A (en) Semiconductor memory device
JP2784550B2 (ja) 半導体記憶装置
JP3578175B2 (ja) メモリワードの管理回路
US5880992A (en) Electrically erasable and programmable read only memory
US6400611B1 (en) Independent asynchronous boot block for synchronous non-volatile memory devices
US4048629A (en) Low power mos ram address decode circuit
US4011549A (en) Select line hold down circuit for MOS memory decoder
US7032084B2 (en) Circuit for generating column selection control signal in memory device
US6707747B2 (en) Dynamic input thresholds for semiconductor devices
US5798971A (en) Nonvolatile memory with output mode configuration
JP2001243781A (ja) 半導体記憶装置
US20050141275A1 (en) Flash memory device
US5801995A (en) Option setting circuit and an integrated circuit apparatus including the option setting circuit
US20030075716A1 (en) Semiconductor device with high speed switching of test modes
RU98119735A (ru) Полупроводниковое запоминающее устройство

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120917

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20130913

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20140912

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20150911

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20160919

Year of fee payment: 14

EXPY Expiration of term