JPH11505383A

JPH11505383A - 頻繁に生じる信号を歪ませることに基づいてピーク−平均電力比を低減するデータ送信システム

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Publication number: JPH11505383A
Application number: JP8534354A
Authority: JP
Inventors: ハリス，ジョニー・マイケル; ジャロゥレンツィ，トーマス・ロバート; マトラック，デイビッド・ウィリアム; グリフィン，ダン・マイケル
Original assignee: ユニシス・コーポレイション
Priority date: 1995-05-09
Filing date: 1996-05-08
Publication date: 1999-05-18
Anticipated expiration: 2016-05-08
Also published as: DE69631043D1; CA2220507A1; EP0824811B1; WO1996036145A1; CA2220507C; EP0824811A1; US5651028A; JP3603964B2

Abstract

(57)【要約】電子データ送信システムは、入力信号を受取り、これに応答して歪んだ出力信号を発生する送信器回路を含むことにより、低いピーク−平均電力比を有する。この歪んだ出力信号は、入力信号の発生確率が高いときに出力信号の大きさが大きくなり、入力信号の発生確率が低いときには出力信号の大きさが小さくなるように発生される。歪んだ出力信号は通信チャネルを渡って受信器回路に伝えられ、受信器回路は歪んだ信号を発生させた利得の逆数である利得で歪んだ出力信号を増幅することによって入力信号を再び発生させる。

Description

【発明の詳細な説明】頻繁に生じる信号を歪ませることに基づいてピーク−平均電力比を低減するデータ送信システム発明の背景この発明は、通信システムに関し、より特定的には、一点−多点ＣＤＭＡ通信システムに関する。ここで使用する際には、「一点−多点」という用語は、１つの特定の地点に位置付けられた単一の送信局が、他のいくつかの異なった地点に位置付けられた多数の受信局に別個のデータシーケンスを送る、通信システムを指す。すなわち、第１のデータシーケンスＤ₁は第１の受信局に送られ、第２のデータシーケンスＤ₂は第２の受信局に送られる。そして、これらすべてのデータシーケンスは同時に送られる。このようなシステムを動作させる１つの方策は、送信局が、各受信局によって周波数が異なる無線チャネルにより、振幅変調されたまたは周波数変調されたまたは位相変調された信号として各データシーケンスを送るようにすることである。しかしながらその通信システム内の受信局の総数が多ければ、対応して多数の別個の周波数帯域が必要となる。代替的に、送信局が、別個のケーブルを通じて各データシーケンスをそれぞれの受信局に送ることもできる。しかしながら、受信局が送信局から遠くに位置付けられていると、あまりにも多くの接続ケーブルが必要となる。これに比較して、一点−多点ＣＤＭＡ通信システムにおいては、送信局はすベてのデータシーケンスを単一の無線チャネルまたは単一のケーブルのいずれかによって送る。ここで、「ＣＤＭＡ」という用語は、「符号分割多元接続」を意味する。ＣＤＭＡシステムにおいては、データシーケンスを受信する受信局に一意のそれぞれの拡散コードによって、送信局は送信局が送るデータシーケンスの各々をエンコードする。すべての受信局に対するこのエンコードされたデータは、１つの周波数帯域内の単一の無線チャネル／ケーブルによって、すべての受信局に同時に送られる。そして、各受信局において、送信局においてデータシーケンスをエンコードするために使用されたのと同じ拡散コードによって複合ＣＤＭＡ信号を乗算することによって、いずれの特定のシーケンス内のデータも回復される。先行技術によるＣＤＭＡ通信システムの一例が、「単一チャネル内で同時に送信される多数のビットシーケンスをデコードするための方法および装置（Method and Apparatus for Decoding Multiple Bit Sequences That Are Transmitted Simultaneously in a Single Channel）」と題されたラシュフォース他（Rushfo rth，et al．）による米国特許第４，９０８，８３６号に記載されている。また、別のＣＤＭＡ通信システムが、「加算非同期ビットシーケンスのためのデコーダ（Decoder for Added Asynchronous Bit Sequences）」と題されたショート他（Short，et al．）による米国特許第５，０３１，１７３号に記載されている。これら両特許は、この発明の譲受人に譲渡される。先行技術においては、ＣＤＭＡ通信システムの送信局は、同時に送られるすベてのエンコードされたデータシーケンスをアナログ回路によって組合せる。そしてこの回路は、同時に送信されるデータシーケンスの各々に対し別個のＩＦ段階を含む。したがって、同時に送信されるデータシーケンスの数が多くなると、このような送信器では大量の回路が必要となる。さらに、先行技術においては、同時に送信されるデータシーケンスの数が増加するに伴い、送信局からの複合信号のピーク−平均電力比も増加する。ピーク電力に制約のあるチャネル上で送信を行なうときには、このことが問題となる。なぜならば、これは、同時データシーケンスの数が増加するにつれて送信される信号の平均電力が減じられるということだからである。そして、平均電力が減少するにつれて、信号を受信することができる最大距離も減少する。したがって、この発明の主たる目的は、上述の欠点を克服する改良された一点 −多点通信システムを提供することである。発明の概要この発明により、電子データ送信システムは、低いピーク−平均電力比を有し、並行して同期される「１」および「０」のチップの多数のシーケンスからなるデジタル入力信号を受信しこれに応答して歪んだ出力信号を発生する送信器回路を含む。より特定的には、この歪んだ出力信号はその入力信号の発生確率が高いときには大きな大きさで発生され、入力信号の発生確率が低いときには小さな大きさで発生される。この歪んだ出力信号は次に通信チャネルを渡って受信器回路に送られ、受信器回路は歪んだ信号を発生させた利得の逆数である利得によって、歪んだ出力信号を増幅することにより入力信号を再び発生させる。一実施例においては、入力信号の大きさが最小であるとき歪んだ出力信号の大きさは最大となる。ここで、入力信号の大きさとは、同時に生じる「１」のチップの数から「０」のチップの数を引いた絶対値である。入力信号の大きさが最小から最大へと変化するに伴い、この歪んだ出力信号はゼロではない大きさへと単調に減少していく。歪んだ出力信号の大きさの減少は、一定の率でもまたは可変な率でも起こり得る。別の実施例においては、入力信号の大きさが最小から最大へと変化するに伴い、歪んだ出力信号の大きさはまず増加し次に減少する。歪んだ出力信号を発生するため、送信器回路の一実施例は、同期されたチップシーケンス内で同時に生じる「１」チップの数から「０」チップの数を引いたものを表わす符号化された多ビットデジタル信号を形成する論理回路およびメモリ回路を含む。このメモリ回路は、符号化された多ビットデジタル信号の大きさによってアドレス指定される。そしてこれに応答してメモリは歪んだ出力信号の大きさを発生する。別の実施例においては、送信器回路からの歪んだ出力信号は、同期されたチップシーケンス内で同時に生じる「１」チップの数を示す符号化されていない多ビットデジタル信号を形成する論理回路およびメモリ回路によって発生される。このメモリ回路は符号化されていない多ビットデジタル信号によってアドレス指定される。そしてこれに応答してメモリは歪んだ出力信号を発生する。図面の簡単な説明図１は、この発明の好ましい１実施例を構成する電子送信器を示す。図２Ａは、図１の電子送信器内で発生する信号の１セットを示す。図２Ｂは、やはり図１の電子送信器内で発生する信号の他のセットを示す。図３は、図１の電子送信器内に含まれるデジタルコンバイナ回路の内部構造の一例を示す。図４は、図１の電子送信器内に含まれるデジタルコンバイナ回路の内部構造の他の例を示す。図５は、図１の電子送信器内に含まれるデジタルコンバイナ回路の内部構造の他の例の基礎を提供する式のセットである。図６は、図５の式に基づいたデジタルコンバイナ回路の内部構造を示す。図７は、図１の電子送信器内に含まれるデジタルコンバイナ回路の内部構造のさらに別の例を示す。図８は、この発明の第２の好ましい実施例を構成し、図１の送信器よりも改良されたピーク−平均電力比を有する第２の電子送信器を示す。図９は、図８の電子送信器内に含まれるデジタルコンバイナ回路の内部構造の一例を示す。図１０は、図８の電子送信器のピーク−平均電力比を、図１の電子送信器のピーク−平均電力比と比較する式のセットである。図１１Ａは、図８の電子送信器内で発生する信号ＭＡＧと信号ＤＭＡＧとの関係の一例を示す。図１１Ｂは、図８の電子送信器内で発生する信号ＭＡＧと信号ＤＭＡＧとの関係の別の例を示す。図１１Ｃは、図８の電子送信器内で発生する信号ＭＡＧと信号ＤＭＡＧとの関係のさらに別の例を示す。図１２は、この発明の第３の好ましい実施例を構成し図１および図８の送信器よりも改良されたピーク−平均電力比を有する、第３の電子送信器を示す。図１３は、図１２の電子送信器内に含まれるデジタルコンバイナ回路の内部構造の一例を示す。図１４は、図１２の電子送信器のピーク−平均電力比を与える式のセットである。図１５Ａは、図１２の電子送信器内で発生する信号ＭＡＧと信号ＤＭＡＧ′との関係の一例を示す。図１５Ｂは、図１２の電子送信器内で発生する信号ＭＡＧと信号ＤＭＡＧ′との関係の別の例を示す。図１５Ｃは、図１２の電子送信器内で発生する信号ＭＡＧと信号ＤＭＡＧ′との関係のさらに別の例を示す。図１６は、受信器内で、ＤＭＡＧ′信号からどのようにＭＡＧ信号が再び発生するのかの一例を示す。詳細な説明図１を参照し、この発明の好ましい一実施例を構成する電子送信器を詳細に説明する。この電子送信器は、エンコーダ回路１０、デジタルコンバイナ回路１１、変調器回路１２、およびアンテナ１３を含む。図１に示すようにこれらの構成要素１０から１３はすべて互いに相互接続されている。動作時は、エンコーダ回路１０が複数のデジタル入力信号Ｄ₁からＤ_Nを受信する。これらのデジタル入力信号は各々、「１」と「０」とのビットのシーケンスからなる。これらのすべてのシーケンス内のビットはともに同期されている。エンコーダ回路１０内で、デジタル入力信号Ｄ₁からＤ_Nは「１」および「０」のチップのそれぞれのシーケンスとしてエンコードされる。図１に、これらのチップシーケンスは信号Ｓ₁からＳ_Nとして示されている。これらチップシーケンスもまたすべてともに同期されている。チップシーケンスＳ₁を生成するため、デジタル入力信号Ｄ₁はコードＣ₁でエンコードされる。これは、エンコーダ回路１０内の排他的論理和ゲート１０ａによって行なわれる。他の各チップシーケンスも同様の態様で生成される。たとえば、チップシーケンスＳ_Nは、デジタル入力信号Ｄ_NをコードＣ_Nでエンコードすることによって生成される。これは、エンコーダ回路１０内の排他的論理和ゲート１０ｎによって行なわれる。図２Ａは、デジタル入力信号Ｄ₁、コードＣ₁、および排他的論理和ゲート１０ａによって生成されるチップシーケンスＳ₁の特定の１例を示す。この例において、デジタル入力信号Ｄ₁内の各ビットは６つのチップからなるコードでエンコードされる。これら６つのチップは、１、０、０、１、１、１として示されている。入力信号Ｄ₁内の各ビットに対してこれら６つのチップが繰返される。信号Ｓ₁を発生するため、信号Ｄ₁の各ビットに対しコードＣ₁の６つのチップすべてによって排他的論理和演算を行なう。同期されたチップシーケンスＳ₁からＳ_Nが、エンコーダ回路１０からデジタルコンバイナ回路１１へ送られる。次に、デジタルコンバイナ回路１１内で、同期されたチップシーケンスＳ₁からＳ_N内で同時に発生する「１」のチップの数から「０」のチップの数を引いた数を示す符号化された多ビットデジタル信号が発生される。出力１１ａ上の信号ＳＭＡＧはこの多ビットデジタル信号の大きさを示し、出力１１ｂ上の信号ＳＩＧＮは符号を表わす。図２Ｂは、デジタルコンバイナ回路１１が同期されたチップシーケンスＳ₁からＳ_Nから発生するＳＭＡＧ信号およびＳＩＧＮ信号の特定の１例を示す。図２Ｂのこの例において、デジタルコンバイナ１１は全部で５つのチップシーケンスＳ₁からＳ₅を受取る。シーケンスＳ₁からＳ₅内のチップがそれぞれ、０、０、０、０、０であると、「１」チップの数引く「０」チップの数は−５となる。これは、図２Ｂの列２０、行２２のエントリによって示されている。同様に、シーケンスＳ₁からＳ₅内のチップがそれぞれ１、０、０、０、０であると、「１」チップの数引く「０」チップの数は−３となる。これは、図２Ｂの列２０、行２３のエントリによって示されている。図２Ｂの他の行は各々同時に生じる、チップのさまざまな組合せを示している。図２Ｂの列２０は「１」チップの数引く「０」チップの数に対応する符号および大きさを示す。図２Ｂの列２０の各エントリに対し、列２１に別の対応するエントリが示されている。この列２１のエントリは、列２０の対応するエントリを予め定められたスケーリングファクタで乗算することによって得られる。図２Ｂにおいては、スケーリングファクタ３２÷５が例として使用されている。デジタルコンバイナ回路１１の出力１１ａ上の信号ＳＭＡＧは、列２１のエントリの大きさを与える多ビットデジタル信号である。そして出力１１ｂ上の信号ＳＩＧＮは、列２１のエントリの符号を与える。信号ＳＭＡＧおよびＳＩＧＮはいずれも、デジタルコンバイナ回路１１から変調器回路１２へ送られる。これに応答して、変調器回路１２は正弦アナログ出力信号ＯＳを発生し、アンテナ１３がこれを送信する。この出力信号ＯＳのピーク振幅はＳＭＡＧ信号の大きさによって決定され、位相はＳＩＧＮ信号によって決定される。出力信号ＯＳを発生するため、変調器回路１２は、デジタルアナログ変換器１２ａ、ＲＦ発振器１２ｂ、移相器１２ｃ、およびＲＦ増幅器１２ｄを含み、図１に示すようにこれらは相互接続されている。動作時は、ＲＦ発振器１２ｂからのＯＳＣ信号とともにＳＩＧＮ信号が移相器１２ｃに送られる。これに応答して、移相器は信号ＯＳＣＰを発生する。信号ＯＳＣＰは、ＳＩＧＮ信号が負の符号を示すときに位相が１８０°シフトされるという点を除いては信号ＯＳＣと同じものである。変調器回路１２においては、また、ＳＭＡＧ信号がデジタルアナログ変換器１２ａを通じて送られ、アナログ信号Ｓ_Aを発生する。次に、出力信号ＯＳを発生するため、信号ＯＳＣＰはＲＦ増幅器１２ｄを通じて送られる。増幅器の利得は、Ｓ_A信号の大きさに比例するように置かれる。次に図３に移り、デジタルコンバイナ１１の好ましい一実施例の内部構造を説明する。この図３の実施例は、１対のデジタル加算器回路３１および３２、デジタル減算器回路３３、制御回路３４、ならびにメモリ回路３５を含む。図３に示すようにこれらの回路３１から３５はすべて互いに相互接続されている。動作時は、デジタル加算器回路３１が、チップシーケンスＳ₁からＳ_N内で同時に生じるすべての「１」チップを合計する。同時に、デジタル加算器回路３２が、制御回路３４を通過しチップシーケンス内で同時に生じる「０」チップをすべて合計する。次に、デジタル減算器回路３３が、加算器回路３２が形成した合計を加算器回路３１が形成した合計から引く。これによって、出力３３ａ上で発生するＭＡＧ信号が生成され、また、出力３３ｂ上のＳＩＧＮ信号が生成される。信号ＭＡＧは、チップシーケンス内で同時に生じ、実データをエンコードする、「１」チップの数引く「０」チップの数の２進表示である。たとえば、デジタル入力信号Ｄ₁からＤ_Nの総数が３２であってよい。しかしながら、３２個の入力信号がすべて常に存在する必要はない。ある時間期間の間、５つの入力信号Ｄ₁からＤ₅しか存在しないかもしれない。また他の時間間隔においては、６つの入力信号Ｄ₁からＤ₆が存在するかもしれない。しかしながら、信号Ｄ₁からＤ_Nは「１」および「０」の状態しか有さないのであるから、たとえデジタル入力信号Ｄ₁からＤ_Nのいくつかが実データ信号ではないとしても、チップシーケンスＳ₁からＳ_Nは各々常に「１」状態または「０」状態にあることになる。したがって、すべてのデジタル入力信号が存在するわけではない場合に、正しいＭＡＧ信号を発生するため、制御回路３４が設けられている。制御回路３４内で、チップシーケンスＳ₁からＳ_Nの各々に対して、対応するイネーブル信号Ｅ₁からＥ_Nによって排他的論理和演算を行なう。イネーブル信号Ｅ_i が「１」であれば、対応するチップシーケンスＳ_i内のすべてのチップは、加算器回路３２に送られる前に反転される。逆に、もしイネーブル信号Ｅ_iが「０」であれば、対応するチップシーケンスＳ_i内のすべてのチップは反転されないままで加算器回路３２に送られる。反転されないままで加算器回路３２に送られるチップシーケンスＳ₁からＳ_Nの各々は加算器回路３１および３２の両者によってその「１」チップを合計される。その結果、減算器回路３３でこれらが減算されるときにこの合計は消去される。結果的に、信号ＭＡＧは、実データをエンコードする信号Ｓ₁からＳ_N内の「１」チップの数から「０」チップの数を引いた大きさにちょうどなる。信号ＭＡＧは、メモリ３５上のアドレス入力の１セットＡ_Lに送られる。同時に、外部で発生されたデジタル制御信号Ｘがメモリ３５上のアドレス入力の他のセットＡ_Hに送られる。この制御信号Ｘは、実データをエンコードししたがって組合せる必要のあるチップシーケンスの総数を示す。たとえば、５つのチップシーケンスＳ₁からＳ₅が実データをエンコードしていれば、Ｘは５に等しい。６つのチップシーケンスＳ₁からＳ₆が実データをエンコードしていれば、Ｘは６に等しい。メモリ３５は信号ＭＡＧの各値を線形にスケーリングした多数の積ＳＭＡＧを記憶する。これらの線形にスケーリングされた積は、メモリアドレス入力Ａ_LおよびＡ_Hに送られる信号によって選択的にアドレス指定されメモリ３５から読出される。こうして、メモリ３５からの出力信号ＳＭＡＧは、組合されるチップシーケンスの総数に依存して、信号ＭＡＧに異なったスケーリングをした倍数となり得る。たとえば、５つのチップシーケンスＳ₁からＳ₅が組合されるときは、信号ＭＡＧは０から５まで変化する。したがって、対応する出力信号ＳＭＡＧを０から３２まで変化させるためには、信号ＭＡＧにスケーリングファクタ３２÷５を掛けたものをメモリに記憶し、メモリから読出す。これは、図３の表３６の行３６ａのエントリに示されている。同様に、６つのチップシーケンスＳ₁からＳ₆が組合されるときには、ＭＡＧは０から６まで変化する。したがって、出力信号ＳＭＡＧが０から３２まで変化し続けるためには、信号ＭＡＧにスケーリングファクタ３２÷６を掛けたものがメモリに記憶されメモリから読出される。このことは、表３６の行３６ｂのエントリに示される。入力信号ＭＡＧの最大の大きさが変化する一方、出力信号ＳＭＡＧを固定範囲内に維持することにより、さまざまなピーク電力制約を満たすことができる。たとえば、図１の増幅器１２ｄは、この増幅器が適正に動作するためには超えてはならないピーク電力限界を有するであろう。同様に、アンテナ１３からの信号には、ＦＣＣなどの政府機関によって課されるピーク電力制限があるであろう。次に、図４を参照し、デジタルコンバイナ１１の他の好ましい実施例の内部構造を説明する。この図４の実施例は、デジタル加算器回路４１、１対のデジタル減算器回路４２および４３、制御回路４４、ならびにメモリ回路４５を含む。図４に示すようにこれらの構成要素４１から４５はすべて相互接続されている。動作時には、イネーブル回路４４はチップシーケンスＳ₁からＳ_Nを加算器回路４１に選択的に通す。これは、制御回路４４内に含まれるＡＮＤゲート４４ａから４４ｎのセットによって行なわれる。ＡＮＤゲート４４ａから４４ｎの各々は、チップシーケンスＳ_iをそれぞれ１つ受取り、また、対応するイネーブル信号Ｅ_iを受取る。ただし「ｉ」は「１」から「Ｎ」までの範囲にある。イネーブル信号Ｅ_iが「１」であるときは、対応するチップシーケンスＳ_iは加算器４１に通される。一方、イネーブル信号Ｅ_iが「０」であるときには、対応するチップシーケンスＳ_iは加算器回路４１に通ることを禁じられる。加算器回路４１は、同期されたチップシーケンスＳ_iからＳ_N内で同時に生じ、制御回路４４を通されたすべての「１」チップを合計する。この合計は次に、出力４１ａによって減算器回路４２および４３の両者に送られる。減算器回路４２において、実データをエンコードするチップシーケンスの総数Ｘからこの加算器回路４１からの合計が引かれる。この減算演算によって、減算器出力４２ａ上に信号が発生する。回路４３は、出力４１ａ上の信号から出力４２ａ上の信号を引くことによって動作する。これら２つの信号はそれぞれ実データをエンコードするチップシーケンスＳ₁からＳ_N内で同時に生じる「０」チップの数および「１」チップの数をそれぞれ示す。したがって、減算器回路４３からの信号ＳＩＧＮおよびＭＡＧはそれぞれ、信号Ｓ₁からＳ_N内で同時に生じ実データをエンコードする「１」チップの数から「０」チップの数を引いたものの符号および大きさを与える。減算器回路４３からの信号ＭＡＧは、メモリ４５上のアドレス入力の１セットＡ_Lに送られる。同時に、外部で発生されたデジタル制御信号Ｘがメモリ４５上のアドレス入力の他のセットＡ_Hに送られる。このメモリ４５は、上述の図３のメモリ３５と同じものである。すなわち、メモリ４５は信号ＭＡＧの各値を線形にスケーリングした多数の積を記憶する。そしてアドレス入力Ａ_LおよびＡ_H上の信号によってこれらの線形にスケーリングされた積が選択的にアドレス指定されメモリ４５から読出される。したがって、メモリ４５からの出力信号ＳＭＡＧは、実データをエンコードするチップシーケンスの総数Ｘに依存して、信号ＭＡＧを特定のスケールで線形にスケーリングした倍数である。次に、図５および図６を参照して、デジタルコンバイナ回路１１のさらなる好ましい実施例を説明する。この実施例は、図６に示す内部構造を有し、図６の構造の基礎は図５に示す式のセットによって与えられる。図５の式ｅｑ１は、信号ＭＡＧが、チップシーケンスＳ₁からＳ_N内で同時に生じ、実データをエンコードする「１」チップの数から「０」チップの数を引いたものの多ビット２進表示であることを示している。式ｅｑ２は、式ｅｑ１の「０」チップの数は、実データをエンコードするチップシーケンスの総数Ｘから式ｅｑ１の「１」チップの数を引いたものとして表わすことができることを示している。式ｅｑ２を式ｅｑ１に代入すると、式ｅｑ３が得られる。次に式ｅｑ３のさまざまな項を再配置することによって式ｅｑ４が得られる。式ｅｑ４は、信号ＭＡＧは、チップシーケンスＳ₁からＳ_N内で同時に生じ実データをエンコードする「１」チップの数の２倍から実データをエンコードするチップシーケンスの総数Ｘを引いたものに等しいことを示している。この式ｅｑ４が、図６のデジタルコンバイナ回路の基礎である。図６の実施例は、加算器回路５１、減算器回路５２、制御回路５３、およびメモリ回路５４を含む。図６に示すようにこれらの構成要素５１から５４はすべて相互接続されている。動作時は、エンコーダ回路５３は実データをエンコードするチップシーケンスをすべて加算器回路５１に通す。そして、実データをエンコードしない他のチップシーケンスはすべて加算器５１に到達することを禁止される。これは、前述の図４の制御回路４４と同じ内部構造を有する制御回路５３を設けることによって達成される。チップシーケンスＳ₁からＳ_N内で同時に生じ、制御回路５３を通るすべての「１」チップは加算器回路５１によって合計される。その結果としての合計が加算器の出力５１ａ上に発生する。加算器５１からのこの合計は最も重要性のないビットに「０」を添えることによって２で乗算される。そしてこれが図６の参照番号５５に示されている。減算器回路５２は、加算器回路５１の形成した和の２倍から実データをエンコードするチップシーケンスの総数Ｘを引く。したがって、減算器回路５２は図５の式ｅｑ４に示される減算演算を行なう。したがって、減算器回路５２からの信号ＳＩＧＮおよびＭＡＧはそれぞれ、チップシーケンスＳ₁からＳ_N内で同時に発生し実データをエンコードする「１」チップの数から「０」チップの数を引いたものの符号および大きさを示す。減算器回路５２からの信号ＭＡＧは、メモリ５４上のアドレス入力の１セットＡ_Lに送られる。同時に、制御信号Ｘがメモリ５４上のアドレス入力の他のセットＡ_Hに送られる。ここでもまた、メモリ５４は、信号ＭＡＧの各値を線形にスケーリングした多数の積を記憶するという点で、上述のメモリ３５および４５と同じである。これらの線形にスケーリングされた積は、アドレス入力Ａ_LおよびＡ_H上の信号によって選択的にアドレス指定されメモリ５４から読出される。したがって、メモリ５４からの出力信号ＳＭＡＧは、実データをエンコードするチップシーケンスの総数Ｘに依存して、信号ＭＡＧを特定のスケールで線形にスケーリングした倍数である。次に、図７を参照して、デジタルコンバイナ回路のさらなる好ましい実施例の内部構造を説明する。この図７の実施例は、加算器回路６１、制御回路６２、およびメモリ回路６３を含む。図７に示すように、これらの構成要素はすべて互いに相互接続されている。制御回路６２は、前述の図４の制御回路４４と同じ態様で動作し同じ内部構造を有する。したがって、加算器６１は、実データをエンコードするチップシーケンスＳ₁からＳ_N内で生じる「１」チップを合計するのみである。この合計は、加算器６１からの出力６１ａ上で生じる信号ＭＡＧ′によって示される。信号ＭＡＧ′はメモリ６３上のアドレス入力の１セットＡ_Lに送られる。同時に、外部で発生されたデジタル制御信号Ｘがメモリ６３上のアドレス入力の他のセットＡ_Hに送られる。信号ＭＡＧ′およびＸの各組に対しての、チップシーケンスＳ₁からＳ_N内で同時に生じ実データをエンコードする「１」チップの数から「０」チップの数を引いたものが、図５の式ｅｑ４によって与えられる。したがって、信号ＸおよびＭＡＧ′によってアドレス指定される各記憶場所に、メモリ６３は、対応するＳＩＧＮおよびＳＭＡＧ信号を記憶する。これら記憶された信号ＳＩＧＮおよびＳＭＡＧは、メモリのアドレス入力Ａ_LおよびＡ_Hに送られる信号ＭＡＧ′およびＸによって選択的にアドレス指定されメモリ６３から読出される。たとえば、５つのチップシーケンスＳ₁からＳ₅のみが実データをエンコードする場合を考える。この場合、Ｘは５に等しくなり、信号ＭＡＧ′は０、１、２、３、４、および５の値を取るであろう。これは、図７の表６４の左手の列に示されている。また、表６４の中央の列には、Ｘ信号およびＭＡＧ′信号の各組合せに対応するＳＩＧＮ信号およびＭＡＧ信号が示されている。たとえば、信号ＭＡＧ′が４に等しければ、チップシーケンスＳ₁からＳ₅は５つの「１」チップおよび１つの「０」チップを含むはずである。したがって、「１」チップの数から「０」チップの数を引いたものは＋３となる。同様に、信号ＭＡＧ′が０に等しければ、チップシーケンスＳ₁からＳ₅は「１」チップは含まず、５つの「０」チップを含むはずである。したがって、「１」チップの数から「０」チップの数を引いたものは−５となる。最後に表６４の右手の列は、メモリ６３に記憶されメモリ６３から読出されるＳＩＧＮ信号およびＳＭＡＧ信号を示す。表６４の右手の列の信号ＳＭＡＧは、信号ＭＡＧをファクタ３２÷５でスケーリングすることによって得られる。この特定のスケーリングファクタは単に一例にすぎず、いかなる所望のスケーリングファクタを用いることもできる。同様に、Ｘが６であれば、信号ＭＡＧ′は０、１、２、３、４、５、および６の値を有するであろう。信号Ｘ＝６および信号ＭＡＧ′の組合せの各々に対して、対応する「１」チップの数から「０」チップの数を引いたものが式４によって決定できる。この数は次に、線形スケーリングファクタによって乗算され、その結果が、信号Ｘ＝６および信号ＭＡＧ′によってアドレス指定されるメモリ６３内の、記憶場所に記憶される。次に図８、９、１０、および１１Ａから１１Ｃを参照し、図１から図７の電子送信器に関連するがはるかに改良された特性を有する第２の電子送信器を説明する。特定的には、図８の電子送信器によって送信される信号は、図１の電子送信器によって送信される信号よりもはるかに小さいピーク−平均電力比を有する。小さいピーク−平均電力比を有する信号を送信できると、ピーク電力を増加させることなくより遠い距離で送信される信号を受信することができるので、これは望ましい。先に指摘したように、送信される信号のピーク電力は、たとえばＦＣＣなどの政府機関によって課されるものなどのさまざまな電力制約によって制限されるであろう。また、低いピーク−平均電力比を持つ信号を送信することにより、ピーク電力制約を超えることなく、送信される信号の平均電力が上がる。図８において、低いピーク−平均電力比の信号を送信する電子送信器は、エンコーダ回路７０、デジタルコンバイナ回路７１、変調器回路７２、およびアンテナ７３を含んでいる。図示されているように、これらの構成要素７０から７３はすべて互いに相互接続されている。構成要素７０、７２、および７３はそれぞれ、図１の電子送信器に含まれる前述の構成要素１０、１２、および１３と同じである。これと比較して、図８の電子送信器に含まれるデジタルコンバイナ回路７１は異なっている。そしてこの相違点のために、送信される信号においてピーク−平均電力比が減じられる。デジタルチャネルコンバイナ回路７１の好ましい一実施例が図９に示される。この実施例は、構成要素３１、３２、３３、３４、および８０を含む。構成要素３１から３４は、図３のデジタルコンバイナ回路の構成要素３１から３４と同じようにＳＩＧＮ信号およびＭＡＧ信号を形成する。そしてこれらのＳＩＧＮ信号およびＭＡＧ信号はそれぞれ、チップシーケンスＳ₁からＳ_N内で同時に生じ実データをエンコードする「１」チップの数から「０」チップの数を引いたものの符号および大きさを示す。これと比較して、構成要素８０は信号ＭＡＧの各値を非線形に歪ませた多数の表示ＳＤＭＡＧを記憶するメモリである。これらの歪んだ表示ＳＤＭＡＧは、メモリのアドレス入力Ａ_LおよびＡ_Hに送られる信号ＭＡＧおよびＸによって選択的にアドレス指定され、メモリ８０から読出される。図９に、アドレス信号Ｘおよびアドレス信号ＭＡＧに応答してメモリに記憶されメモリから読出されるＳＤＭＡＧ信号の一例を示す表８１が設けられている。行８２に示されるこれらのＳＤＭＡＧ信号は、Ｘが５に等しい（すなわち、全部で５つのチップシーケンスＳ₁からＳ₅が実データをエンコードする）とき、メモリ８０から読出される。これと比較して、行８３に示されるＳＤＭＡＧ信号は、Ｘが６に等しい（すなわち、６つのチップシーケンスＳ₁からＳ₆が実データをエンコードする）ときに、メモリ８０から読出される。Ｘが５に等しい場合には、信号ＭＡＧは１、３、および５の値を取る。対応するＳＤＭＡＧ信号を得るためには、１、３、および５のＭＡＧ信号は非線形に歪まされ、３、４、および５となる。これは表８１のＤＭＡＧと記された列によって示される。次に、メモリ８０に記憶されるＳＤＭＡＧ信号を得るために、歪んだ大きさＤＭＡＧは各々スケーリングファクタ（たとえば３２÷６）で乗算される。同様に、Ｘが６に等しいときは、ＭＡＧ信号は０、２、４、および６の値を取る。対応する出力信号ＳＤＭＡＧを得るために、０、２、４、および６のＭＡＧ信号は非線形に歪まされ、３、４、５、および６となる。これは表８１のＤＭＡＧと記された列によって示される。次に、メモリ８０に記憶されたＳＤＭＡＧ信号を得るために、歪まされた大きさＤＭＡＧの各々は３２÷６で乗算される。図８の回路によって送信される信号のピーク−平均電力比と図１の回路によって送信される信号のピーク−平均電力比との比較が図１０に示される。この比較においては、実データ信号をエンコードするチップシーケンスの数は例として５つと設定されている。また、計算を簡素化するために、スケーリングファクタは１と仮定されている。したがって、ＭＡＧはＳＭＡＧに等しく、ＤＭＡＧはＳＤＭＡＧに等しい。比較を始めると、図１０の式ｅｑ１０は図１の回路から送信される信号の平均電力の式である。いずれの特定の瞬間においても、送信される信号の電力はデジタルコンバイナ回路１１からの信号ＭＡＧの大きさの平方に比例する。Ｘが５に等しい場合には、信号ＭＡＧは１、３および５の大きさを有する。大きさが１となるのは、チップシーケンスＳ₁からＳ₅の２０通りの異なった組合せに対してであり、大きさが３となるのは１０通りの異なった組合せに対してであり、大きさが５となるのは２通りの異なった組合せに対してである。したがって、図１の回路から送信される信号の平均電力は、式ｅｑ１０の項９１に示されるようになろう。次に、ピーク−平均電力比を得るために、ピーク電力が項９１の平均電力で単純に除せられる。これは式ｅｑ１１で行なわれる。同様に、図１０の式ｅｑ２０は、図８の送信器回路から送信される信号の平均電力の式である。ここで、いかなる特定の瞬間に送信される信号の電力も信号ＤＭＡＧの平方に比例する。Ｘが５に等しい場合には、信号ＤＭＡＧの大きさは３、４、および５となる。大きさが３となるのは、チップシーケンスＳ₁からＳ₅の２０通りの異なった組合せにおいてであり、大きさが４となるのは１０通りの異なった組合せに対してであり、大きさが５となるのは２通りの異なった組合せに対してである。したがって、図８の回路から送信される信号の平均電力は式ｅｑ２０の項９２に示すように表わすことができる。次に、ピーク−平均電力比を得るために、ピーク電力を項９２で与えられる平均電力で除す。これは式ｅｑ２１によって行なわれる。式ｅｑ２１を式ｅｑ１１と比較すると、図８の回路のピーク−平均電力比が図１の回路のピーク−平均電力比の２分の１以下であることがわかる。これは、図８の回路からの信号を受信できる最大の距離が、図１の回路からの信号を受信できる最大の距離よりもはるかに長いということを意味しているのだからこれは重要な特性である。図１０の式で行なわれるすべての計算を異なったＸの値に対して繰返すことができる。このような計算によって、Ｘが増加するにつれて、図８の送信器によって得られるピーク−平均電力比の改良もまた向上するということがわかる。次に図１１Ａに移ると、Ｘが５に等しい場合の、信号ＭＡＧとその歪んだ表示ＤＭＡＧとの関係がグラフで示されている。ここで、曲線１００上の３つの点１００ａ、１００ｂおよび１００ｃはそれぞれ、大きさが１、３、および５であるＭＡＧ信号が非線形に歪まされ大きさ３、４、および５のＤＭＡＧ信号となったものを示している。これと比較してもし信号ＭＡＧが単に線形態様で増幅されＤＭＡＧ信号を得るのならば、ＭＡＧおよびＤＭＡＧはグラフの原点１０１を通る直線のグラフで示されるであろう。このような線は図１１Ａの参照番号１０２で示されている。もちろん、図１１Ａが、送信される出力信号のピーク−平均電力比を減じるために信号ＭＡＧを非線形に歪ませる態様の一特定例を示すにすぎないことは理解されよう。２つのまた別の例が図１１Ｂおよび図１１Ｃに示される。図１１Ｂにおいて、Ｘが６に等しい場合の、信号ＭＡＧとその非線形に歪まされた表示ＤＭＡＧとの関係が曲線１１０で示されている。この歪みによって、入力信号ＭＡＧのほんの一部分のみが非線形の態様で歪まされている。この部分は参照番号１１０ａで示される。図１１Ｂにおいて、非線形の歪み１１０ａによりＤＭＡＧ信号の少なくともいくつかの大きさが対応するＭＡＧ信号の大きさよりも大きくなっているので、ＤＭＡＧ信号の平均電力はＭＡＧ信号の平均電力よりも大きくなるであろう。同時に、ＤＭＡＧ信号およびＭＡＧ信号のピーク振幅は同じであるので、ピーク電力は同じとなる。図１１Ｃにおいて、信号ＭＡＧとその歪まされた表示ＤＭＡＧとの関係が曲線１２０で示される。この歪みによって、ＭＡＧ信号の大きさが最大から最小へと変化するに伴い、歪んだ出力信号ＤＭＡＧの大きさは可変な率で減少していく。図１１Ｃにおいて、可変な率での非線形歪みによってＤＭＡＧ信号のある大きさがＭＡＧ信号の対応する大きさよりも大きくなっているために、ＤＭＡＧ信号の平均電力はＭＡＧ信号の平均電力よりも大きくなる。しかしここでもまた、ＤＭＡＧ信号とＭＡＧ信号とは同じピーク振幅を有するのでピーク電力は同じとなる。図１１Ａ、図１１Ｂ、および図１１Ｃのすべてにおいて生じる歪みの特性の１つは、歪んだ出力信号ＤＭＡＧが、信号ＭＡＧが最大の大きさを取るときに最大の大きさを取るということである。このＤＭＡＧの最大の大きさをＭＡＧの最大の大きさで除したものがある特定の利得Ｇを規定する。図１１Ａから図１１Ｃにおいて生じる歪みの第２の特性は、入力信号が予め定められた範囲だけ最大の大きさよりも小さいときに、歪んだ信号ＤＭＡＧが信号ＭＡＧよりも利得Ｇ倍だけ大きいということである。ＭＡＧ信号およびＤＭＡＧ信号がこの２つの特性を有する非線形の歪みで表わされる限り、ＤＭＡＧ信号のピーク−平均電力比は改良されたものとなる。次に図１２、１３、１４、および１５Ａから１５Ｃを参照し、図１から図１１Ｃの電子送信器に関連するが異なった原理で動作する第３の電子送信器を説明する。図１２の電子送信器により、ＭＡＧ信号と比較して小さいピーク−平均電力比を有する歪んだ出力信号ＳＤＭＡＧ′が再び発生される。しかしながら、ＳＤＭＡＧ′信号は対応するＭＡＧ信号の発生確率に比例する大きさで発生される。したがって、対応するＭＡＧ信号の大きさが小さくとも、対応するＭＡＧ信号の発生確率が高ければ、ＳＤＭＡＧ′信号の大きさは大きくなる。逆に、対応するＭＡＧ信号の大きさが大きくとも、対応するＭＡＧ信号の発生確率が低ければ、ＳＤＭＡＧ′信号の大きさは小さくなる。図１２において、上述の原理によって動作する電子送信器が示され、エンコーダ回路１３０、デジタルコンバイナ回路１３１、変調器回路１３２、およびアンテナ１３３を含んでいる。図示されているようにこれらの構成要素１３０から１３２はすべて互いに相互接続されている。構成要素１３０、１３２、および１３３はそれぞれ前述の図１の電子送信器の構成要素１０、１２、および１３と同一である。これと比較して、図１２の電子送信器のデジタルチャネルコンバイナ１３１は信号ＳＤＭＡＧ′を発生するという点で異なっている。デジタルチャネルコンバイナ回路１３１の好ましい一実施例が図１３に示される。この実施例は構成要素３１、３２、３３、３４、および１４０を含む。構成要素３１から３４は、図３のデジタルコンバイナ回路の構成要素３１から３４と同様にＳＩＧＮ信号およびＭＡＧ信号を形成する。これらのＳＩＧＮ信号およびＭＡＧ信号はそれぞれ実データをエンコードするチップシーケンスＳ₁からＳ_N内で同時に生じる「１」チップの数から「０」チップの数を引いたものの符号および大きさを示す。これと比較して、構成要素１４０は、信号ＭＡＧの各値を非線形に歪ませた多数の表示ＳＤＭＡＧ′を記憶するメモリである。これらの歪まされた表示ＳＤＭＡＧは、メモリのアドレス入力Ａ_LおよびＡ_Hに送られる信号ＭＡＧおよび信号Ｘによって選択的にアドレス指定されメモリ１４０から読出される。図１３に、メモリ１４０に記憶され、アドレス信号ＸおよびＭＡＧに応答してメモリ１４０から読出されるＳＤＭＡＧ′信号の例を示す表１４１が設けられている。行１４２に示されるＳＤＭＡＧ′信号は、全部で５つのチップシーケンスＳ₁からＳ₅が実データをエンコードするときメモリ１４０から読出され、行１４３に示されるＳＤＭＡＧ′信号は、６つのチップシーケンスＳ₁からＳ₆が実データをエンコードするときメモリ１４０から読出される。Ｘが５に等しい場合には、信号ＭＡＧの大きさは１、３および５となる。大きさが１となるのは、チップシーケンスＳ₁からＳ₅の２０通りの異なった組合せに対してであり、大きさが３となるのは１０通りの異なった組合せに対してであり、大きさが５となるのは２通りの異なった組合せに対してのみである。したがって、ＭＡＧ＝１の発生確率は２０／３２であり、ＭＡＧ＝３の発生確率は１０／３２であり、ＭＡＧ＝５の発生確率は２／３２である。このことは、表１４１のＰＲＯＢと記された列に示されている。ＳＤＭＡＧ′信号を得るためには、対応するＭＡＧ信号の発生確率が大きいときにはその大きさを大きくし、発生確率が小さいときには大きさを小さくする。このことは表１４１のＤＭＡＧ′と記された列に示されている。次に、メモリ１４０に記憶されたＳＤＭＡＧ′信号を得るために、歪まされた大きさＤＭＡＧ′ がそれぞれスケーリングファクタ（たとえば３２÷５）によって乗算される。同様に、Ｘが６に等しいときは、ＭＡＧ信号の値は０、２、４、および６となる。大きさが０となるのはチップシーケンスＳ₁からＳ₆の２０通りの異なった組合せに対してであり、大きさが２となるのは３０通りの異なった組合せに対してであり、大きさが４となるのは１２通りの異なった組合せに対してであり、大きさが６となるのは２通りの異なった組合せに対してである。したがって、対応する出力信号ＳＤＭＡＧを得るために、０、２、４、および６のＭＡＧ信号は非線形に歪まされ、６、５、４、および３となる。このことは表１４１のＤＭＡＧ′と記される列に示されている。次に、メモリ１４０に記憶されたＳＤＭＡＧ′信号を得るために、歪まされた大きさＤＭＡＧ′の各々は３２÷８で乗算される。図１２の回路によって送信される信号のピーク−平均電力比の計算が図１４に示される。この計算において、実データ信号をエンコードするチップシーケンスの数は５と設定され、スケーリングファクタは１に等しく設定される。したがって、ＤＭＡＧ′はＳＤＭＡＧ′に等しい。計算を始めると、図１４の式ｅｑ３０は信号ＤＭＡＧ′における平均電力の式である。いかなる特定の瞬間においても、送信される信号の電力は信号ＤＭＡＧ ′の大きさの平方に比例する。Ｘが５に等しい場合には、信号ＤＭＡＧ′の大きさは５、４、および３となる。大きさが５となるのはチップシーケンスＳ₁からＳ₅の２０通りの異なった組合せに対してであり、大きさが３となるのは１０通りの異なった組合せに対してであり、大きさが５となるのは２通りの異なった組合せに対してである。したがって、図１４の回路から送信される信号の平均電力は式１４の項１５１によって表わされる。次に、ピーク電力を項１５１の平均電力で除することによってピーク−平均電力比が得られる。これは式ｅｑ３１によって行なわれる。式ｅｑ３１と図９の式ｅｑ１１とを比較すると、図１２の回路のピーク−平均電力比が、図１の回路のピーク−平均電力比の４分の１以下になっていることがわかる。したがって、図１２の回路からの信号を受信できる最大の距離は図１の回路からの信号を受信できる最大の距離の４倍より長くなる。図１４で行なわれた計算はすべて異なったＸの値に対して繰返すことができる。そして、このような計算によって、Ｘが増加するにつれて、図１２の送信器によって得られるピーク−平均電力比の向上も増していくことがわかる。次に、図１５Ａに移ると、Ｘが５に等しい場合の信号ＭＡＧとその歪んだ表示ＤＭＡＧ′との関係がグラフに示されている。ここで、曲線１６０上の３つの点１６０ａ、１６０ｂおよび１６０ｃはそれぞれＭＡＧ信号の大きさ１、３、および５が非線形に歪まされＤＭＡＧ′信号の大きさ５、４、および３となったものを示している。これと比較して、もし信号ＭＡＧが単に線形態様で増幅されＤＭＡＧ′信号を得るのならば、ＭＡＧおよびＤＭＡＧ′はグラフの原点１０１を通る直線１０２によってグラフに示されよう。送信される出力信号のピーク−平均電力比を減じるために信号ＭＡＧをどのように非線形に歪ませるかの２つの付加的な例が図１５Ｂおよび図１５Ｃに示される。図１５Ｂに、信号ＭＡＧとその非線形に歪んだ表示ＤＭＡＧ′との関係が曲線１７０で与えられる。この歪みにより、信号ＭＡＧが最小から最大へと変化するに伴い信号ＤＭＡＧ′の大きさは可変な率で減少する。これに比較して、図１５Ａでは、信号ＭＡＧが最小から最大へと変化するに伴い歪んだ信号ＤＭＡＧ′ の大きさは一定の率で減少していく。図１５Ａおよび図１５Ｂで生じる歪みは、ある局面においては、図１１Ａ、図１１Ｂおよび図１１Ｃで生じる歪みのちょうど反対であることに注意されたい。図１５Ａおよび図１５Ｂにおいては、信号ＭＡＧが最小から最大へと変化するに伴い、歪んだ信号ＤＭＡＧ′の大きさは単調に減少していく。一方、図１１Ａ、図１１Ｂおよび図１１Ｃにおいては信号ＭＡＧが最大から最小へと変化するに伴い歪んだ信号ＤＭＡＧの大きさは単調に減少していく。図１５Ｂにおいて、非線形の歪み１７０によって対応するＭＡＧ信号の大きさが頻繁に発生するときＤＭＡＧ′信号の大きさが大きくなるため、ＤＭＡＧ′信号の平均電力はＭＡＧ信号の平均電力よりも大きくなる。同時に、ＤＭＡＧ′信号およびＭＡＧ信号のピーク振幅は同じであるので、ピーク電力も同じとなる。図１５Ｃにおいて、信号ＭＡＧとその歪んだ表示ＤＭＡＧ′との関係が４つの点のセット１８０によって示されている。この歪みによって、ＭＡＧ信号が最小から最大へと変化するに伴い、歪んだ出力信号ＤＭＡＧ′の大きさは増加しそして減少していく。ＭＡＧ信号の大きさが０、２、４、および６であるとき、信号ＤＭＡＧ′の大きさはそれぞれ、５、６、４、および３となる。これは図１３の表の行１４３に示される歪みに対応する。図１５Ｃにおいて、非線形の歪み１８０によって対応するＭＡＧ信号の大きさが頻繁に生じるときＤＭＡＧ′信号の大きさが大きくなるので、ＤＭＡＧ′信号の平均電力はＭＡＧ信号の平均電力よりも大きくなる。そしてここでもまた、ＤＭＡＧ′信号およびＭＡＧ信号のピーク振幅は同一であるので、ピーク電力も同一である。図１５Ａ、図１５Ｂおよび図１５Ｃのすべてにおいて生じる歪みの特性は、信号ＭＡＧの大きさが最も頻繁に生ずる大きさであるときに歪んだ出力信号ＤＭＡＧ′の大きさが最大になるということである。図１５Ａおよび図１５Ｂに示すようにＤＭＡＧ′信号の大きさのピークはＭＡＧ信号が最小であるときに生じ得、または、図１５Ｃに示すように、ＭＡＧ信号が最大と最小との間にあるときに生じ得る。図８および図１２の送信器からの歪んだ信号にエンコードされたデータビットを回復するためには、これら歪んだ信号を、歪んだ信号を発生するために用いられた利得の逆数である利得を有する受信器回路を通して送る。この動作によって歪みのないＭＡＧ信号が再び発生される。次に、この発明の譲受人に譲渡される「加算非同期ビットシーケンスのためのデコーダ」と題されたＲ．ショート，Ｃ，ラシュフォース，およびＺ．シェ（Xie ）による米国特許第５，０３１，１７３号などに教示されているような従来の態様で、歪んでいないＭＡＧ信号からデジタル入力信号Ｄ₁からＤ_Nが回復される。歪んだＤＭＡＧ′信号から歪んでいないＭＡＧ信号を再び発生させる方策を示す一例が図１６に示されている。ここで、ＭＡＧと記された列が信号の大きさ１、３、および５を示している。そしてＤＭＡＧ′と記された列が対応する信号の大きさ５、４、および３を示している。これは図１５Ａに示される歪みと同一である。また、図１６には、Ｇと記された列に、歪んだ信号ＤＭＡＧ′を得るためには信号ＭＡＧに乗算せねばならない利得が示されている。さらに、ＩＧと記された列に、元のＭＡＧ信号を再び発生させるために歪んだ信号ＤＭＡＧ′に乗算せねばならない逆数である利得が示されている。このＩＧ列に示される逆数である利得はＭＡＧ信号を再び発生させるために受信器回路によって用いられる利得である。この発明のさまざまな好ましい実施例を詳細に説明してきた。しかしながら、加えて、この発明の本質および精神から逸脱することなくこれらの好ましい実施例の細部に多くの変更および修正を加えることができる。たとえば、図９のデジタルコンバイナ回路内の構成要素３１から３４をすべて、図４の構成要素４１から４４、または図６の構成要素５１から５３、または図７の構成要素６１から６２と置き換えることができる。同様に、図１３のデジタルコンバイナ回路の構成要素３１から３５はすべて、図４の構成要素４１から４４、または図６の構成要素５１から５３、または図７の構成要素６１から６２と置き換えることができる。また、別の修正案として、図１１Ａから図１１Ｃおよび図１５Ａから図１５Ｂに関連して説明した歪みをアナログ入力信号に印加してもよい。たとえば、図１１Ａにおいて、信号ＭＡＧは連続的に０から５へと変化する大きさを有するアナログ入力信号であってもよい。そして信号ＤＭＡＧは連続的に３から５へと変化する大きさを持ったアナログ出力信号であってもよい。アナログ信号ＤＭＡＧを発生するためには、曲線１００によって与えられる利得によってアナログ信号ＭＡＧを単純に乗算する。同様に、図１５Ａにおいて、信号ＭＡＧは連続的に０から５へと変化するアナログ入力信号であってもよい。そして信号ＤＭＡＧ′は連続的に３から５．５へと変化するアナログ出力信号であってもよい。このようなアナログＤＭＡＧ′信号は、アナログＭＡＧ信号を曲線１６０によって与えられる利得で乗算することによって発生される。したがって、この発明は図示された好ましい実施例の詳細にまで限定されるものではなく、添付された請求の範囲によって規定されることが理解される。

【手続補正書】【提出日】１９９７年１１月１１日【補正内容】請求の範囲１．低いピーク−平均電力比を有する電子データ送信システムであって、入力信号（Ｓ₁−Ｓ_N）を受取りこれに応答して前記入力信号の発生確率が高い（２０／３２）ときには大きな大きさ（たとえば５（３２／５））の出力信号を発生し、前記入力信号の発生確率が低い（２／３２）ときには小さな大きさ（たとえば３（３２／５））の前記出力信号を発生することで、歪んだ出力信号（ＳＩＧＮおよびＳＭＡＧ′）を発生する送信器回路（図１２、図１３）と、通信チャネルを渡って前記歪んだ出力信号を受信するよう結合され、前記歪んだ信号を発生させた利得の逆数である利得によって前記歪んだ出力信号を増幅することによって前記入力信号を再び発生させる（２１頁２１〜２３行）受信器回路とを含む、電子データ送信システム。２．前記入力信号は、並行して同期された「１」および「０」チップの多数のシーケンス（図１２のＳ₁−Ｓ_N）からなるデジタル入力信号であり、前記入力信号の大きさは同時に生じる「１」チップの数から「０」チップの数を引いた絶対値（図１３のＭＡＧ）であり、前記歪んだ出力信号（図１３のＳＤＭＡＧ′）は、前記入力信号の大きさが最小であるとき大きさが最大となる、請求項１に記載の電子データ送信システム。３．前記歪んだ出力信号は、前記入力信号の大きさが最小から最大へと変化するに伴い、ゼロではない大きさへと単調に減少する（図１５Ａ）、請求項２に記載の電子データ送信システム。４．前記歪んだ出力信号は、前記入力信号の大きさが最小から最大へと変化するに伴い、一定の率で単調に減少する（図１５Ａ）、請求項２に記載の電子データ送信システム。５．前記歪んだ出力信号は、前記入力信号の大きさが最小から最大へと変化するに伴い、可変な率で単調に減少する（図１５Ｂ）、請求項２に記載の電子データ送信システム。６．前記送信器回路は、前記同期されたチップシーケンス内で同時に生じる「１」チップの数から「０」チップの数を引いたものを示す符号化された多ビットデジタル信号を形成する論理回路（３１、３２、３３）と、前記符号化された多ビットデジタル信号の大きさによってアドレス指定され、これに応答して前記歪んだ出力信号の大きさを発生するメモリ回路（１４０）とを含む、請求項２に記載の電子データ送信システム。７．前記送信器回路は、前記同期されたチップシーケンス内で同時に生じる「１」チップの数を示す符号化されていない多ビットデジタル信号（ＭＡＧ′）を形成する論理回路（図７の６１、６２）と、前記符号化されていない多ビットデジタル信号によってアドレス指定され、これに応答して前記歪んだ出力信号を発生するメモリ回路（図７の６３）とを含む、請求項２に記載の電子データ送信システム。８．前記入力信号は、並行して同期された「１」および「０」チップの多数のシーケンスからなるデジタル入力信号であって、前記入力信号の大きさは、同時に生じる「１」チップの数から「０」チップの数を引いた絶対値であり、前記歪んだ出力信号の大きさは、前記入力信号の大きさが最小から最大へと変化するに伴い、増加しその後減少する（図１５Ｃ）、請求項１に記載の電子データ送信システム。９．前記送信器回路は、前記同期されたチップシーケンス内で同時に生じる「１」チップの数から「０」チップの数を引いたものを示す符号化された多ビットデジタル信号を形成する論理回路（３１、３２、３３）と、前記符号化された多ビットデジタル信号の大きさによってアドレス指定され、これに応答して前記歪んだ出力信号の大きさを発生するメモリ回路（１４０）とを含む、請求項８に記載の電子データ送信システム。１０．前記送信器回路は、前記同期されたチップシーケンス内で同時に生じる「１」チップの数を示す符号化されていない多ビットデジタル信号を形成する論理回路（図７の６１、６２）と、前記符号化されていない多ビットデジタル信号によってアドレス指定され、これに応答して前記歪んだ出力信号を発生するメモリ回路（図７の６３）とを含む、請求項８に記載の電子データ送信システム。１１．前記入力信号はアナログ入力信号であって（図１５Ａ）、前記歪んだ出力信号は、前記入力信号の大きさが最小であるときに大きさが最大となる、請求項１に記載の電子データ送信システム。１２．前記歪んだ出力信号は、前記入力信号の大きさが最小から最大へと変化するに伴い、ゼロではない大きさへ単調に減少する（図１５Ａ）、請求項１１に記載の電子データ送信システム。１３．前記歪んだ出力信号は、前記入力信号の大きさが最小から最大へと変化するに伴い、一定の率で単調に減少する（図１５）、請求項１１に記載の電子データ送信システム。１４．前記歪んだ出力信号は、前記入力信号の大きさが最小から最大へと変化するに伴い、可変な率で単調に減少する（図１５Ｂ）、請求項１１に記載の電子データ送信システム。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ジャロゥレンツィ，トーマス・ロバートアメリカ合衆国、84117 ユタ州、ソルト・レイク・シティ、コブル・クリーク、 5214、ナンバー・９・エフ (72)発明者マトラック，デイビッド・ウィリアムアメリカ合衆国、84105 ユタ州、ソルト・レイク・シティ、イー・プリンストン・アベニュー、1672 (72)発明者グリフィン，ダン・マイケルアメリカ合衆国、84010 ユタ州、バウンティフル、オークリッジ・レーン、1086

Claims

【特許請求の範囲】１．低いピーク−平均電力比を有する電子データ送信システムであって、入力信号を受取りこれに応答して前記入力信号の発生確率が高いときには大きな大きさの出力信号を発生し、前記入力信号の発生確率が低いときには小さな大きさの前記出力信号を発生することで、歪んだ出力信号を発生する送信器回路と、通信チャネルを渡って前記歪んだ出力信号を受信するよう結合され、前記歪んだ信号を発生させた利得の逆数である利得によって前記歪んだ出力信号を増幅することによって前記入力信号を再び発生させる受信器回路とを含む、電子データ送信システム。２．前記入力信号は、並行して同期された「１」および「０」チップの多数のシーケンスからなるデジタル入力信号であり、前記入力信号の大きさは同時に生じる「１」チップの数から「０」チップの数を引いた絶対値であり、前記歪んだ出力信号は、前記入力信号の大きさが最小であるとき大きさが最大となる、請求項１に記載の電子データ送信システム。３．前記歪んだ出力信号は、前記入力信号の大きさが最小から最大へと変化するに伴い、ゼロではない大きさへと単調に減少する、請求項２に記載の電子データ送信システム。４．前記歪んだ出力信号は、前記入力信号の大きさが最小から最大へと変化するに伴い、一定の率で単調に減少する、請求項２に記載の電子データ送信システム。５．前記歪んだ出力信号は、前記入力信号の大きさが最小から最大へと変化するに伴い、可変な率で単調に減少する、請求項２に記載の電子データ送信システム。６．前記送信器回路は、前記同期されたチップシーケンス内で同時に生じる「１」チップの数から「０」チップの数を引いたものを示す符号化された多ビットデジタル信号を形成する論理回路と、前記符号化された多ビットデジタル信号の大きさによってアドレス指定され、これに応答して前記歪んだ出力信号の大きさを発生するメモリ回路とを含む、請求項２に記載の電子データ送信システム。７．前記送信器回路は、前記同期されたチップシーケンス内で同時に生じる「１」ップの数を示す符号化されていない多ビットデジタル信号を形成する論理回路と、前記符号化されていない多ビットデジタル信号によってアドレス指定され、これに応答して前記歪んだ出力信号を発生するメモリ回路とを含む、請求項２に記載の電子データ送信システム。８．前記入力信号は、並行して同期された「１」および「０」チップの多数のシーケンスからなるデジタル入力信号であって、前記入力信号の大きさは、同時に生じる「１」チップの数から「０」チップの数を引いた絶対値であり、前記歪んだ出力信号の大きさは、前記入力信号の大きさが最小から最大へと変化するに伴い、増加しその後減少する、請求項１に記載の電子データ送信システム。９．前記送信器回路は、前記同期されたチップシーケンス内で同時に生じる「１」チップの数から「０」チップの数を引いたものを示す符号化された多ビットデジタル信号を形成する論理回路と、前記符号化された多ビットデジタル信号の大きさによってアドレス指定され、これに応答して前記歪んだ出力信号の大きさを発生するメモリ回路とを含む、請求項８に記載の電子データ送信システム。１０．前記送信器回路は、前記同期されたチップシーケンス内で同時に生じる「１」チップの数を示す符号化されていない多ビットデジタル信号を形成する論理回路と、前記符号化されていない多ビットデジタル信号によってアドレス指定され、これに応答して前記歪んだ出力信号を発生するメモリ回路とを含む、請求項８に記載の電子データ送信システム。１１．前記入力信号はアナログ入力信号であって、前記歪んだ出力信号は、前記入力信号の大きさが最小であるときに大きさが最大となる、請求項１に記載の電子データ送信システム。１２．前記歪んだ出力信号は、前記入力信号の大きさが最小から最大へと変化するに伴い、ゼロではない大きさへ単調に減少する、請求項１１に記載の電子データ送信システム。１３．前記歪んだ出力信号は、前記入力信号の大きさが最小から最大へと変化するに伴い、一定の率で単調に減少する、請求項１１に記載の電子データ送信システム。１４．前記歪んだ出力信号は、前記入力信号の大きさが最小から最大へと変化するに伴い、可変な率で単調に減少する、請求項１１に記載の電子データ送信システム。