JP3603964B2 - 頻繁に生じる信号を歪ませることに基づいてピーク−平均電力比を低減するデータ送信システム - Google Patents
頻繁に生じる信号を歪ませることに基づいてピーク−平均電力比を低減するデータ送信システム Download PDFInfo
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Description
発明の背景
この発明は、通信システムに関し、より特定的には、一点−多点CDMA通信システムに関する。
ここで使用する際には、「一点−多点」という用語は、１つの特定の地点に位置付けられた単一の送信局が、他のいくつかの異なった地点に位置付けられた多数の受信局に別個のデータシーケンスを送る、通信システムを指す。すなわち、第１のデータシーケンスD1は第１の受信局に送られ、第２のデータシーケンスD2は第２の受信局に送られる。そして、これらすべてのデータシーケンスは同時に送られる。
このようなシステムを動作させる１つの方策は、送信局が、各受信局によって周波数が異なる無線チャネルにより、振幅変調されたまたは周波数変調されたまたは位相変調された信号として各データシーケンスを送るようにすることである。しかしながらその通信システム内の受信局の総数が多ければ、対応して多数の別個の周波数帯域が必要となる。代替的に、送信局が、別個のケーブルを通じて各データシーケンスをそれぞれの受信局に送ることもできる。しかしながら、受信局が送信局から遠くに位置付けられていると、あまりにも多くの接続ケーブルが必要となる。
これに比較して、一点−多点CDMA通信システムにおいては、送信局はすべてのデータシーケンスを単一の無線チャネルまたは単一のケーブルのいずれかによって送る。ここで、「CDMA」という用語は、「符号分割多元接続」を意味する。CDMAシステムにおいては、データシーケンスを受信する受信局に一意のそれぞれの拡散コードによって、送信局は送信局が送るデータシーケンスの各々をエンコードする。すべての受信局に対するこのエンコードされたデータは、１つの周波数帯域内の単一の無線チャネル／ケーブルによって、すべての受信局に同時に送られる。そして、各受信局において、送信局においてデータシーケンスをエンコードするために使用されたのと同じ拡散コードによって複合CDMA信号を乗算することによって、いずれの特定のシーケンス内のデータも回復される。
先行技術によるCDMA通信システムの一例が、「単一チャネル内で同時に送信される多数のビットシーケンスをデコードするための方法および装置（Method and Apparatus for Decoding Miltiple Bit Sequences That Are Transmitted Simultaneously in a Single Channel）」と題されたラシュフォース他（Rushforth,et al.）による米国特許第4,908,836号に記載されている。また、別のCDMA通信システムが、「加算非同期ビットシーケンスのためのデコーダ（Decoder for Added Asynchronous Bit Sequences）」と題されたショート他（Short,et al.）による米国特許第5,031,173号に記載されている。これら両特許は、この発明の譲受人に譲渡される。
先行技術においては、CDMA通信システムの送信局は、同時に送られるすべてのエンコードされたデータシーケンスをアナログ回路によって組合せる。そしてこの回路は、同時に送信されるデータシーケンスの各々に対し別個のIF段階を含む。したがって、同時に送信されるデータシーケンスの数が多くなると、このような送信器では大量の回路が必要となる。
さらに、先行技術においては、同時に送信されるデータシーケンスの数が増加するに伴い、送信局からの複合信号のピーク−平均電力比も増加する。ピーク電力に制約のあるチャネル上で送信を行なうときには、このことが問題となる。なぜならば、これは、同時データシーケンスの数が増加するにつれて送信される信号の平均電力が減じられるということだからである。そして、平均電力が減少するにつれて、信号を受信することができる最大距離も減少する。
したがって、この発明の主たる目的は、上述の欠点を克服する改良された一点−多点通信システムを提供することである。
発明の概要
この発明により、電子データ送信システムは、低いピーク−平均電力比を有し、並行して同期される「１」および「０」のチップの多数のシーケンスからなるデジタル入力信号を受信しこれに応答して歪んだ出力信号を発生する送信器回路を含む。より特定的には、この歪んだ出力信号はその入力信号の発生確率が高いときには大きな大きさで発生され、入力信号の発生確率が低いときには小さな大きさで発生される。この歪んだ出力信号は次に通信チャネルを渡って受信器回路に送られ、受信器回路は歪んだ信号を発生させた利得の逆数である利得によって、歪んだ出力信号を増幅することにより入力信号を再び発生させる。
一実施例においては、入力信号の大きさが最小であるとき歪んだ出力信号の大きさは最大となる。ここで、入力信号の大きさとは、同時に生じる「１」のチップの数から「０」のチップの数を引いた絶対値である。入力信号の大きさが最小から最大へと変化するに伴い、この歪んだ出力信号はゼロではない大きさへと単調に減少していく。歪んだ出力信号の大きさの減少は、一定の率でもまたは可変な率でも起こり得る。
別の実施例においては、入力信号の大きさが最小から最大へと変化するに伴い、歪んだ出力信号の大きさはまず増加し次に減少する。
歪んだ出力信号を発生するため、送信器回路の一実施例は、同期されたチップシーケンス内で同時に生じる「１」チップの数から「０」チップの数を引いたものを表わす符号化された多ビットデジタル信号を形成する論理回路およびメモリ回路を含む。このメモリ回路は、符号化された多ビットデジタル信号の大きさによってアドレス指定される。そしてこれに応答してメモリは歪んだ出力信号の大きさを発生する。
別の実施例においては、送信器回路からの歪んだ出力信号は、同期されたチップシーケンス内で同時に生じる「１」チップの数を示す符号化されていない多ビットデジタル信号を形成する論理回路およびメモリ回路によって発生される。このメモリ回路は符号化されていない多ビットデジタル信号によってアドレス指定される。そしてこれに応答してメモリは歪んだ出力信号を発生する。
【図面の簡単な説明】
図１は、この発明の好ましい１実施例を構成する電子送信器を示す。
図2Aは、図１の電子送信器内で発生する信号の１セットを示す。
図2Bは、やはり図１の電子送信器内で発生する信号の他のセットを示す。
図３は、図１の電子送信器内に含まれるデジタルコンバイナ回路の内部構造の一例を示す。
図４は、図１の電子送信器内に含まれるデジタルコンバイナ回路の内部構造の他の例を示す。
図５は、図１の電子送信器内に含まれるデジタルコンバイナ回路の内部構造の他の例の基礎を提供する式のセットである。
図６は、図５の式に基づいたデジタルコンバイナ回路の内部構造を示す。
図７は、図１の電子送信器内に含まれるデジタルコンバイナ回路の内部構造のさらに別の例を示す。
図８は、この発明の第２の好ましい実施例を構成し、図１の送信器よりも改良されたピーク−平均電力比を有する第２の電子送信器を示す。
図９は、図８の電子送信器内に含まれるデジタルコンバイナ回路の内部構造の一例を示す。
図10は、図８の電子送信器のピーク−平均電力比を、図１の電子送信器のピーク−平均電力比と比較する式のセットである。
図11Aは、図８の電子送信器内で発生する信号MAGと信号DMAGとの関係の一例を示す。
図11Bは、図８の電子送信器内で発生する信号MAGと信号DMAGとの関係の別の例を示す。
図11Cは、図８の電子送信器内で発生する信号MAGと信号DMAGとの関係のさらに別の例を示す。
図12は、この発明の第３の好ましい実施例を構成し図１および図８の送信器よりも改良されたピーク−平均電力比を有する、第３の電子送信器を示す。
図13は、図12の電子送信器内に含まれるデジタルコンバイナ回路の内部構造の一例を示す。
図14は、図12の電子送信器のピーク−平均電力比を与える式のセットである。
図15Aは、図12の電子送信器内で発生する信号MAGと信号DMAG′との関係の一例を示す。
図15Bは、図12の電子送信器内で発生する信号MAGと信号DMAG′との関係の別の例を示す。
図15Cは、図12の電子送信器内で発生する信号MAGと信号DMAG′との関係のさらに別の例を示す。
図16は、受信器内で、DMAG′信号からどのようにMAG信号が再び発生するのかの一例を示す。
詳細な説明
図１を参照し、この発明の好ましい一実施例を構成する電子送信器を詳細に説明する。この電子送信器は、エンコーダ回路10、デジタルコンバイナ回路11、変調器回路12、およびアンテナ13を含む。図１に示すようにこれらの構成要素10から13はすべて互いに相互接続されている。
動作時は、エンコーダ回路10が複数のデジタル入力信号D1からDNを受信する。これらのデジタル入力信号は各々、「１」と「０」とのビットのシーケンスからなる。これらのすべてのシーケンス内のビットはともに同期されている。
エンコーダ回路10内で、デジタル入力信号D1からDNは「１」および「０」のチップのそれぞれのシーケンスとしてエンコードされる。図１に、これらのチップシーケンスは信号S1からSNとして示されている。これらチップシーケンスもまたすべてともに同期されている。
チップシーケンスS1を生成するため、デジタル入力信号D1はコードC1でエンコードされる。これは、エンコーダ回路10内の排他的論理和ゲート10aによって行なわれる。他の各チップシーケンスも同様の態様で生成される。たとえば、チップシーケンスSNは、デジタル入力信号DNをコードCNでエンコードすることによって生成される。これは、エンコーダ回路10内の排他的論理和ゲート10nによって行なわれる。
図2Aは、デジタル入力信号D1、コードC1、および排他的論理和ゲート10aによって生成されるチップシーケンスS1の特定の１例を示す。この例において、デジタル入力信号D1内の各ビットは６つのチップからなるコードでエンコードされる。これら６つのチップは、１、０、０、１、１、１として示されている。入力信号D1内の各ビットに対してこれら６つのチップが繰返される。信号S1を発生するため、信号D1の各ビットに対しコードC1の６つのチップすべてによって排他的論理和演算を行なう。
同期されたチップシーケンスS1からSNが、エンコーダ回路10からデジタルコンバイナ回路11へ送られる。次に、デジタルコンバイナ回路11内で、同期されたチップシーケンスS1からSN内で同時に発生する「１」のチップの数から「０」のチップの数を引いた数を示す符号化された多ビットデジタル信号が発生される。出力11a上の信号SMAGはこの多ビットデジタル信号の大きさを示し、出力11b上の信号SIGNは符号を表わす。
図2Bは、デジタルコンバイナ回路11が同期されたチップシーケンスS1からSNから発生するSMAG信号およびSIGN信号の特定の１例を示す。図2Bのこの例において、デジタルコンバイナ11は全部で５つのチップシーケンスS1からS5を受取る。
シーケンスS1からS5内のチップがそれぞれ、０、０、０、０、０であると、「１」チップの数引く「０」チップの数は−５となる。これは、図2Bの列20、行22のエントリによって示されている。同様に、シーケンスS1からS5内のチップがそれぞれ１、０、０、０、０であると、「１」チップの数引く「０」チップの数は−３となる。これは、図2Bの列20、行23のエントリによって示されている。
図2Bの他の行は各々同時に生じる、チップのさまざまな組合せを示している。図2Bの列20は「１」チップの数引く「０」チップの数に対応する符号および大きさを示す。
図2Bの列20の各エントリに対し、列21に別の対応するエントリが示されている。この列21のエントリは、列20の対応するエントリを予め定められたスケーリングファクタで乗算することによって得られる。図2Bにおいては、スケーリングファクタ32÷５が例として使用されている。デジタルコンバイナ回路11の出力11a上の信号SMAGは、列21のエントリの大きさを与える多ビットデジタル信号である。そして出力11b上の信号SIGNは、列21のエントリの符号を与える。
信号SMAGおよびSIGNはいずれも、デジタルコンバイナ回路11から変調器回路12へ送られる。これに応答して、変調器回路12は正弦アナログ出力信号OSを発生し、アンテナ13がこれを送信する。この出力信号OSのピーク振幅はSMAG信号の大きさによって決定され、位相はSIGN信号によって決定される。
出力信号OSを発生するため、変調器回路12は、デジタルアナログ変換器12a、RF発振器12b、移相器12c、およびRF増幅器12dを含み、図１に示すようにこれらは相互接続されている。動作時は、RF発振器12bからのOSC信号とともにSIGN信号が移相器12cに送られる。これに応答して、移相器は信号OSCPを発生する。信号OSCPは、SIGN信号が負の符号を示すときに位相が180゜シフトされるという点を除いては信号OSCと同じものである。変調器回路12においては、また、SMAG信号がデジタルアナログ変換器12aを通じて送られ、アナログ信号SAを発生する。次に、出力信号OSを発生するため、信号OSCPはRF増幅器12dを通じて送られる。増幅器の利得は、SA信号の大きさに比例するように置かれる。
次に図３に移り、デジタルコンバイナ11の好ましい一実施例の内部構造を説明する。この図３の実施例は、１対のデジタル加算器回路31および32、デジタル減算器回路33、制御回路34、ならびにメモリ回路35を含む。図３に示すようにこれらの回路31から35はすべて互いに相互接続されている。
動作時は、デジタル加算器回路31が、チップシーケンスS1からSN内で同時に生じるすべての「１」チップを合計する。同時に、デジタル加算器回路32が、制御回路34を通過しチップシーケンス内で同時に生じる「０」チップをすべて合計する。次に、デジタル減算器回路33が、加算器回路32が形成した合計を加算器回路31が形成した合計から引く。これによって、出力33a上で発生するMAG信号が生成され、また、出力33b上のSIGN信号が生成される。信号MAGは、チップシーケンス内で同時に生じ、実データをエンコードする、「１」チップの数引く「０」チップの数の２進表示である。
たとえば、デジタル入力信号D1からDNの総数が32であってよい。しかしながら、32個の入力信号がすべて常に存在する必要はない。ある時間期間の間、５つの入力信号D1からD5しか存在しないかもしれない。また他の時間間隔においては、６つの入力信号D1からD6が存在するかもしれない。しかしながら、信号D1からはDNは「１」および「０」の状態しか有さないのであるから、たとえデジタル入力信号D1からDNのいくつかが実データ信号ではないとしても、チップシーケンスS1からSNは各々常に「１」状態または「０」状態にあることになる。したがって、すべてのデジタル入力信号が存在するわけではない場合に、正しいMAG信号を発生するため、制御回路34が設けられている。
制御回路34内で、チップシーケンスS1からSNの各々に対して、対応するイネーブル信号E1からENによって排他的論理和演算を行なう。イネーブル信号Eiが「１」であれば、対応するチップシーケンスSi内のすべてのチップは、加算器回路32に送られる前に反転される。逆に、もしイネーブル信号Eiが「０」であれば、対応するチップシーケンスSi内のすべてのチップは反転されないままで加算器回路32に送られる。
反転されないままで加算器回路32に送られるチップシーケンスS1からSNの各々は加算器回路31および32の両者によってその「１」チップを合計される。その結果、減算器回路33でこれらが減算されるときにこの合計は消去される。結果的に、信号MAGは、実データをエンコードする信号S1からSN内の「１」チップの数から「０」チップの数を引いた大きさにちょうどなる。
信号MAGは、メモリ35上のアドレス入力の１セットALに送られる。同時に、外部で発生されたデジタル制御信号Ｘがメモリ35上のアドレス入力の他のセットAHに送られる。この制御信号Ｘは、実データをエンコードししたがって組合せる必要のあるチップシーケンスの総数を示す。たとえば、５つのチップシーケンスS1からS5が実データをエンコードしていれば、Ｘは５に等しい。６つのチップシーケンスS1からS6が実データをエンコードしていれば、Ｘは６に等しい。
メモリ35は信号MAGの各値を線形にスケーリングした多数の積SMAGを記憶する。これらの線形にスケーリングされた積は、メモリアドレス入力ALおよびAHに送られる信号によって選択的にアドレス指定されメモリ35から読出される。こうして、メモリ35からの出力信号SMAGは、組合されるチップシーケンスの総数に依存して、信号MAGに異なったスケーリングをした倍数となり得る。
たとえば、５つのチップシーケンスS1からS5が組合されるときは、信号MAGは０から５まで変化する。したがって、対応する出力信号SMAGを０から32まで変化させるためには、信号MAGにスケーリングファクタ32÷５を掛けたものをメモリに記憶し、メモリから読出す。これは、図３の表36の行36aのエントリに示されている。同様に、６つのチップシーケンスS1からS6が組合されるときには、MAGは０から６まで変化する。したがって、出力信号SMAGが０から32まで変化し続けるためには、信号MAGにスケーリングファクタ32÷６を掛けたものがメモリに記憶されメモリから読出される。このことは、表36の行36bのエントリに示される。
入力信号MAGの最大の大きさが変化する一方、出力信号SMAGを固定範囲内に維持することにより、さまざまなピーク電力制約を満たすことができる。たとえば、図１の増幅器12dは、この増幅器が適正に動作するためには超えてはならないピーク電力限界を有するであろう。同様に、アンテナ13からの信号には、FCCなどの政府機関によって課されるピーク電力制限があるであろう。
次に、図４を参照し、デジタルコンバイナ11の他の好ましい実施例の内部構造を説明する。この図４の実施例は、デジタル加算器回路41、１対のデジタル減算器回路42および43、制御回路44、ならびにメモリ回路45を含む。図４に示すようにこれらの構成要素41から45はすべて相互接続されている。
動作時には、制御回路44はチップシーケンスS1からSNを加算器回路41に選択的に通す。これは、制御回路44内に含まれるANDゲート44aから44nのセットによって行なわれる。ANDゲート44aから44nの各々は、チップシーケンスSiをそれぞれ１つ受取り、また、対応するイネーブル信号Eiを受取る。ただし「ｉ」は「１」から「Ｎ」までの範囲にある。イネーブル信号Eiが「１」であるときは、対応するチップシーケンスSiは加算器41に通される。一方、イネーブル信号Eiが「０」であるときには、対応するチップシーケンスSiは加算器回路41に通ることを禁じられる。
加算器回路41は、同期されたチップシーケンスSiからSN内で同時に生じ、制御回路44を通されたすべての「１」チップを合計する。この合計は次に、出力41aによって減算器回路42および43の両者に送られる。減算器回路42において、実データをエンコードするチップシーケンスの総数Ｘからこの加算器回路41からの合計が引かれる。この減算演算によって、減算器出力42a上に信号が発生する。
回路43は、出力41a上の信号から出力42a上の信号を引くことによって動作する。これら２つの信号はそれぞれ実データをエンコードするチップシーケンスS1からSN内で同時に生じる「０」チップの数および「１」チップの数をそれぞれ示す。したがって、減算器回路43からの信号SIGNおよびMAGはそれぞれ、信号S1からSN内で同時に生じ実データをエンコードする「１」チップの数から「０」チップの数を引いたものの符号および大きさを与える。
減算器回路43からの信号MAGは、メモリ45上のアドレス入力の１セットALに送られる。同時に、外部で発生されたデジタル制御信号Ｘがメモリ45上のアドレス入力の他のセットAHに送られる。このメモリ45は、上述の図３のメモリ35と同じものである。すなわち、メモリ45は信号MAGの各値を線形にスケーリングした多数の積を記憶する。そしてアドレス入力ALおよびAH上の信号によってこれらの線形にスケーリングされた積が選択的にアドレス指定されメモリ45から読出される。したがって、メモリ45からの出力信号SMAGは、実データをエンコードするチップシーケンスの総数Ｘに依存して、信号MAGを特定のスケールで線形にスケーリングした倍数である。
次に、図５および図６を参照して、デジタルコンバイナ回路11のさらなる好ましい実施例を説明する。この実施例は、図６に示す内部構造を有し、図６の構造の基礎は図５に示す式のセットによって与えられる。
図５の式eq1は、信号MAGが、チップシーケンスS1からSN内で同時に生じ、実データをエンコードする「１」チップの数から「０」チップの数を引いたものの多ビット２進表示であることを示している。式eq2は、式eq1の「０」チップの数は、実データをエンコードするチップシーケンスの総数Ｘから式eq1の「１」チップの数を引いたものとして表わすことができることを示している。式eq2を式eq1に代入すると、式eq3が得られる。次に式eq3のさまざまな項を再配置することによって式eq4が得られる。
式eq4は、信号MAGは、チップシーケンスS1からSN内で同時に生じ実データをエンコードする「１」チップの数の２倍から実データをエンコードするチップシーケンスの総数Ｘを引いたものに等しいことを示している。この式eq4が、図６のデジタルコンバイナ回路の基礎である。
図６の実施例は、加算器回路51、減算器回路52、制御回路53、およびメモリ回路54を含む。図６に示すようにこれらの構成要素51から54はすべて相互接続されている。
動作時は、制御回路53は実データをエンコードするチップシーケンスをすべて加算器回路51に通す。そして、実データをエンコードしない他のチップシーケンスはすべて加算器51に到達することを禁止される。これは、前述の図４の制御回路44と同じ内部構造を有する制御回路53を設けることによって達成される。
チップシーケンスS1からSN内で同時に生じ、制御回路53を通るすべての「１」チップは加算器回路51によって合計される。その結果としての合計が加算器の出力51a上に発生する。加算器51からのこの合計は最も重要性のないビットに「０」を添えることによって２で乗算される。そしてこれが図６の参照番号55に示されている。
減算器回路52は、加算器回路51の形成した和の２倍から実データをエンコードするチップシーケンスの総数Ｘを引く。したがって、減算器回路52は図５の式eq4に示される減算演算を行なう。したがって、減算器回路52からの信号SIGNおよびMAGはそれぞれ、チップシーケンスS1からSN内で同時に発生し実データをエンコードする「１」チップの数から「０」チップの数を引いたものの符号および大きさを示す。
減算器回路52からの信号MAGは、メモリ54上のアドレス入力の１セットALに送られる。同時に、制御信号Ｘがメモリ54上のアドレス入力の他のセットAHに送られる。ここでもまた、メモリ54は、信号MAGの各値を線形にスケーリングした多数の積を記憶するという点で、上述のメモリ35および45と同じである。これらの線形にスケーリングされた積は、アドレス入力ALおよびAH上の信号によって選択的にアドレス指定されメモリ54から読出される。したがって、メモリ54からの出力信号SMAGは、実データをエンコードするチップシーケンスの総数Ｘに依存して、信号MAGを特定のスケールで線形にスケーリングした倍数である。
次に、図７を参照して、デジタルコンバイナ回路のさらなる好ましい実施例の内部構造を説明する。この図７の実施例は、加算器回路61、制御回路62、およびメモリ回路63を含む。図７に示すように、これらの構成要素はすべて互いに相互接続されている。
制御回路62は、前述の図４の制御回路44と同じ態様で動作し同じ内部構造を有する。したがって、加算器61は、実データをエンコードするチップシーケンスS1からSN内で生じる「１」チップを合計するのみである。この合計は、加算器61からの出力61a上で生じる信号MAG′によって示される。
信号MAG′はメモリ63上のアドレス入力の１セットALに送られる。同時に、外部で発生されたデジタル制御信号Ｘがメモリ63上のアドレス入力の他のセットAHに送られる。信号MAG′およびＸの各組に対しての、チップシーケンスS1からSN内で同時に生じ実データをエンコードする「１」チップの数から「０」チップの数を引いたものが、図５の式eq4によって与えられる。したがって、信号ＸおよびMAG′によってアドレス指定される各記憶場所に、メモリ63は、対応するSIGNおよびSMAG信号を記憶する。これら記憶された信号SIGNおよびSMAGは、メモリのアドレス入力ALおよびAHに送られる信号MAG′およびＸによって選択的にアドレス指定されメモリ63から読出される。
たとえば、５つのチップシーケンスS1からS5のみが実データをエンコードする場合を考える。この場合、Ｘは５に等しくなり、信号MAG′は０、１、２、３、４、および５の値を取るであろう。これは、図７の表64の左手の列に示されている。
また、表64の中央の列には、Ｘ信号およびMAG′信号の各組合せに対応するSIGN信号およびMAG信号が示されている。たとえば、信号MAG′が４に等しければ、チップシーケンスS1からS5は５つの「１」チップおよび１つの「０」チップを含むはずである。したがって、「１」チップの数から「０」チップの数を引いたものは＋３となる。同様に、信号MAG′が０に等しければ、チップシーケンスS1からS5は「１」チップは含まず、５つの「０」チップを含むはずである。したがって、「１」チップの数から「０」チップの数を引いたものは−５となる。
最後に表64の右手の列は、メモリ63に記憶されメモリ63から読出されるSIGN信号およびSMAG信号を示す。表64の右手の列の信号SMAGは、信号MAGをファクタ32÷５でスケーリングすることによって得られる。この特定のスケーリングファクタは単に一例にすぎず、いかなる所望のスケーリングファクタを用いることもできる。
同様に、Ｘが６であれば、信号MAG′は０、１、２、３、４、５、および６の値を有するであろう。信号Ｘ＝６および信号MAG′の組合せの各々に対して、対応する「１」チップの数から「０」チップの数を引いたものが式４によって決定できる。この数は次に、線形スケーリングファクタによって乗算され、その結果が、信号Ｘ＝６および信号MAG′によってアドレス指定されるメモリ63内の、記憶場所に記憶される。
次に図８、９、10、および11Aから11Cを参照し、図１から図７の電子送信器に関連するがはるかに改良された特性を有する第２の電子送信器を説明する。特定的には、図８の電子送信器によって送信される信号は、図１の電子送信器によって送信される信号よりもはるかに小さいピーク−平均電力比を有する。
小さいピーク−平均電力比を有する信号を送信できると、ピーク電力を増加させることなくより遠い距離で送信される信号を受信することができるので、これは望ましい。先に指摘したように、送信される信号のピーク電力は、たとえばFCCなどの政府機関によって課されるものなどのさまざまな電力制約によって制限されるであろう。また、低いピーク−平均電力比を持つ信号を送信することにより、ピーク電力制約を超えることなく、送信される信号の平均電力が上がる。
図８において、低いピーク−平均電力比の信号を送信する電子送信器は、エンコーダ回路70、デジタルコンバイナ回路71、変調器回路72、およびアンテナ73を含んでいる。図示されているように、これらの構成要素70から73はすべて互いに相互接続されている。
構成要素70、72、および73はそれぞれ、図１の電子送信器に含まれる前述の構成要素10、12、および13と同じである。これと比較して、図８の電子送信器に含まれるデジタルコンバイナ回路71は異なっている。そしてこの相違点のために、送信される信号においてピーク−平均電力比が減じられる。
デジタルチャネルコンバイナ回路71の好ましい一実施例が図９に示される。この実施例は、構成要素31、32、33、34、および80を含む。構成要素31から34は、図３のデジタルコンバイナ回路の構成要素31から34と同じようにSIGN信号およびMAG信号を形成する。そしてこれらのSIGN信号およびMAG信号はそれぞれ、チップシーケンスS1からSN内で同時に生じ実データをエンコードする「１」チップの数から「０」チップの数を引いたものの符号および大きさを示す。
これと比較して、構成要素80は信号MAGの各値を非線形に歪ませた多数の表示SDMAGを記憶するメモリである。これらの歪んだSDMAGは、メモリのアドレス入力ALおよびAHに送られる信号MAGおよびＸによって選択的にアドレス指定され、メモリ80から読出される。
図９に、アドレス信号Ｘおよびアドレス信号MAGに応答してメモリに記憶されメモリから読出されるSDMAG信号の一例を示す表81が設けられている。行82に示されるこれらのSDMAG信号は、Ｘが５に等しい（すなわち、全部で５つのチップシーケンスS1からS5が実データをエンコードする）とき、メモリ80から読出される。これと比較して、行83に示されるSDMAG信号は、Ｘが６に等しい（すなわち、６つのチップシーケンスS1からS6が実データをエンコードする）ときに、メモリ80から読出される。
Ｘが５に等しい場合には、信号MAGは１、３、および５の値を取る。対応するSDMAG信号を得るためには、１、３、および５のMAG信号は非線形に歪まされ、３、４、および５となる。これは表81のDMAGと記された列によって示される。次に、メモリ80に記憶されるSDMAG信号を得るために、歪んだ大きさDMAGは各々スケーリングファクタ（たとえば32÷６）で乗算される。
同様に、Ｘが６に等しいときは、MAG信号は０、２、４、および６の値を取る。対応する出力信号SDMAGを得るために、０、２、４、および６のMAG信号は非線形に歪まされ、３、４、５、および６となる。これは表81のDMAGと記された列によって示される。次に、メモリ80に記憶されたSDMAG信号を得るために、歪まされた大きさDMAGの各々は32÷６で乗算される。
図８の回路によって送信される信号のピーク−平均電力比と図１の回路によって送信される信号のピーク−平均電力比との比較が図10に示される。この比較においては、実データ信号をエンコードするチップシーケンスの数は例として５つと設定されている。また、計算を簡素化するために、スケーリングファクタは１と仮定されている。したがって、MAGはSMAGに等しく、DMAGはSDMAGに等しい。
比較を始めると、図10の式eq10は図１の回路から送信される信号の平均電力の式である。いずれの特定の瞬間においても、送信される信号の電力はデジタルコンバイナ回路11からの信号MAGの大きさの平方に比例する。Ｘが５に等しい場合には、信号MAGは１、３および５の大きさを有する。大きさが１となるのは、チップシーケンスS1からS5の20通りの異なった組合せに対してであり、大きさが３となるのは10通りの異なった組合せに対してであり、大きさが５となるのは２通りの異なった組合せに対してである。したがって、図１の回路から送信される信号の平均電力は、式eq10の項91に示されるようになろう。次に、ピーク−平均電力比を得るために、ピーク電力が項91の平均電力で単純に除せられる。これは式eq11で行なわれる。
同様に、図10の式eq20は、図８の送信器回路から送信される信号の平均電力の式である。ここで、いかなる特定の瞬間に送信される信号の電力も信号DMAGの平方に比例する。Ｘが５に等しい場合には、信号DMAGの大きさは３、４、および５となる。大きさが３となるのは、チップシーケンスS1からS5の20通りの異なった組合せにおいてであり、大きさが４となるのは10通りの異なった組合せに対してであり、大きさが５となるのは２通りの異なった組合せに対してである。したがって、図８の回路から送信される信号の平均電力は式eq20の項92に示すように表わすことができる。次に、ピーク−平均電力比を得るために、ピーク電力を項92で与えられる平均電力で除す。これは式eq21によって行なわれる。
式eq21を式eq11と比較すると、図８の回路のピーク−平均電力比が図１の回路のピーク−平均電力比の２分の１以下であることがわかる。これは、図８の回路からの信号を受信できる最大の距離が、図１の回路からの信号を受信できる最大の距離よりもはるかに長いということを意味しているのだからこれは重要な特性である。
図10の式で行なわれるすべての計算を異なったＸの値に対して繰返すことができる。このような計算によって、Ｘが増加するにつれて、図８の送信器によって得られるピーク−平均電力比の改良もまた向上するということがわかる。
次に図11Aに移ると、Ｘが５に等しい場合の、信号MAGとその歪んだ表示DMAGとの関係がグラフで示されている。ここで、曲線100上の３つの点100a、100bおよび100cはそれぞれ、大きさが１、３、および５であるMAG信号が非線形に歪まされ大きさ３、４、および５のDMAG信号となったものを示している。これと比較してもし信号MAGが単に線形態様で増幅されDMAG信号を得るのならば、MAGおよびDMAGはグラフの原点101を通る直線のグラフで示されるであろう。このような線は図11Aの参照番号102で示されている。
もちろん、図11Aが、送信される出力信号のピーク−平均電力比を減じるために信号MAGを非線形に歪ませる態様の一特定例を示すにすぎないことは理解されよう。２つのまた別の例が図11Bおよび図11Cに示される。
図11Bにおいて、Ｘが６に等しい場合の、信号MAGとその非線形に歪まされた表示DMAGとの関係が曲線110で示されている。この歪みによって、入力信号MAGのほんの一部分のみが非線形の態様で歪まされている。この部分は参照番号110aで示される。
図11Bにおいて、非線形の歪み110aによりDMAG信号の少なくともいくつかの大きさが対応するMAG信号の大きさよりも大きくなっているので、DMAG信号の平均電力はMAG信号の平均電力よりも大きくなるであろう。同時に、DMAG信号およびMAG信号のピーク振幅は同じであるので、ピーク電力は同じとなる。
図11Cにおいて、信号MAGとその歪まされた表示DMAGとの関係が曲線120で示される。この歪みによって、MAG信号の大きさが最大から最小へと変化するに伴い、歪んだ出力信号DMAGの大きさは可変な率で減少していく。
図11Cにおいて、可変な率での非線形歪みによってDMAG信号のある大きさがMAG信号の対応する大きさよりも大きくなっているために、DMAG信号の平均電力はMAG信号の平均電力よりも大きくなる。しかしここでもまた、DMAG信号とMAG信号とは同じピーク振幅を有するのでピーク電力は同じとなる。
図11A、図11B、および図11Cのすべてにおいて生じる歪みの特性の１つは、歪んだ出力信号DMAGが、信号MAGが最大の大きさを取るときに最大の大きさを取るということである。このDMAGの最大の大きさをMAGの最大の大きさで除したものがある特定の利得Ｇを規定する。図11Aから図11Cにおいて生じる歪みの第２の特性は、入力信号が予め定められた範囲だけ最大の大きさよりも小さいときに、歪んだ信号DMAGが信号MAGよりも利得Ｇ倍だけ大きいということである。MAG信号およびDMAG信号がこの２つの特性を有する非線形の歪みで表わされる限り、DMAG信号のピーク−平均電力比は改良されたものとなる。
次に図12、13、14、および15Aから15Cを参照し、図１から図11Cの電子送信器に関連するが異なった原理で動作する第３の電子送信器を説明する。図12の電子送信器により、MAG信号と比較して小さいピーク−平均電力比を有する歪んだ出力信号SDMAG′が再び発生される。しかしながら、SDMAG′信号は対応するMAG信号の発生確率に比例する大きさで発生される。
したがって、対応するMAG信号の大きさが小さくとも、対応するMAG信号の発生確率が高ければ、SDMAG′信号の大きさは大きくなる。逆に、対応するMAG信号の大きさが大きくとも、対応するMAG信号の発生確率が低ければ、SDMAG′信号の大きさは小さくなる。
図12において、上述の原理によって動作する電子送信器が示され、エンコーダ回路130、デジタルコンバイナ回路131、変調器回路132、およびアンテナ133を含んでいる。図示されているようにこれらの構成要素130から132はすべて互いに相互接続されている。
構成要素130、132、および133はそれぞれ前述の図１の電子送信器の構成要素10、12、および13と同一である。これと比較して、図12の電子送信器のデジタルチャネルコンバイナ131は信号SDMAG′を発生するという点で異なっている。
デジタルチャネルコンバイナ回路131の好ましい一実施例が図13に示される。この実施例は構成要素31、32、33、34、および140を含む。構成要素31から34は、図３のデジタルコンバイナ回路の構成要素31から34と同様にSIGN信号およびMAG信号を形成する。これらのSIGN信号およびMAG信号はそれぞれ実データをエンコーダするチップシーケンスS1からSN内で同時に生じる「１」チップの数から「０」チップの数を引いたものの符号および大きさを示す。
これと比較して、構成要素140は、信号MAGの各値を非線形に歪ませた多数の表示SDMAG′を記憶するメモリである。これらの歪まされた表示SDMAG′は、メモリのアドレス入力ALおよびAHに送られる信号MAGおよび信号Ｘによって選択的にアドレス指定されメモリ140から読出される。
図13に、メモリ140に記憶され、アドレス信号ＸおよびMAGに応答してメモリ140から読出されるSDMAG′信号の例を示す表141が設けられている。行142に示されるSDMAG′信号は、全部で５つのチップシーケンスS1からS5が実データをエンコーダするときメモリ140から読出され、行143に示されるSDMAG′信号は、６つのチップシーケンスS1からS6が実データをエンコードするときメモリ140から読出される。
Ｘが５に等しい場合には、信号MAGの大きさは１、３および５となる。大きさが１となるのは、チップシーケンスS1からS5の20通りの異なった組合せに対してであり、大きさが３となるのは10通りの異なった組合せに対してであり、大きさが５となるのは２通りの異なった組合せに対してのみである。したがって、MAG＝１の発生確率は20/32であり、MAG＝３の発生確率は10/32であり、MAG＝５の発生確率は2/32である。このことは、表141のPROBと記された列に示されている。
SDMAG′信号を得るためには、対応するMAG信号の発生確率が大きいときにはその大きさを大きくし、発生確率が小さいときには大きさを小さくする。このことは表141のDMAG′と記された列に示されている。次に、メモリ140に記憶されたSDMAG′信号を得るために、歪まされた大きさDMAG′がそれぞれスケーリングファクタ（たとえば32÷５）によって乗算される。
同様に、Ｘが６に等しいときは、MAG信号の値は０、２、４、および６となる。大きさが０となるのはチップシーケンスS1からS6の20通りの異なった組合せに対してであり、大きさが２となるのは30通りの異なった組合せに対してであり、大きさが４となるのは12通りの異なった組合せに対してであり、大きさが６となるのは２通りの異なった組合せに対してである。
したがって、対応する出力信号SDMAG′を得るために、０、２、４、および６のMAG信号は非線形に歪まされ、５、６、４、および３となる。このことは表141のDMAG′と記される列に示されている。次に、メモリ140に記憶されたSDMAG′信号を得るために、歪まされた大きさDMAG′の各々は32÷６で乗算される。
図12の回路によって送信される信号のピーク−平均電力比の計算が図14に示される。この計算において、実データ信号をエンコードするチップシーケンスの数は５と設定され、スケーリングファクタは１に等しく設定される。したがって、DMAG′はSDMAG′に等しい。
計算を始めると、図14の式eq30は信号DMAG′における平均電力の式である。いかなる特定の瞬間においても、送信される信号の電力は信号DMAG′の大きさの平方に比例する。Ｘが５に等しい場合には、信号DMAG′の大きさは５、４、および３となる。大きさが５となるのはチップシーケンスS1からS5の20通りの異なった組合せに対してであり、大きさが３となるのは10通りの異なった組合せに対してであり、大きさが５となるのは２通りの異なった組合せに対してである。したがって、図14の回路から送信される信号の平均電力は式14の項151によって表わされる。次に、ピーク電力を項151の平均電力で除することによってピーク−平均電力比が得られる。これは式eq31によって行なわれる。
式eq31と図10の式eq11とを比較すると、図12の回路のピーク−平均電力比が、図１の回路のピーク−平均電力比の４分の１以下になっていることがわかる。したがって、図12の回路からの信号を受信できる最大の距離は図１の回路からの信号を受信できる最大の距離の４倍より長くなる。
図14で行なわれた計算はすべて異なったＸの値に対して繰返すことができる。そして、このような計算によって、Ｘが増加するにつれて、図12の送信器によって得られるピーク−平均電力比の向上も増していくことがわかる。
次に、図15Aに移ると、Ｘが５に等しい場合の信号MAGとその歪んだ表示DMAG′との関係がグラフに示されている。ここで、曲線160上の３つの点160a、160bおよび160cはそれぞれMAG信号の大きさ１、３、および５が非線形に歪まされDMAG′信号の大きさ５、４、および３となったものを示している。これと比較して、もし信号MAGが単に線形態様で増幅されDMAG′信号を得るのならば、MAGおよびDMAG′はグラフの原点を通る直線102によってグラフに示されよう。
送信される出力信号のピーク−平均電力比を減じるために信号MAGをどのように非線形に歪ませるかの２つの付加的な例が図15Bおよび図15Cに示される。図15Bに、信号MAGとその非線形に歪んだ表示DMAG′との関係が曲線170で与えられる。この歪みにより、信号MAGが最小から最大へと変化するに伴い信号DMAG′の大きさは可変な率で減少する。これに比較して、図15Aでは、信号MAGが最小から最大へと変化するに伴い歪んだ信号DMAG′の大きさは一定の率で減少していく。
図15Aおよび図15Bで生じる歪みは、ある局面においては、図11A、図11Bおよび図11Cで生じる歪みのちょうど反対であることに注意されたい。図15Aおよび図15Bにおいては、信号MAGが最小から最大へと変化するに伴い、歪んだ信号DMAG′の大きさは単調に減少していく。一方、図11A、図11Bおよび図11Cにおいては信号MAGが最大から最小へと変化するに伴い歪んだ信号DMAGの大きさは単調に減少していく。
図15Bにおいて、非線形の歪み170によって対応するMAG信号の大きさが頻繁に発生するときDMAG′信号の大きさが大きくなるため、DMAG′信号の平均電力はMAG信号の平均電力よりも大きくなる。同時に、DMAG′信号およびMAG信号のピーク振幅は同じであるので、ピーク電力も同じとなる。
図15Cにおいて、信号MAGとその歪んだ表示DMAG′との関係が４つの点のセット180によって示されている。この歪みによって、MAG信号が最小から最大へと変化するに伴い、歪んだ出力信号DMAG′の大きさは増加しそして減少していく。MAG信号の大きさが０、２、４、および６であるとき、信号DMAG′の大きさはそれぞれ、５、６、４、および３となる。これは図13の表の行143に示される歪みに対応する。
図15Cにおいて、非線形の歪み180によって対応するMAG信号の大きさが頻繁に生じるときDMAG′信号の大きさが大きくなるので、DMAG′信号の平均電力はMAG信号の平均電力よりも大きくなる。そしてここでもまた、DMAG′信号およびMAG信号のピーク振幅は同一であるので、ピーク電力も同一である。
図15A、図15Bおよび図15Cのすべてにおいて生じる歪みの特性は、信号MAGの大きさが最も頻繁に生ずる大きさであるときに歪んだ出力信号DMAG′の大きさが最大になるということである。図15Aおよび図15Bに示すようにDMAG′信号の大きさのピークはMAG信号が最小であるときに生じ得、または、図15Cに示すように、MAG信号が最大と最小との間にあるときに生じ得る。
図８および図12の送信器からの歪んだ信号にエンコードされたデータビットを回復するためには、これら歪んだ信号を、歪んだ信号を発生するために用いられた利得の逆数である利得を有する受信器回路を通して送る。この動作によって歪みのないMAG信号が再び発生される。次に、この発明の譲受人に譲渡される「加算非同期ビットシーケンスのためのデコーダ」と題されたR.ショート,C,ラシュフォース，およびZ.シェ（Xie）による米国特許第5,031,173号などに教示されているような従来の態様で、歪んでいないMAG信号からデジタル入力信号D1からDNが回復される。
歪んだDMAG′信号から歪んでいないMAG信号を再び発生させる方策を示す一例が図16に示されている。ここで、MAGと記された列が信号の大きさ１、３、および５を示している。そしてDMAG′と記された列が対応する信号の大きさ５、４、および３を示している。これは図15Aに示される歪みと同一である。
また、図16には、Ｇと記された列に、歪んだ信号DMAG′を得るためには信号MAGに乗算せねばならない利得が示されている。さらに、IGと記された列に、元のMAG信号を再び発生させるために歪んだ信号DMAG′に乗算せねばならない逆数である利得が示されている。このIG列に示される逆数である利得はMAG信号を再び発生させるために受信器回路によって用いられる利得である。
この発明のさまざまな好ましい実施例を詳細に説明してきた。しかしながら、加えて、この発明の本質および精神から逸脱することなくこれらの好ましい実施例の細部に多くの変更および修正を加えることができる。
たとえば、図９のデジタルコンバイナ回路内の構成要素31から34をすべて、図４の構成要素41から44、または図６の構成要素51から53、または図７の構成要素61から62と置き換えることができる。同様に、図13のデジタルコンバイナ回路の構成要素31から35はすべて、図４の構成要素41から44、または図６の構成要素51から53、または図７の構成要素61から62と置き換えることができる。
また、別の修正案として、図11Aから図11Cおよび図15Aから図15Bに関連して説明した歪みをアナログ入力信号に印加してもよい。たとえば、図11Aにおいて、信号MAGは連続的に０から５へと変化する大きさを有するアナログ入力信号であってもよい。そして信号DMAGは連続的に３から５へと変化する大きさを持ったアナログ出力信号であってもよい。アナログ信号DMAGを発生するためには、曲線100によって与えられる利得によってアナログ信号MAGを単純に乗算する。
同様に、図15Aにおいて、信号MAGは連続的に０から５へと変化するアナログ入力信号であってもよい。そして信号DMAG′は連続的に３から5.5へと変化するアナログ出力信号であってもよい。このようなアナログDMAG′信号は、アナログMAG信号を曲線160によって与えられる利得で乗算することによって発生される。
したがって、この発明は図示された好ましい実施例の詳細にまで限定されるものではなく、添付された請求の範囲によって規定されることが理解される。
この発明は、通信システムに関し、より特定的には、一点−多点CDMA通信システムに関する。
ここで使用する際には、「一点−多点」という用語は、１つの特定の地点に位置付けられた単一の送信局が、他のいくつかの異なった地点に位置付けられた多数の受信局に別個のデータシーケンスを送る、通信システムを指す。すなわち、第１のデータシーケンスD1は第１の受信局に送られ、第２のデータシーケンスD2は第２の受信局に送られる。そして、これらすべてのデータシーケンスは同時に送られる。
このようなシステムを動作させる１つの方策は、送信局が、各受信局によって周波数が異なる無線チャネルにより、振幅変調されたまたは周波数変調されたまたは位相変調された信号として各データシーケンスを送るようにすることである。しかしながらその通信システム内の受信局の総数が多ければ、対応して多数の別個の周波数帯域が必要となる。代替的に、送信局が、別個のケーブルを通じて各データシーケンスをそれぞれの受信局に送ることもできる。しかしながら、受信局が送信局から遠くに位置付けられていると、あまりにも多くの接続ケーブルが必要となる。
これに比較して、一点−多点CDMA通信システムにおいては、送信局はすべてのデータシーケンスを単一の無線チャネルまたは単一のケーブルのいずれかによって送る。ここで、「CDMA」という用語は、「符号分割多元接続」を意味する。CDMAシステムにおいては、データシーケンスを受信する受信局に一意のそれぞれの拡散コードによって、送信局は送信局が送るデータシーケンスの各々をエンコードする。すべての受信局に対するこのエンコードされたデータは、１つの周波数帯域内の単一の無線チャネル／ケーブルによって、すべての受信局に同時に送られる。そして、各受信局において、送信局においてデータシーケンスをエンコードするために使用されたのと同じ拡散コードによって複合CDMA信号を乗算することによって、いずれの特定のシーケンス内のデータも回復される。
先行技術によるCDMA通信システムの一例が、「単一チャネル内で同時に送信される多数のビットシーケンスをデコードするための方法および装置（Method and Apparatus for Decoding Miltiple Bit Sequences That Are Transmitted Simultaneously in a Single Channel）」と題されたラシュフォース他（Rushforth,et al.）による米国特許第4,908,836号に記載されている。また、別のCDMA通信システムが、「加算非同期ビットシーケンスのためのデコーダ（Decoder for Added Asynchronous Bit Sequences）」と題されたショート他（Short,et al.）による米国特許第5,031,173号に記載されている。これら両特許は、この発明の譲受人に譲渡される。
先行技術においては、CDMA通信システムの送信局は、同時に送られるすべてのエンコードされたデータシーケンスをアナログ回路によって組合せる。そしてこの回路は、同時に送信されるデータシーケンスの各々に対し別個のIF段階を含む。したがって、同時に送信されるデータシーケンスの数が多くなると、このような送信器では大量の回路が必要となる。
さらに、先行技術においては、同時に送信されるデータシーケンスの数が増加するに伴い、送信局からの複合信号のピーク−平均電力比も増加する。ピーク電力に制約のあるチャネル上で送信を行なうときには、このことが問題となる。なぜならば、これは、同時データシーケンスの数が増加するにつれて送信される信号の平均電力が減じられるということだからである。そして、平均電力が減少するにつれて、信号を受信することができる最大距離も減少する。
したがって、この発明の主たる目的は、上述の欠点を克服する改良された一点−多点通信システムを提供することである。
発明の概要
この発明により、電子データ送信システムは、低いピーク−平均電力比を有し、並行して同期される「１」および「０」のチップの多数のシーケンスからなるデジタル入力信号を受信しこれに応答して歪んだ出力信号を発生する送信器回路を含む。より特定的には、この歪んだ出力信号はその入力信号の発生確率が高いときには大きな大きさで発生され、入力信号の発生確率が低いときには小さな大きさで発生される。この歪んだ出力信号は次に通信チャネルを渡って受信器回路に送られ、受信器回路は歪んだ信号を発生させた利得の逆数である利得によって、歪んだ出力信号を増幅することにより入力信号を再び発生させる。
一実施例においては、入力信号の大きさが最小であるとき歪んだ出力信号の大きさは最大となる。ここで、入力信号の大きさとは、同時に生じる「１」のチップの数から「０」のチップの数を引いた絶対値である。入力信号の大きさが最小から最大へと変化するに伴い、この歪んだ出力信号はゼロではない大きさへと単調に減少していく。歪んだ出力信号の大きさの減少は、一定の率でもまたは可変な率でも起こり得る。
別の実施例においては、入力信号の大きさが最小から最大へと変化するに伴い、歪んだ出力信号の大きさはまず増加し次に減少する。
歪んだ出力信号を発生するため、送信器回路の一実施例は、同期されたチップシーケンス内で同時に生じる「１」チップの数から「０」チップの数を引いたものを表わす符号化された多ビットデジタル信号を形成する論理回路およびメモリ回路を含む。このメモリ回路は、符号化された多ビットデジタル信号の大きさによってアドレス指定される。そしてこれに応答してメモリは歪んだ出力信号の大きさを発生する。
別の実施例においては、送信器回路からの歪んだ出力信号は、同期されたチップシーケンス内で同時に生じる「１」チップの数を示す符号化されていない多ビットデジタル信号を形成する論理回路およびメモリ回路によって発生される。このメモリ回路は符号化されていない多ビットデジタル信号によってアドレス指定される。そしてこれに応答してメモリは歪んだ出力信号を発生する。
【図面の簡単な説明】
図１は、この発明の好ましい１実施例を構成する電子送信器を示す。
図2Aは、図１の電子送信器内で発生する信号の１セットを示す。
図2Bは、やはり図１の電子送信器内で発生する信号の他のセットを示す。
図３は、図１の電子送信器内に含まれるデジタルコンバイナ回路の内部構造の一例を示す。
図４は、図１の電子送信器内に含まれるデジタルコンバイナ回路の内部構造の他の例を示す。
図５は、図１の電子送信器内に含まれるデジタルコンバイナ回路の内部構造の他の例の基礎を提供する式のセットである。
図６は、図５の式に基づいたデジタルコンバイナ回路の内部構造を示す。
図７は、図１の電子送信器内に含まれるデジタルコンバイナ回路の内部構造のさらに別の例を示す。
図８は、この発明の第２の好ましい実施例を構成し、図１の送信器よりも改良されたピーク−平均電力比を有する第２の電子送信器を示す。
図９は、図８の電子送信器内に含まれるデジタルコンバイナ回路の内部構造の一例を示す。
図10は、図８の電子送信器のピーク−平均電力比を、図１の電子送信器のピーク−平均電力比と比較する式のセットである。
図11Aは、図８の電子送信器内で発生する信号MAGと信号DMAGとの関係の一例を示す。
図11Bは、図８の電子送信器内で発生する信号MAGと信号DMAGとの関係の別の例を示す。
図11Cは、図８の電子送信器内で発生する信号MAGと信号DMAGとの関係のさらに別の例を示す。
図12は、この発明の第３の好ましい実施例を構成し図１および図８の送信器よりも改良されたピーク−平均電力比を有する、第３の電子送信器を示す。
図13は、図12の電子送信器内に含まれるデジタルコンバイナ回路の内部構造の一例を示す。
図14は、図12の電子送信器のピーク−平均電力比を与える式のセットである。
図15Aは、図12の電子送信器内で発生する信号MAGと信号DMAG′との関係の一例を示す。
図15Bは、図12の電子送信器内で発生する信号MAGと信号DMAG′との関係の別の例を示す。
図15Cは、図12の電子送信器内で発生する信号MAGと信号DMAG′との関係のさらに別の例を示す。
図16は、受信器内で、DMAG′信号からどのようにMAG信号が再び発生するのかの一例を示す。
詳細な説明
図１を参照し、この発明の好ましい一実施例を構成する電子送信器を詳細に説明する。この電子送信器は、エンコーダ回路10、デジタルコンバイナ回路11、変調器回路12、およびアンテナ13を含む。図１に示すようにこれらの構成要素10から13はすべて互いに相互接続されている。
動作時は、エンコーダ回路10が複数のデジタル入力信号D1からDNを受信する。これらのデジタル入力信号は各々、「１」と「０」とのビットのシーケンスからなる。これらのすべてのシーケンス内のビットはともに同期されている。
エンコーダ回路10内で、デジタル入力信号D1からDNは「１」および「０」のチップのそれぞれのシーケンスとしてエンコードされる。図１に、これらのチップシーケンスは信号S1からSNとして示されている。これらチップシーケンスもまたすべてともに同期されている。
チップシーケンスS1を生成するため、デジタル入力信号D1はコードC1でエンコードされる。これは、エンコーダ回路10内の排他的論理和ゲート10aによって行なわれる。他の各チップシーケンスも同様の態様で生成される。たとえば、チップシーケンスSNは、デジタル入力信号DNをコードCNでエンコードすることによって生成される。これは、エンコーダ回路10内の排他的論理和ゲート10nによって行なわれる。
図2Aは、デジタル入力信号D1、コードC1、および排他的論理和ゲート10aによって生成されるチップシーケンスS1の特定の１例を示す。この例において、デジタル入力信号D1内の各ビットは６つのチップからなるコードでエンコードされる。これら６つのチップは、１、０、０、１、１、１として示されている。入力信号D1内の各ビットに対してこれら６つのチップが繰返される。信号S1を発生するため、信号D1の各ビットに対しコードC1の６つのチップすべてによって排他的論理和演算を行なう。
同期されたチップシーケンスS1からSNが、エンコーダ回路10からデジタルコンバイナ回路11へ送られる。次に、デジタルコンバイナ回路11内で、同期されたチップシーケンスS1からSN内で同時に発生する「１」のチップの数から「０」のチップの数を引いた数を示す符号化された多ビットデジタル信号が発生される。出力11a上の信号SMAGはこの多ビットデジタル信号の大きさを示し、出力11b上の信号SIGNは符号を表わす。
図2Bは、デジタルコンバイナ回路11が同期されたチップシーケンスS1からSNから発生するSMAG信号およびSIGN信号の特定の１例を示す。図2Bのこの例において、デジタルコンバイナ11は全部で５つのチップシーケンスS1からS5を受取る。
シーケンスS1からS5内のチップがそれぞれ、０、０、０、０、０であると、「１」チップの数引く「０」チップの数は−５となる。これは、図2Bの列20、行22のエントリによって示されている。同様に、シーケンスS1からS5内のチップがそれぞれ１、０、０、０、０であると、「１」チップの数引く「０」チップの数は−３となる。これは、図2Bの列20、行23のエントリによって示されている。
図2Bの他の行は各々同時に生じる、チップのさまざまな組合せを示している。図2Bの列20は「１」チップの数引く「０」チップの数に対応する符号および大きさを示す。
図2Bの列20の各エントリに対し、列21に別の対応するエントリが示されている。この列21のエントリは、列20の対応するエントリを予め定められたスケーリングファクタで乗算することによって得られる。図2Bにおいては、スケーリングファクタ32÷５が例として使用されている。デジタルコンバイナ回路11の出力11a上の信号SMAGは、列21のエントリの大きさを与える多ビットデジタル信号である。そして出力11b上の信号SIGNは、列21のエントリの符号を与える。
信号SMAGおよびSIGNはいずれも、デジタルコンバイナ回路11から変調器回路12へ送られる。これに応答して、変調器回路12は正弦アナログ出力信号OSを発生し、アンテナ13がこれを送信する。この出力信号OSのピーク振幅はSMAG信号の大きさによって決定され、位相はSIGN信号によって決定される。
出力信号OSを発生するため、変調器回路12は、デジタルアナログ変換器12a、RF発振器12b、移相器12c、およびRF増幅器12dを含み、図１に示すようにこれらは相互接続されている。動作時は、RF発振器12bからのOSC信号とともにSIGN信号が移相器12cに送られる。これに応答して、移相器は信号OSCPを発生する。信号OSCPは、SIGN信号が負の符号を示すときに位相が180゜シフトされるという点を除いては信号OSCと同じものである。変調器回路12においては、また、SMAG信号がデジタルアナログ変換器12aを通じて送られ、アナログ信号SAを発生する。次に、出力信号OSを発生するため、信号OSCPはRF増幅器12dを通じて送られる。増幅器の利得は、SA信号の大きさに比例するように置かれる。
次に図３に移り、デジタルコンバイナ11の好ましい一実施例の内部構造を説明する。この図３の実施例は、１対のデジタル加算器回路31および32、デジタル減算器回路33、制御回路34、ならびにメモリ回路35を含む。図３に示すようにこれらの回路31から35はすべて互いに相互接続されている。
動作時は、デジタル加算器回路31が、チップシーケンスS1からSN内で同時に生じるすべての「１」チップを合計する。同時に、デジタル加算器回路32が、制御回路34を通過しチップシーケンス内で同時に生じる「０」チップをすべて合計する。次に、デジタル減算器回路33が、加算器回路32が形成した合計を加算器回路31が形成した合計から引く。これによって、出力33a上で発生するMAG信号が生成され、また、出力33b上のSIGN信号が生成される。信号MAGは、チップシーケンス内で同時に生じ、実データをエンコードする、「１」チップの数引く「０」チップの数の２進表示である。
たとえば、デジタル入力信号D1からDNの総数が32であってよい。しかしながら、32個の入力信号がすべて常に存在する必要はない。ある時間期間の間、５つの入力信号D1からD5しか存在しないかもしれない。また他の時間間隔においては、６つの入力信号D1からD6が存在するかもしれない。しかしながら、信号D1からはDNは「１」および「０」の状態しか有さないのであるから、たとえデジタル入力信号D1からDNのいくつかが実データ信号ではないとしても、チップシーケンスS1からSNは各々常に「１」状態または「０」状態にあることになる。したがって、すべてのデジタル入力信号が存在するわけではない場合に、正しいMAG信号を発生するため、制御回路34が設けられている。
制御回路34内で、チップシーケンスS1からSNの各々に対して、対応するイネーブル信号E1からENによって排他的論理和演算を行なう。イネーブル信号Eiが「１」であれば、対応するチップシーケンスSi内のすべてのチップは、加算器回路32に送られる前に反転される。逆に、もしイネーブル信号Eiが「０」であれば、対応するチップシーケンスSi内のすべてのチップは反転されないままで加算器回路32に送られる。
反転されないままで加算器回路32に送られるチップシーケンスS1からSNの各々は加算器回路31および32の両者によってその「１」チップを合計される。その結果、減算器回路33でこれらが減算されるときにこの合計は消去される。結果的に、信号MAGは、実データをエンコードする信号S1からSN内の「１」チップの数から「０」チップの数を引いた大きさにちょうどなる。
信号MAGは、メモリ35上のアドレス入力の１セットALに送られる。同時に、外部で発生されたデジタル制御信号Ｘがメモリ35上のアドレス入力の他のセットAHに送られる。この制御信号Ｘは、実データをエンコードししたがって組合せる必要のあるチップシーケンスの総数を示す。たとえば、５つのチップシーケンスS1からS5が実データをエンコードしていれば、Ｘは５に等しい。６つのチップシーケンスS1からS6が実データをエンコードしていれば、Ｘは６に等しい。
メモリ35は信号MAGの各値を線形にスケーリングした多数の積SMAGを記憶する。これらの線形にスケーリングされた積は、メモリアドレス入力ALおよびAHに送られる信号によって選択的にアドレス指定されメモリ35から読出される。こうして、メモリ35からの出力信号SMAGは、組合されるチップシーケンスの総数に依存して、信号MAGに異なったスケーリングをした倍数となり得る。
たとえば、５つのチップシーケンスS1からS5が組合されるときは、信号MAGは０から５まで変化する。したがって、対応する出力信号SMAGを０から32まで変化させるためには、信号MAGにスケーリングファクタ32÷５を掛けたものをメモリに記憶し、メモリから読出す。これは、図３の表36の行36aのエントリに示されている。同様に、６つのチップシーケンスS1からS6が組合されるときには、MAGは０から６まで変化する。したがって、出力信号SMAGが０から32まで変化し続けるためには、信号MAGにスケーリングファクタ32÷６を掛けたものがメモリに記憶されメモリから読出される。このことは、表36の行36bのエントリに示される。
入力信号MAGの最大の大きさが変化する一方、出力信号SMAGを固定範囲内に維持することにより、さまざまなピーク電力制約を満たすことができる。たとえば、図１の増幅器12dは、この増幅器が適正に動作するためには超えてはならないピーク電力限界を有するであろう。同様に、アンテナ13からの信号には、FCCなどの政府機関によって課されるピーク電力制限があるであろう。
次に、図４を参照し、デジタルコンバイナ11の他の好ましい実施例の内部構造を説明する。この図４の実施例は、デジタル加算器回路41、１対のデジタル減算器回路42および43、制御回路44、ならびにメモリ回路45を含む。図４に示すようにこれらの構成要素41から45はすべて相互接続されている。
動作時には、制御回路44はチップシーケンスS1からSNを加算器回路41に選択的に通す。これは、制御回路44内に含まれるANDゲート44aから44nのセットによって行なわれる。ANDゲート44aから44nの各々は、チップシーケンスSiをそれぞれ１つ受取り、また、対応するイネーブル信号Eiを受取る。ただし「ｉ」は「１」から「Ｎ」までの範囲にある。イネーブル信号Eiが「１」であるときは、対応するチップシーケンスSiは加算器41に通される。一方、イネーブル信号Eiが「０」であるときには、対応するチップシーケンスSiは加算器回路41に通ることを禁じられる。
加算器回路41は、同期されたチップシーケンスSiからSN内で同時に生じ、制御回路44を通されたすべての「１」チップを合計する。この合計は次に、出力41aによって減算器回路42および43の両者に送られる。減算器回路42において、実データをエンコードするチップシーケンスの総数Ｘからこの加算器回路41からの合計が引かれる。この減算演算によって、減算器出力42a上に信号が発生する。
回路43は、出力41a上の信号から出力42a上の信号を引くことによって動作する。これら２つの信号はそれぞれ実データをエンコードするチップシーケンスS1からSN内で同時に生じる「０」チップの数および「１」チップの数をそれぞれ示す。したがって、減算器回路43からの信号SIGNおよびMAGはそれぞれ、信号S1からSN内で同時に生じ実データをエンコードする「１」チップの数から「０」チップの数を引いたものの符号および大きさを与える。
減算器回路43からの信号MAGは、メモリ45上のアドレス入力の１セットALに送られる。同時に、外部で発生されたデジタル制御信号Ｘがメモリ45上のアドレス入力の他のセットAHに送られる。このメモリ45は、上述の図３のメモリ35と同じものである。すなわち、メモリ45は信号MAGの各値を線形にスケーリングした多数の積を記憶する。そしてアドレス入力ALおよびAH上の信号によってこれらの線形にスケーリングされた積が選択的にアドレス指定されメモリ45から読出される。したがって、メモリ45からの出力信号SMAGは、実データをエンコードするチップシーケンスの総数Ｘに依存して、信号MAGを特定のスケールで線形にスケーリングした倍数である。
次に、図５および図６を参照して、デジタルコンバイナ回路11のさらなる好ましい実施例を説明する。この実施例は、図６に示す内部構造を有し、図６の構造の基礎は図５に示す式のセットによって与えられる。
図５の式eq1は、信号MAGが、チップシーケンスS1からSN内で同時に生じ、実データをエンコードする「１」チップの数から「０」チップの数を引いたものの多ビット２進表示であることを示している。式eq2は、式eq1の「０」チップの数は、実データをエンコードするチップシーケンスの総数Ｘから式eq1の「１」チップの数を引いたものとして表わすことができることを示している。式eq2を式eq1に代入すると、式eq3が得られる。次に式eq3のさまざまな項を再配置することによって式eq4が得られる。
式eq4は、信号MAGは、チップシーケンスS1からSN内で同時に生じ実データをエンコードする「１」チップの数の２倍から実データをエンコードするチップシーケンスの総数Ｘを引いたものに等しいことを示している。この式eq4が、図６のデジタルコンバイナ回路の基礎である。
図６の実施例は、加算器回路51、減算器回路52、制御回路53、およびメモリ回路54を含む。図６に示すようにこれらの構成要素51から54はすべて相互接続されている。
動作時は、制御回路53は実データをエンコードするチップシーケンスをすべて加算器回路51に通す。そして、実データをエンコードしない他のチップシーケンスはすべて加算器51に到達することを禁止される。これは、前述の図４の制御回路44と同じ内部構造を有する制御回路53を設けることによって達成される。
チップシーケンスS1からSN内で同時に生じ、制御回路53を通るすべての「１」チップは加算器回路51によって合計される。その結果としての合計が加算器の出力51a上に発生する。加算器51からのこの合計は最も重要性のないビットに「０」を添えることによって２で乗算される。そしてこれが図６の参照番号55に示されている。
減算器回路52は、加算器回路51の形成した和の２倍から実データをエンコードするチップシーケンスの総数Ｘを引く。したがって、減算器回路52は図５の式eq4に示される減算演算を行なう。したがって、減算器回路52からの信号SIGNおよびMAGはそれぞれ、チップシーケンスS1からSN内で同時に発生し実データをエンコードする「１」チップの数から「０」チップの数を引いたものの符号および大きさを示す。
減算器回路52からの信号MAGは、メモリ54上のアドレス入力の１セットALに送られる。同時に、制御信号Ｘがメモリ54上のアドレス入力の他のセットAHに送られる。ここでもまた、メモリ54は、信号MAGの各値を線形にスケーリングした多数の積を記憶するという点で、上述のメモリ35および45と同じである。これらの線形にスケーリングされた積は、アドレス入力ALおよびAH上の信号によって選択的にアドレス指定されメモリ54から読出される。したがって、メモリ54からの出力信号SMAGは、実データをエンコードするチップシーケンスの総数Ｘに依存して、信号MAGを特定のスケールで線形にスケーリングした倍数である。
次に、図７を参照して、デジタルコンバイナ回路のさらなる好ましい実施例の内部構造を説明する。この図７の実施例は、加算器回路61、制御回路62、およびメモリ回路63を含む。図７に示すように、これらの構成要素はすべて互いに相互接続されている。
制御回路62は、前述の図４の制御回路44と同じ態様で動作し同じ内部構造を有する。したがって、加算器61は、実データをエンコードするチップシーケンスS1からSN内で生じる「１」チップを合計するのみである。この合計は、加算器61からの出力61a上で生じる信号MAG′によって示される。
信号MAG′はメモリ63上のアドレス入力の１セットALに送られる。同時に、外部で発生されたデジタル制御信号Ｘがメモリ63上のアドレス入力の他のセットAHに送られる。信号MAG′およびＸの各組に対しての、チップシーケンスS1からSN内で同時に生じ実データをエンコードする「１」チップの数から「０」チップの数を引いたものが、図５の式eq4によって与えられる。したがって、信号ＸおよびMAG′によってアドレス指定される各記憶場所に、メモリ63は、対応するSIGNおよびSMAG信号を記憶する。これら記憶された信号SIGNおよびSMAGは、メモリのアドレス入力ALおよびAHに送られる信号MAG′およびＸによって選択的にアドレス指定されメモリ63から読出される。
たとえば、５つのチップシーケンスS1からS5のみが実データをエンコードする場合を考える。この場合、Ｘは５に等しくなり、信号MAG′は０、１、２、３、４、および５の値を取るであろう。これは、図７の表64の左手の列に示されている。
また、表64の中央の列には、Ｘ信号およびMAG′信号の各組合せに対応するSIGN信号およびMAG信号が示されている。たとえば、信号MAG′が４に等しければ、チップシーケンスS1からS5は５つの「１」チップおよび１つの「０」チップを含むはずである。したがって、「１」チップの数から「０」チップの数を引いたものは＋３となる。同様に、信号MAG′が０に等しければ、チップシーケンスS1からS5は「１」チップは含まず、５つの「０」チップを含むはずである。したがって、「１」チップの数から「０」チップの数を引いたものは−５となる。
最後に表64の右手の列は、メモリ63に記憶されメモリ63から読出されるSIGN信号およびSMAG信号を示す。表64の右手の列の信号SMAGは、信号MAGをファクタ32÷５でスケーリングすることによって得られる。この特定のスケーリングファクタは単に一例にすぎず、いかなる所望のスケーリングファクタを用いることもできる。
同様に、Ｘが６であれば、信号MAG′は０、１、２、３、４、５、および６の値を有するであろう。信号Ｘ＝６および信号MAG′の組合せの各々に対して、対応する「１」チップの数から「０」チップの数を引いたものが式４によって決定できる。この数は次に、線形スケーリングファクタによって乗算され、その結果が、信号Ｘ＝６および信号MAG′によってアドレス指定されるメモリ63内の、記憶場所に記憶される。
次に図８、９、10、および11Aから11Cを参照し、図１から図７の電子送信器に関連するがはるかに改良された特性を有する第２の電子送信器を説明する。特定的には、図８の電子送信器によって送信される信号は、図１の電子送信器によって送信される信号よりもはるかに小さいピーク−平均電力比を有する。
小さいピーク−平均電力比を有する信号を送信できると、ピーク電力を増加させることなくより遠い距離で送信される信号を受信することができるので、これは望ましい。先に指摘したように、送信される信号のピーク電力は、たとえばFCCなどの政府機関によって課されるものなどのさまざまな電力制約によって制限されるであろう。また、低いピーク−平均電力比を持つ信号を送信することにより、ピーク電力制約を超えることなく、送信される信号の平均電力が上がる。
図８において、低いピーク−平均電力比の信号を送信する電子送信器は、エンコーダ回路70、デジタルコンバイナ回路71、変調器回路72、およびアンテナ73を含んでいる。図示されているように、これらの構成要素70から73はすべて互いに相互接続されている。
構成要素70、72、および73はそれぞれ、図１の電子送信器に含まれる前述の構成要素10、12、および13と同じである。これと比較して、図８の電子送信器に含まれるデジタルコンバイナ回路71は異なっている。そしてこの相違点のために、送信される信号においてピーク−平均電力比が減じられる。
デジタルチャネルコンバイナ回路71の好ましい一実施例が図９に示される。この実施例は、構成要素31、32、33、34、および80を含む。構成要素31から34は、図３のデジタルコンバイナ回路の構成要素31から34と同じようにSIGN信号およびMAG信号を形成する。そしてこれらのSIGN信号およびMAG信号はそれぞれ、チップシーケンスS1からSN内で同時に生じ実データをエンコードする「１」チップの数から「０」チップの数を引いたものの符号および大きさを示す。
これと比較して、構成要素80は信号MAGの各値を非線形に歪ませた多数の表示SDMAGを記憶するメモリである。これらの歪んだSDMAGは、メモリのアドレス入力ALおよびAHに送られる信号MAGおよびＸによって選択的にアドレス指定され、メモリ80から読出される。
図９に、アドレス信号Ｘおよびアドレス信号MAGに応答してメモリに記憶されメモリから読出されるSDMAG信号の一例を示す表81が設けられている。行82に示されるこれらのSDMAG信号は、Ｘが５に等しい（すなわち、全部で５つのチップシーケンスS1からS5が実データをエンコードする）とき、メモリ80から読出される。これと比較して、行83に示されるSDMAG信号は、Ｘが６に等しい（すなわち、６つのチップシーケンスS1からS6が実データをエンコードする）ときに、メモリ80から読出される。
Ｘが５に等しい場合には、信号MAGは１、３、および５の値を取る。対応するSDMAG信号を得るためには、１、３、および５のMAG信号は非線形に歪まされ、３、４、および５となる。これは表81のDMAGと記された列によって示される。次に、メモリ80に記憶されるSDMAG信号を得るために、歪んだ大きさDMAGは各々スケーリングファクタ（たとえば32÷６）で乗算される。
同様に、Ｘが６に等しいときは、MAG信号は０、２、４、および６の値を取る。対応する出力信号SDMAGを得るために、０、２、４、および６のMAG信号は非線形に歪まされ、３、４、５、および６となる。これは表81のDMAGと記された列によって示される。次に、メモリ80に記憶されたSDMAG信号を得るために、歪まされた大きさDMAGの各々は32÷６で乗算される。
図８の回路によって送信される信号のピーク−平均電力比と図１の回路によって送信される信号のピーク−平均電力比との比較が図10に示される。この比較においては、実データ信号をエンコードするチップシーケンスの数は例として５つと設定されている。また、計算を簡素化するために、スケーリングファクタは１と仮定されている。したがって、MAGはSMAGに等しく、DMAGはSDMAGに等しい。
比較を始めると、図10の式eq10は図１の回路から送信される信号の平均電力の式である。いずれの特定の瞬間においても、送信される信号の電力はデジタルコンバイナ回路11からの信号MAGの大きさの平方に比例する。Ｘが５に等しい場合には、信号MAGは１、３および５の大きさを有する。大きさが１となるのは、チップシーケンスS1からS5の20通りの異なった組合せに対してであり、大きさが３となるのは10通りの異なった組合せに対してであり、大きさが５となるのは２通りの異なった組合せに対してである。したがって、図１の回路から送信される信号の平均電力は、式eq10の項91に示されるようになろう。次に、ピーク−平均電力比を得るために、ピーク電力が項91の平均電力で単純に除せられる。これは式eq11で行なわれる。
同様に、図10の式eq20は、図８の送信器回路から送信される信号の平均電力の式である。ここで、いかなる特定の瞬間に送信される信号の電力も信号DMAGの平方に比例する。Ｘが５に等しい場合には、信号DMAGの大きさは３、４、および５となる。大きさが３となるのは、チップシーケンスS1からS5の20通りの異なった組合せにおいてであり、大きさが４となるのは10通りの異なった組合せに対してであり、大きさが５となるのは２通りの異なった組合せに対してである。したがって、図８の回路から送信される信号の平均電力は式eq20の項92に示すように表わすことができる。次に、ピーク−平均電力比を得るために、ピーク電力を項92で与えられる平均電力で除す。これは式eq21によって行なわれる。
式eq21を式eq11と比較すると、図８の回路のピーク−平均電力比が図１の回路のピーク−平均電力比の２分の１以下であることがわかる。これは、図８の回路からの信号を受信できる最大の距離が、図１の回路からの信号を受信できる最大の距離よりもはるかに長いということを意味しているのだからこれは重要な特性である。
図10の式で行なわれるすべての計算を異なったＸの値に対して繰返すことができる。このような計算によって、Ｘが増加するにつれて、図８の送信器によって得られるピーク−平均電力比の改良もまた向上するということがわかる。
次に図11Aに移ると、Ｘが５に等しい場合の、信号MAGとその歪んだ表示DMAGとの関係がグラフで示されている。ここで、曲線100上の３つの点100a、100bおよび100cはそれぞれ、大きさが１、３、および５であるMAG信号が非線形に歪まされ大きさ３、４、および５のDMAG信号となったものを示している。これと比較してもし信号MAGが単に線形態様で増幅されDMAG信号を得るのならば、MAGおよびDMAGはグラフの原点101を通る直線のグラフで示されるであろう。このような線は図11Aの参照番号102で示されている。
もちろん、図11Aが、送信される出力信号のピーク−平均電力比を減じるために信号MAGを非線形に歪ませる態様の一特定例を示すにすぎないことは理解されよう。２つのまた別の例が図11Bおよび図11Cに示される。
図11Bにおいて、Ｘが６に等しい場合の、信号MAGとその非線形に歪まされた表示DMAGとの関係が曲線110で示されている。この歪みによって、入力信号MAGのほんの一部分のみが非線形の態様で歪まされている。この部分は参照番号110aで示される。
図11Bにおいて、非線形の歪み110aによりDMAG信号の少なくともいくつかの大きさが対応するMAG信号の大きさよりも大きくなっているので、DMAG信号の平均電力はMAG信号の平均電力よりも大きくなるであろう。同時に、DMAG信号およびMAG信号のピーク振幅は同じであるので、ピーク電力は同じとなる。
図11Cにおいて、信号MAGとその歪まされた表示DMAGとの関係が曲線120で示される。この歪みによって、MAG信号の大きさが最大から最小へと変化するに伴い、歪んだ出力信号DMAGの大きさは可変な率で減少していく。
図11Cにおいて、可変な率での非線形歪みによってDMAG信号のある大きさがMAG信号の対応する大きさよりも大きくなっているために、DMAG信号の平均電力はMAG信号の平均電力よりも大きくなる。しかしここでもまた、DMAG信号とMAG信号とは同じピーク振幅を有するのでピーク電力は同じとなる。
図11A、図11B、および図11Cのすべてにおいて生じる歪みの特性の１つは、歪んだ出力信号DMAGが、信号MAGが最大の大きさを取るときに最大の大きさを取るということである。このDMAGの最大の大きさをMAGの最大の大きさで除したものがある特定の利得Ｇを規定する。図11Aから図11Cにおいて生じる歪みの第２の特性は、入力信号が予め定められた範囲だけ最大の大きさよりも小さいときに、歪んだ信号DMAGが信号MAGよりも利得Ｇ倍だけ大きいということである。MAG信号およびDMAG信号がこの２つの特性を有する非線形の歪みで表わされる限り、DMAG信号のピーク−平均電力比は改良されたものとなる。
次に図12、13、14、および15Aから15Cを参照し、図１から図11Cの電子送信器に関連するが異なった原理で動作する第３の電子送信器を説明する。図12の電子送信器により、MAG信号と比較して小さいピーク−平均電力比を有する歪んだ出力信号SDMAG′が再び発生される。しかしながら、SDMAG′信号は対応するMAG信号の発生確率に比例する大きさで発生される。
したがって、対応するMAG信号の大きさが小さくとも、対応するMAG信号の発生確率が高ければ、SDMAG′信号の大きさは大きくなる。逆に、対応するMAG信号の大きさが大きくとも、対応するMAG信号の発生確率が低ければ、SDMAG′信号の大きさは小さくなる。
図12において、上述の原理によって動作する電子送信器が示され、エンコーダ回路130、デジタルコンバイナ回路131、変調器回路132、およびアンテナ133を含んでいる。図示されているようにこれらの構成要素130から132はすべて互いに相互接続されている。
構成要素130、132、および133はそれぞれ前述の図１の電子送信器の構成要素10、12、および13と同一である。これと比較して、図12の電子送信器のデジタルチャネルコンバイナ131は信号SDMAG′を発生するという点で異なっている。
デジタルチャネルコンバイナ回路131の好ましい一実施例が図13に示される。この実施例は構成要素31、32、33、34、および140を含む。構成要素31から34は、図３のデジタルコンバイナ回路の構成要素31から34と同様にSIGN信号およびMAG信号を形成する。これらのSIGN信号およびMAG信号はそれぞれ実データをエンコーダするチップシーケンスS1からSN内で同時に生じる「１」チップの数から「０」チップの数を引いたものの符号および大きさを示す。
これと比較して、構成要素140は、信号MAGの各値を非線形に歪ませた多数の表示SDMAG′を記憶するメモリである。これらの歪まされた表示SDMAG′は、メモリのアドレス入力ALおよびAHに送られる信号MAGおよび信号Ｘによって選択的にアドレス指定されメモリ140から読出される。
図13に、メモリ140に記憶され、アドレス信号ＸおよびMAGに応答してメモリ140から読出されるSDMAG′信号の例を示す表141が設けられている。行142に示されるSDMAG′信号は、全部で５つのチップシーケンスS1からS5が実データをエンコーダするときメモリ140から読出され、行143に示されるSDMAG′信号は、６つのチップシーケンスS1からS6が実データをエンコードするときメモリ140から読出される。
Ｘが５に等しい場合には、信号MAGの大きさは１、３および５となる。大きさが１となるのは、チップシーケンスS1からS5の20通りの異なった組合せに対してであり、大きさが３となるのは10通りの異なった組合せに対してであり、大きさが５となるのは２通りの異なった組合せに対してのみである。したがって、MAG＝１の発生確率は20/32であり、MAG＝３の発生確率は10/32であり、MAG＝５の発生確率は2/32である。このことは、表141のPROBと記された列に示されている。
SDMAG′信号を得るためには、対応するMAG信号の発生確率が大きいときにはその大きさを大きくし、発生確率が小さいときには大きさを小さくする。このことは表141のDMAG′と記された列に示されている。次に、メモリ140に記憶されたSDMAG′信号を得るために、歪まされた大きさDMAG′がそれぞれスケーリングファクタ（たとえば32÷５）によって乗算される。
同様に、Ｘが６に等しいときは、MAG信号の値は０、２、４、および６となる。大きさが０となるのはチップシーケンスS1からS6の20通りの異なった組合せに対してであり、大きさが２となるのは30通りの異なった組合せに対してであり、大きさが４となるのは12通りの異なった組合せに対してであり、大きさが６となるのは２通りの異なった組合せに対してである。
したがって、対応する出力信号SDMAG′を得るために、０、２、４、および６のMAG信号は非線形に歪まされ、５、６、４、および３となる。このことは表141のDMAG′と記される列に示されている。次に、メモリ140に記憶されたSDMAG′信号を得るために、歪まされた大きさDMAG′の各々は32÷６で乗算される。
図12の回路によって送信される信号のピーク−平均電力比の計算が図14に示される。この計算において、実データ信号をエンコードするチップシーケンスの数は５と設定され、スケーリングファクタは１に等しく設定される。したがって、DMAG′はSDMAG′に等しい。
計算を始めると、図14の式eq30は信号DMAG′における平均電力の式である。いかなる特定の瞬間においても、送信される信号の電力は信号DMAG′の大きさの平方に比例する。Ｘが５に等しい場合には、信号DMAG′の大きさは５、４、および３となる。大きさが５となるのはチップシーケンスS1からS5の20通りの異なった組合せに対してであり、大きさが３となるのは10通りの異なった組合せに対してであり、大きさが５となるのは２通りの異なった組合せに対してである。したがって、図14の回路から送信される信号の平均電力は式14の項151によって表わされる。次に、ピーク電力を項151の平均電力で除することによってピーク−平均電力比が得られる。これは式eq31によって行なわれる。
式eq31と図10の式eq11とを比較すると、図12の回路のピーク−平均電力比が、図１の回路のピーク−平均電力比の４分の１以下になっていることがわかる。したがって、図12の回路からの信号を受信できる最大の距離は図１の回路からの信号を受信できる最大の距離の４倍より長くなる。
図14で行なわれた計算はすべて異なったＸの値に対して繰返すことができる。そして、このような計算によって、Ｘが増加するにつれて、図12の送信器によって得られるピーク−平均電力比の向上も増していくことがわかる。
次に、図15Aに移ると、Ｘが５に等しい場合の信号MAGとその歪んだ表示DMAG′との関係がグラフに示されている。ここで、曲線160上の３つの点160a、160bおよび160cはそれぞれMAG信号の大きさ１、３、および５が非線形に歪まされDMAG′信号の大きさ５、４、および３となったものを示している。これと比較して、もし信号MAGが単に線形態様で増幅されDMAG′信号を得るのならば、MAGおよびDMAG′はグラフの原点を通る直線102によってグラフに示されよう。
送信される出力信号のピーク−平均電力比を減じるために信号MAGをどのように非線形に歪ませるかの２つの付加的な例が図15Bおよび図15Cに示される。図15Bに、信号MAGとその非線形に歪んだ表示DMAG′との関係が曲線170で与えられる。この歪みにより、信号MAGが最小から最大へと変化するに伴い信号DMAG′の大きさは可変な率で減少する。これに比較して、図15Aでは、信号MAGが最小から最大へと変化するに伴い歪んだ信号DMAG′の大きさは一定の率で減少していく。
図15Aおよび図15Bで生じる歪みは、ある局面においては、図11A、図11Bおよび図11Cで生じる歪みのちょうど反対であることに注意されたい。図15Aおよび図15Bにおいては、信号MAGが最小から最大へと変化するに伴い、歪んだ信号DMAG′の大きさは単調に減少していく。一方、図11A、図11Bおよび図11Cにおいては信号MAGが最大から最小へと変化するに伴い歪んだ信号DMAGの大きさは単調に減少していく。
図15Bにおいて、非線形の歪み170によって対応するMAG信号の大きさが頻繁に発生するときDMAG′信号の大きさが大きくなるため、DMAG′信号の平均電力はMAG信号の平均電力よりも大きくなる。同時に、DMAG′信号およびMAG信号のピーク振幅は同じであるので、ピーク電力も同じとなる。
図15Cにおいて、信号MAGとその歪んだ表示DMAG′との関係が４つの点のセット180によって示されている。この歪みによって、MAG信号が最小から最大へと変化するに伴い、歪んだ出力信号DMAG′の大きさは増加しそして減少していく。MAG信号の大きさが０、２、４、および６であるとき、信号DMAG′の大きさはそれぞれ、５、６、４、および３となる。これは図13の表の行143に示される歪みに対応する。
図15Cにおいて、非線形の歪み180によって対応するMAG信号の大きさが頻繁に生じるときDMAG′信号の大きさが大きくなるので、DMAG′信号の平均電力はMAG信号の平均電力よりも大きくなる。そしてここでもまた、DMAG′信号およびMAG信号のピーク振幅は同一であるので、ピーク電力も同一である。
図15A、図15Bおよび図15Cのすべてにおいて生じる歪みの特性は、信号MAGの大きさが最も頻繁に生ずる大きさであるときに歪んだ出力信号DMAG′の大きさが最大になるということである。図15Aおよび図15Bに示すようにDMAG′信号の大きさのピークはMAG信号が最小であるときに生じ得、または、図15Cに示すように、MAG信号が最大と最小との間にあるときに生じ得る。
図８および図12の送信器からの歪んだ信号にエンコードされたデータビットを回復するためには、これら歪んだ信号を、歪んだ信号を発生するために用いられた利得の逆数である利得を有する受信器回路を通して送る。この動作によって歪みのないMAG信号が再び発生される。次に、この発明の譲受人に譲渡される「加算非同期ビットシーケンスのためのデコーダ」と題されたR.ショート,C,ラシュフォース，およびZ.シェ（Xie）による米国特許第5,031,173号などに教示されているような従来の態様で、歪んでいないMAG信号からデジタル入力信号D1からDNが回復される。
歪んだDMAG′信号から歪んでいないMAG信号を再び発生させる方策を示す一例が図16に示されている。ここで、MAGと記された列が信号の大きさ１、３、および５を示している。そしてDMAG′と記された列が対応する信号の大きさ５、４、および３を示している。これは図15Aに示される歪みと同一である。
また、図16には、Ｇと記された列に、歪んだ信号DMAG′を得るためには信号MAGに乗算せねばならない利得が示されている。さらに、IGと記された列に、元のMAG信号を再び発生させるために歪んだ信号DMAG′に乗算せねばならない逆数である利得が示されている。このIG列に示される逆数である利得はMAG信号を再び発生させるために受信器回路によって用いられる利得である。
この発明のさまざまな好ましい実施例を詳細に説明してきた。しかしながら、加えて、この発明の本質および精神から逸脱することなくこれらの好ましい実施例の細部に多くの変更および修正を加えることができる。
たとえば、図９のデジタルコンバイナ回路内の構成要素31から34をすべて、図４の構成要素41から44、または図６の構成要素51から53、または図７の構成要素61から62と置き換えることができる。同様に、図13のデジタルコンバイナ回路の構成要素31から35はすべて、図４の構成要素41から44、または図６の構成要素51から53、または図７の構成要素61から62と置き換えることができる。
また、別の修正案として、図11Aから図11Cおよび図15Aから図15Bに関連して説明した歪みをアナログ入力信号に印加してもよい。たとえば、図11Aにおいて、信号MAGは連続的に０から５へと変化する大きさを有するアナログ入力信号であってもよい。そして信号DMAGは連続的に３から５へと変化する大きさを持ったアナログ出力信号であってもよい。アナログ信号DMAGを発生するためには、曲線100によって与えられる利得によってアナログ信号MAGを単純に乗算する。
同様に、図15Aにおいて、信号MAGは連続的に０から５へと変化するアナログ入力信号であってもよい。そして信号DMAG′は連続的に３から5.5へと変化するアナログ出力信号であってもよい。このようなアナログDMAG′信号は、アナログMAG信号を曲線160によって与えられる利得で乗算することによって発生される。
したがって、この発明は図示された好ましい実施例の詳細にまで限定されるものではなく、添付された請求の範囲によって規定されることが理解される。
Claims (14)
- 低いピーク−平均電力比を有する電子データ送信システムであって、
入力信号（S1−SN）を受取りこれに応答して前記入力信号の発生確率が高い（20/32）ときには大きな大きさ（たとえば５（32/5））の出力信号を発生し、前記入力信号の発生確率が低い（2/32）ときには小さな大きさ（たとえば３（32/5））の前記出力信号を発生することで、歪んだ出力信号（SINGおよびSMAG′）を発生する送信器回路（図12、図13）と、
通信チャネルを渡って前記歪んだ出力信号を受信するよう結合され、前記歪んだ信号を発生させた利得の逆数である利得によって前記歪んだ出力信号を増幅することによって前記入力信号を再び発生させる（21頁21〜23行）受信器回路とを含む、電子データ送信システム。 - 前記入力信号は、並行して同期された「１」および「０」チップの多数のシーケンス（図12のS1−SN）からなるデジタル入力信号であり、前記入力信号の大きさは同時に生じる「１」チップの数から「０」チップの数を引いた絶対値（図13のMAG）であり、前記歪んだ出力信号（図13のSDMAG′）は、前記入力信号の大きさが最小であるとき大きさが最大となる、請求項１に記載の電子データ送信システム。
- 前記歪んだ出力信号は、前記入力信号の大きさが最小から最大へと変化するに伴い、ゼロではない大きさへと単調に減少する（図15A）、請求項２に記載の電子データ送信システム。
- 前記歪んだ出力信号は、前記入力信号の大きさが最小から最大へと変化するに伴い、一定の率で単調に減少する（図15A）、請求項２に記載の電子データ送信システム。
- 前記歪んだ出力信号は、前記入力信号の大きさが最小から最大へと変化するに伴い、可変な率で単調に減少する（図15B）、請求項２に記載の電子データ送信システム。
- 前記送信器回路は、前記同期されたチップシーケンス内で同時に生じる「１」チップの数から「０」チップの数を引いたものを示す符号化された多ビットデジタル信号を形成する論理回路（31、32、33）と、前記符号化された多ビットデジタル信号の大きさによってアドレス指定され、これに応答して前記歪んだ出力信号の大きさを発生するメモリ回路（140）とを含む、請求項２に記載の電子データ送信システム。
- 前記送信器回路は、前記同期されたチップシーケンス内で同時に生じる「１」チップの数を示す符号化されていない多ビットデジタル信号（MAG′）を形成する論理回路（図７の61、62）と、前記符号化されていない多ビットデジタル信号によってアドレス指定され、これに応答して前記歪んだ出力信号を発生するメモリ回路（図７の63）とを含む、請求項２に記載の電子データ送信システム。
- 前記入力信号は、並行して同期された「１」および「０」チップの多数のシーケンスからなるデジタル入力信号であって、前記入力信号の大きさは、同時に生じる「１」チップの数から「０」チップの数を引いた絶対値であり、前記歪んだ出力信号の大きさは、前記入力信号の大きさが最小から最大へと変化するに伴い、増加しその後減少する（図15C）、請求項１に記載の電子データ送信システム。
- 前記送信器回路は、前記同期されたチップシーケンス内で同時に生じる「１」チップの数から「０」チップの数を引いたものを示す符号化された多ビットデジタル信号を形成する論理回路（31、32、33）と、前記符号化された多ビットデジタル信号の大きさによってアドレス指定され、これに応答して前記歪んだ出力信号の大きさを発生するメモリ回路（140）とを含む、請求項８に記載の電子データ送信システム。
- 前記送信器回路は、前記同期されたチップシーケンス内で同時に生じる「１」チップの数を示す符号化されていない多ビットデジタル信号を形成する論理回路（図７の61、62）と、前記符号化されていない多ビットデジタル信号によってアドレス指定され、これに応答して前記歪んだ出力信号を発生するメモリ回路（図７の63）とを含む、請求項８に記載の電子データ送信システム。
- 前記入力信号はアナログ入力信号であって（図15A）、前記歪んだ出力信号は、前記入力信号の大きさが最小であるときに大きさが最大となる、請求項１に記載の電子データ送信システム。
- 前記歪んだ出力信号は、前記入力信号の大きさが最小から最大へと変化するに伴い、ゼロではない大きさへ単調に減少する（図15A）、請求項11に記載の電子データ送信システム。
- 前記歪んだ出力信号は、前記入力信号の大きさが最小から最大へと変化するに伴い、一定の率で単調に減少する（図15）、請求項11に記載の電子データ送信システム。
- 前記歪んだ出力信号は、前記入力信号の大きさが最小から最大へと変化するに伴い、可変な率で単調に減少する（図15B）、請求項11に記載の電子データ送信システム。
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