JPH114082A - 印刷配線板の製造方法 - Google Patents
印刷配線板の製造方法Info
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- JPH114082A JPH114082A JP9155088A JP15508897A JPH114082A JP H114082 A JPH114082 A JP H114082A JP 9155088 A JP9155088 A JP 9155088A JP 15508897 A JP15508897 A JP 15508897A JP H114082 A JPH114082 A JP H114082A
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Abstract
(57)【要約】
【課題】複数個の個別印刷配線板を含む多層印刷配線板
の製造方法において個別印刷配線板の不良表示方法を簡
便化し、不良の個別印刷配線板の位置並びに数量を容易
に認識する方法を提供する。 【解決手段】ビルドアツプ法におけける複数個の個別印
刷配線板を含む多層印刷配線板の製造方法において、個
別印刷配線板（４）に対応した不良表示表示マーク
（３）をマスター基板内に形成後、不良の個別印刷配線
板（４）に対する不良表示認識マーク（３）位置に窄孔
（５）を形成し、次いで窄孔（５）を閉塞しないように
絶縁層（６）を形成し外層回路を形成後、不良の個別印
刷配線板に対して不良表示認識マ―ク（３−）位置に
窄孔（５−）を形成する。
の製造方法において個別印刷配線板の不良表示方法を簡
便化し、不良の個別印刷配線板の位置並びに数量を容易
に認識する方法を提供する。 【解決手段】ビルドアツプ法におけける複数個の個別印
刷配線板を含む多層印刷配線板の製造方法において、個
別印刷配線板（４）に対応した不良表示表示マーク
（３）をマスター基板内に形成後、不良の個別印刷配線
板（４）に対する不良表示認識マーク（３）位置に窄孔
（５）を形成し、次いで窄孔（５）を閉塞しないように
絶縁層（６）を形成し外層回路を形成後、不良の個別印
刷配線板に対して不良表示認識マ―ク（３−）位置に
窄孔（５−）を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は多層印刷配線板の製
造方法に関し、特にマルチチップモジュール実装用印刷
配線板（以下、ＭＣＭ−Ｌという）等に代表される１枚
のマスター基板に複数個の個別印刷配線板をシート編集
した際に用いられる多層印刷配線板の製造方法に関する
ものである。
造方法に関し、特にマルチチップモジュール実装用印刷
配線板（以下、ＭＣＭ−Ｌという）等に代表される１枚
のマスター基板に複数個の個別印刷配線板をシート編集
した際に用いられる多層印刷配線板の製造方法に関する
ものである。
【０００２】
【従来の技術】近年、ＩＣ、ＬＳＩ等の高集積化、高速
化が非常な勢いで進められているのに伴って、これらを
実装する印刷配線板においても、高密度化する必要性が
高まってきており、その方法の一つとして絶縁基板の上
に導電回路と絶縁層を交互に積み上げ、多層回路を形成
するビルドアツプ法による多層印刷配線板の製造方法が
提案されている。なかでもＭＣＭ−Ｌ基板等の高密度印
刷配線板を製造する際、実装時の低コスト化を目的とし
てＭＣＭ−Ｌ基板を１枚のマスター基板に複数個シート
編集した設計が増加している。
化が非常な勢いで進められているのに伴って、これらを
実装する印刷配線板においても、高密度化する必要性が
高まってきており、その方法の一つとして絶縁基板の上
に導電回路と絶縁層を交互に積み上げ、多層回路を形成
するビルドアツプ法による多層印刷配線板の製造方法が
提案されている。なかでもＭＣＭ−Ｌ基板等の高密度印
刷配線板を製造する際、実装時の低コスト化を目的とし
てＭＣＭ−Ｌ基板を１枚のマスター基板に複数個シート
編集した設計が増加している。
【０００３】この設計を用いたときの課題としてマスタ
ー基板内に不良基板を含む場合の不良表示方法並びに不
良基板の検出方法がある。これらの不良基板の表示方法
として、図８に示すような不良基板内にケガキをいれて
不良表示する方法や各不良基板のパターンをカットする
方法が開示されている。
ー基板内に不良基板を含む場合の不良表示方法並びに不
良基板の検出方法がある。これらの不良基板の表示方法
として、図８に示すような不良基板内にケガキをいれて
不良表示する方法や各不良基板のパターンをカットする
方法が開示されている。
【０００４】従来のこれらの不良表示方法では、マスタ
ー基板内の不良基板数の計数管理工数の増加やマスター
基板を電気検査する場合の不良ポイント打ち出しの増加
などの問題点があった。
ー基板内の不良基板数の計数管理工数の増加やマスター
基板を電気検査する場合の不良ポイント打ち出しの増加
などの問題点があった。
【０００５】上記問題点を解決する手段として、実開昭
５９−３６２６９号公報には、マスター基板の端部に複
数個の切り欠け部を設け不良基板の情報を表示する方法
（以下、第１の改良表示方法という）が開示されてい
る。図９はその不良表示した基板の斜視図、図１０はそ
の平面図であり、不良表示用切り欠き１１が示されてい
る。
５９−３６２６９号公報には、マスター基板の端部に複
数個の切り欠け部を設け不良基板の情報を表示する方法
（以下、第１の改良表示方法という）が開示されてい
る。図９はその不良表示した基板の斜視図、図１０はそ
の平面図であり、不良表示用切り欠き１１が示されてい
る。
【０００６】また、上記問題点を解決する他の方法とし
て、前記公報や特開平４−１０９６９９号公報には、マ
スター基板の端部に複数個の穿孔を設ける不良基板の情
報表示方法（以下、第２の改良表示方法という）が提案
されている。図１１はその不良表示した基板の平面図で
あり、不良表示用穿孔１２が示されている。
て、前記公報や特開平４−１０９６９９号公報には、マ
スター基板の端部に複数個の穿孔を設ける不良基板の情
報表示方法（以下、第２の改良表示方法という）が提案
されている。図１１はその不良表示した基板の平面図で
あり、不良表示用穿孔１２が示されている。
【０００７】
【発明が解決しようとする課題】前記従来のマスター基
板内の複数個の不良基板に対してケガキを入れる表示方
法や不良基板の一部のパターンをカットする判別方法で
は、上記のように電気検査時に不良ポイントの打ち出し
が増加する問題点並びに不良基板の計数管理工数の増加
の問題点があった。
板内の複数個の不良基板に対してケガキを入れる表示方
法や不良基板の一部のパターンをカットする判別方法で
は、上記のように電気検査時に不良ポイントの打ち出し
が増加する問題点並びに不良基板の計数管理工数の増加
の問題点があった。
【０００８】また、上記第１および第２の改良表示方法
では、ビルドアップ法を用いた多層印刷配線板の製造に
おいて、絶縁層をビルドアップ形成する際に、マスター
基板の端部の切り欠け部又は穿孔した穴が絶縁層でふさ
がるという問題点があった。
では、ビルドアップ法を用いた多層印刷配線板の製造に
おいて、絶縁層をビルドアップ形成する際に、マスター
基板の端部の切り欠け部又は穿孔した穴が絶縁層でふさ
がるという問題点があった。
【０００９】
【課題を解決するための手段】本発明は上記の従来技術
の問題点を解消したビルドアップ法を用いた多層印刷配
線板の製造方法を提供することを目的とする。
の問題点を解消したビルドアップ法を用いた多層印刷配
線板の製造方法を提供することを目的とする。
【００１０】本発明の多層印刷配線板の製造方法は、内
層用導体配線パターンの形成された複数の個別印刷配線
板を有するマスター基板の捨て板部に前記個別印刷配線
板に対応した第１の不良表示認識マークを前記導体配線
パターンと同材料で同時に形成する工程と、前記個別印
刷配線板の不良基板に対応した前記不良表示認識マーク
の位置に穿孔を形成する工程と、前記穿孔を除いて前記
マスター基板の全面に絶縁層を形成する工程と、前記絶
縁層にフォトビアを形成後、前記絶縁層およびフォトビ
ア壁に銅めっきにより外層導体配線パターンと前記マス
ター基板の捨て板部の前記絶縁層上に前記個別印刷配線
板に対応した第２の不良表示認識マークを前記導体配線
パターンと同材料で同時に形成する工程と、前記外層導
体配線パターンの形成された前記個別印刷配線板の不良
基板に対応した前記第２の不良表示認識マークの位置に
穿孔を形成する工程を有する構成からなる。
層用導体配線パターンの形成された複数の個別印刷配線
板を有するマスター基板の捨て板部に前記個別印刷配線
板に対応した第１の不良表示認識マークを前記導体配線
パターンと同材料で同時に形成する工程と、前記個別印
刷配線板の不良基板に対応した前記不良表示認識マーク
の位置に穿孔を形成する工程と、前記穿孔を除いて前記
マスター基板の全面に絶縁層を形成する工程と、前記絶
縁層にフォトビアを形成後、前記絶縁層およびフォトビ
ア壁に銅めっきにより外層導体配線パターンと前記マス
ター基板の捨て板部の前記絶縁層上に前記個別印刷配線
板に対応した第２の不良表示認識マークを前記導体配線
パターンと同材料で同時に形成する工程と、前記外層導
体配線パターンの形成された前記個別印刷配線板の不良
基板に対応した前記第２の不良表示認識マークの位置に
穿孔を形成する工程を有する構成からなる。
【００１１】前記第１と第２の不良表示認識マークのパ
ターンは同一でも、異なっていてもよい。またこれらの
不良表示認識マークはマスター基板の捨て板部での位置
をずれて形成してもよい。第１の不良表示認識マーク位
置に形成した穿孔と、第２の不良表示認識マーク位置に
形成した穿孔の形状は同一でも異なっていてもよい。両
者の穿孔の形状が異なる場合には、内層不良と外層不良
の識別がより容易になる効果もある。
ターンは同一でも、異なっていてもよい。またこれらの
不良表示認識マークはマスター基板の捨て板部での位置
をずれて形成してもよい。第１の不良表示認識マーク位
置に形成した穿孔と、第２の不良表示認識マーク位置に
形成した穿孔の形状は同一でも異なっていてもよい。両
者の穿孔の形状が異なる場合には、内層不良と外層不良
の識別がより容易になる効果もある。
【００１２】
【発明の実施の形態】本発明の実施の形態について図面
を参照して説明する。図１〜図７は本発明の実施の形態
の多層印刷配線板の製造方法の工程順を説明するため基
板要部の図であり、各図（ａ），（ｂ）はそれぞれ断面
図および平面図を示す。尚、断面図は平面図Ａ−Ａ線の
断面図を示す。本発明の実施の形態では、説明を簡略化
するために一方の面にビルドアップし、第１と第２の不
良表示認識マークのパターンは同一かつ層間で重なる位
置に形成し、また第１と第２の不良表示認識マーク位置
に形成する穿孔の形状は同一である多層印刷配線板を製
造する場合について説明する。
を参照して説明する。図１〜図７は本発明の実施の形態
の多層印刷配線板の製造方法の工程順を説明するため基
板要部の図であり、各図（ａ），（ｂ）はそれぞれ断面
図および平面図を示す。尚、断面図は平面図Ａ−Ａ線の
断面図を示す。本発明の実施の形態では、説明を簡略化
するために一方の面にビルドアップし、第１と第２の不
良表示認識マークのパターンは同一かつ層間で重なる位
置に形成し、また第１と第２の不良表示認識マーク位置
に形成する穿孔の形状は同一である多層印刷配線板を製
造する場合について説明する。
【００１３】まず図１（ａ），図１（ｂ）のように、厚
さ０．４〜１．６ｍｍの絶縁基板２上に厚さ１０〜２０
μｍの銅層の導体配線パターン（図示してない）をサブ
トラクティブ法により形成し、同時にマスター基板１の
捨て板部にマスター基板１に含まれる個別印刷配線板４
に対応したドットからなる第１層目の不良表示認識マー
ク３を同様の導体材料により形成して内層回路基板を作
製する。なお、配線パターン形成にはアディティブ法を
用いることもできる。また、不良表示認識マークにはド
ットの代わりにシリアルナンバーの数字でもよい。前記
不良表示認識マークの大きさは光学的に認識でき、また
削除が容易なように直径０．７ｍｍ以上で１．５ｍｍ以
下とするのが望ましい。ここでは、その不良表示認識マ
ークの直径は１．０ｍｍとした。
さ０．４〜１．６ｍｍの絶縁基板２上に厚さ１０〜２０
μｍの銅層の導体配線パターン（図示してない）をサブ
トラクティブ法により形成し、同時にマスター基板１の
捨て板部にマスター基板１に含まれる個別印刷配線板４
に対応したドットからなる第１層目の不良表示認識マー
ク３を同様の導体材料により形成して内層回路基板を作
製する。なお、配線パターン形成にはアディティブ法を
用いることもできる。また、不良表示認識マークにはド
ットの代わりにシリアルナンバーの数字でもよい。前記
不良表示認識マークの大きさは光学的に認識でき、また
削除が容易なように直径０．７ｍｍ以上で１．５ｍｍ以
下とするのが望ましい。ここでは、その不良表示認識マ
ークの直径は１．０ｍｍとした。
【００１４】次に図２（ａ）、図２（ｂ）に示すように
導体配線パターンを光学的又は電気的に検査した後、マ
スター基板内の不良基板に対応する不良表示認識マーク
のをドリル等により穿孔５を形成する。その際ドリル径
はドットを削除出来るようにドット直径＋０.１ｍｍの
ものを使用する。
導体配線パターンを光学的又は電気的に検査した後、マ
スター基板内の不良基板に対応する不良表示認識マーク
のをドリル等により穿孔５を形成する。その際ドリル径
はドットを削除出来るようにドット直径＋０.１ｍｍの
ものを使用する。
【００１５】次に図３（ａ）、図３（ｂ）に示すように
マスター基板１上を完全に覆うように、且つ導体配線パ
ターン上に所望する絶縁層厚が得られるように、感光性
絶縁材料を塗布し、絶縁層６を形成する。導体配線パタ
ーンや第１層目の不良表示認識マーク３のドットの導体
厚が３０μｍで、厚さ４０μｍの絶縁層６を形成する場
合には、７０μｍ厚さに液状感光性絶縁材料を塗布し、
乾燥することでよい。その塗布方法としては、たとえば
カーテンコート法やスクリーン印刷法等を用いることが
できる。
マスター基板１上を完全に覆うように、且つ導体配線パ
ターン上に所望する絶縁層厚が得られるように、感光性
絶縁材料を塗布し、絶縁層６を形成する。導体配線パタ
ーンや第１層目の不良表示認識マーク３のドットの導体
厚が３０μｍで、厚さ４０μｍの絶縁層６を形成する場
合には、７０μｍ厚さに液状感光性絶縁材料を塗布し、
乾燥することでよい。その塗布方法としては、たとえば
カーテンコート法やスクリーン印刷法等を用いることが
できる。
【００１６】続いて図４（ａ）、図４（ｂ）に示すよう
に層間を接続するためのフォトビアを形成するためにフ
ォトビア形成用のマスクフィルム７を絶縁層６上に載置
して密着露光する。その際、使用するマスクフィルム７
のマスター基板内に設けられた不良表示部分において
は、前記工程で形成された穿孔５をふさがないように穿
孔したドリル直径＋０．１ｍｍの直径の逃げのドット８
を設けておく。このマスクフィルム７を用いて密着露光
する事により、フォトビア（図示してない）および前記
工程で形成した穿孔５部分以外の絶縁層６を光重合させ
る。
に層間を接続するためのフォトビアを形成するためにフ
ォトビア形成用のマスクフィルム７を絶縁層６上に載置
して密着露光する。その際、使用するマスクフィルム７
のマスター基板内に設けられた不良表示部分において
は、前記工程で形成された穿孔５をふさがないように穿
孔したドリル直径＋０．１ｍｍの直径の逃げのドット８
を設けておく。このマスクフィルム７を用いて密着露光
する事により、フォトビア（図示してない）および前記
工程で形成した穿孔５部分以外の絶縁層６を光重合させ
る。
【００１７】続いて光重合させていない絶縁層６の部分
を１重量％炭酸ナトリウム水溶液等で現像除去する事に
より、フォトビア（図示してない）を形成すると共に、
不良表示を示す穿孔５上の絶縁層を除去する（図５
（ａ）、図５（ｂ））。次いで、絶縁層６の硬度を高め
るために、熱キュア（例えば温度１３０℃で９０分のベ
ーキング等）または紫外線キュア（例えば露光量６００
ｍＪ／ｃｍ2 の紫外線照射等）を行う。
を１重量％炭酸ナトリウム水溶液等で現像除去する事に
より、フォトビア（図示してない）を形成すると共に、
不良表示を示す穿孔５上の絶縁層を除去する（図５
（ａ）、図５（ｂ））。次いで、絶縁層６の硬度を高め
るために、熱キュア（例えば温度１３０℃で９０分のベ
ーキング等）または紫外線キュア（例えば露光量６００
ｍＪ／ｃｍ2 の紫外線照射等）を行う。
【００１８】更に、絶縁層６の表面に形成する導体層の
密着度を向上させる目的で絶縁層６の表面を過マンガン
酸ナトリウム水溶液等で粗面化し、絶縁層６の表面に深
さ０．１〜１μｍの微細な凸凹を形成後、図６（ａ）、
図６（ｂ）に示すように絶縁基板上にサブトラクティブ
法により厚さ１０〜２０μｍの銅層の外層の導体配線パ
ターン（図示してない）とマスター基板の捨て板部にマ
スター基板に含まれる個別基板に対応したドットの第２
層目の不良表示認識マーク３−を形成する。
密着度を向上させる目的で絶縁層６の表面を過マンガン
酸ナトリウム水溶液等で粗面化し、絶縁層６の表面に深
さ０．１〜１μｍの微細な凸凹を形成後、図６（ａ）、
図６（ｂ）に示すように絶縁基板上にサブトラクティブ
法により厚さ１０〜２０μｍの銅層の外層の導体配線パ
ターン（図示してない）とマスター基板の捨て板部にマ
スター基板に含まれる個別基板に対応したドットの第２
層目の不良表示認識マーク３−を形成する。
【００１９】そのドットは光学的に認識できるように第
１層の良表示認識マーク３と同様な大きさとした。続い
てマスター基板１を電気的、もしくは光学的に検査をし
た後、マスター基板内の不良個片に対応したドットをド
リル等で窄孔５−を形成し、多層印刷配線板が完成す
る（図７（ａ）、（ｂ））。この際、第１層目の導体配
線パターン形成（内層形成）後に検出した不良個片に関
しては既に窄孔しており、その部分の絶縁層に関しても
絶縁層形成時に逃げを設けているため、既に不良表示孔
は形成されており再度窄孔する必要は無い。
１層の良表示認識マーク３と同様な大きさとした。続い
てマスター基板１を電気的、もしくは光学的に検査をし
た後、マスター基板内の不良個片に対応したドットをド
リル等で窄孔５−を形成し、多層印刷配線板が完成す
る（図７（ａ）、（ｂ））。この際、第１層目の導体配
線パターン形成（内層形成）後に検出した不良個片に関
しては既に窄孔しており、その部分の絶縁層に関しても
絶縁層形成時に逃げを設けているため、既に不良表示孔
は形成されており再度窄孔する必要は無い。
【００２０】マスター基板内の良品個片の計数に関して
は、各マスター基板内の窄孔されていないドットを計数
すればよく、従来の様にマスター基板の不良個片のケガ
キの有無、又は不良の打ち出し等から良品個片を計数す
る必要が無くなる。
は、各マスター基板内の窄孔されていないドットを計数
すればよく、従来の様にマスター基板の不良個片のケガ
キの有無、又は不良の打ち出し等から良品個片を計数す
る必要が無くなる。
【００２１】
【発明の効果】本発明の第１の効果はシート編集したマ
スター基板中の不良個片の数、並びに不良基板の位置が
対応するシリアルナンバーまたはドットで判別できるた
め良品と不良品の管理が簡便にでき、また、従来の様に
不良表示を内層パターン又は外層パターンをけがくこと
により行わないために、電気検査時の不良打ち出しポイ
ントが減少し、解析作業が容易になる。
スター基板中の不良個片の数、並びに不良基板の位置が
対応するシリアルナンバーまたはドットで判別できるた
め良品と不良品の管理が簡便にでき、また、従来の様に
不良表示を内層パターン又は外層パターンをけがくこと
により行わないために、電気検査時の不良打ち出しポイ
ントが減少し、解析作業が容易になる。
【００２２】本発明の第２の効果は内層形成時に判明し
た不良品に対して外層形成時に再度不良表示を行わなく
て済むため、不良品の表示間違いや不良表示忘れ等が防
止できる。
た不良品に対して外層形成時に再度不良表示を行わなく
て済むため、不良品の表示間違いや不良表示忘れ等が防
止できる。
【図１】本発明の実施の形態の多層印刷配線板の製造方
法を工程順を説明するための内層回路形成工程の基板要
部の断面図および平面図を示す。
法を工程順を説明するための内層回路形成工程の基板要
部の断面図および平面図を示す。
【図２】本発明の実施の形態の多層印刷配線板の製造方
法の内層回路形成後の不良表示を説明するための基板要
部の断面図および平面図を示す。
法の内層回路形成後の不良表示を説明するための基板要
部の断面図および平面図を示す。
【図３】本発明の実施の形態の多層印刷配線板の製造方
法の絶縁層形成工程を説明する基板要部の断面図および
平面図を示す。
法の絶縁層形成工程を説明する基板要部の断面図および
平面図を示す。
【図４】本発明の実施の形態の多層印刷配線板の製造方
法をのフォトビア形成の露光工程を説明する基板要部の
断面図および平面図を示す。
法をのフォトビア形成の露光工程を説明する基板要部の
断面図および平面図を示す。
【図５】本発明の実施の形態の多層印刷配線板の製造方
法をのフォトビア形成の露光後の現像工程を説明する基
板要部の断面図および平面図を示す。
法をのフォトビア形成の露光後の現像工程を説明する基
板要部の断面図および平面図を示す。
【図６】本発明の実施の形態の多層印刷配線板の製造方
法をのフォトビア形成後の外層導電パターン形成工程を
説明する基板要部の断面図および平面図を示す。
法をのフォトビア形成後の外層導電パターン形成工程を
説明する基板要部の断面図および平面図を示す。
【図７】本発明の実施の形態の多層印刷配線板の製造方
法の外層回路形成後の不良表示を説明するための基板要
部の断面図および平面図を示す。
法の外層回路形成後の不良表示を説明するための基板要
部の断面図および平面図を示す。
【図８】従来の不良表示方法を説明するための印刷配線
板の斜視図である。
板の斜視図である。
【図９】従来の他の不良表示方法を説明するための印刷
配線板の斜視図である。
配線板の斜視図である。
【図１０】図９の印刷配線板の平面図である。
【図１１】図９に関連した他の不良表示方法を説明する
印刷配線板の平面図である。
印刷配線板の平面図である。
１ マスター基板 ２ 絶縁基板 ３ 第１層目の不良表示認識マーク ３− 第２層目の不良表示認識マーク ４ 個別印刷配線板 ５ 第１層目の不良表示として窄孔された孔 ５− 第２層目の不良表示として窄孔された孔 ６ 絶縁層 ７ マスクフィルム ８ 不良表示穴に対して逃げを設けたドット ９ 不良表示ケガキした個別印刷配線板 １０ 不良表示パターンカットした個別印刷配線板 １１ 不良表示用切り欠き １２ 不良表示用窄孔
Claims (3)
- 【請求項１】 内層用導体配線パターンの形成された複
数の個別印刷配線板を有するマスター基板の捨て板部に
前記個別印刷配線板に対応した第１の不良表示認識マー
クを前記導体配線パターンと同材料で同時に形成する工
程と、前記個別印刷配線板の不良基板に対応した前記不
良表示認識マークの位置に穿孔を形成する工程と、前記
穿孔を除いて前記マスター基板の全面に絶縁層を形成す
る工程と、前記絶縁層にフォトビアを形成後、前記絶縁
層およびフォトビア壁に銅めっきにより外層導体配線パ
ターンと前記マスター基板の捨て板部の前記絶縁層上に
第２の不良表示認識マークを前記導体配線パターンと同
材料で同時に形成する工程と、前記外層導体配線パター
ンの形成された前記個別印刷配線板の不良基板に対応し
た前記第２の不良表示認識マークの位置に穿孔を形成す
る工程を有することを特徴とする多層印刷配線板の製造
方法。 - 【請求項２】 前記第１の不良表示認識マークの位置に
形成された穿孔と前記第２の不良表示認識マークの位置
に形成された穿孔の形状が同一である請求項１記載の多
層印刷配線板の製造方法。 - 【請求項３】 前記第１の不良表示認識マークの位置に
形成された穿孔と前記第２の不良表示認識マークの位置
に形成された穿孔の形状が異なる請求項１記載の多層印
刷配線板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9155088A JP2990105B2 (ja) | 1997-06-12 | 1997-06-12 | 印刷配線板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9155088A JP2990105B2 (ja) | 1997-06-12 | 1997-06-12 | 印刷配線板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH114082A true JPH114082A (ja) | 1999-01-06 |
| JP2990105B2 JP2990105B2 (ja) | 1999-12-13 |
Family
ID=15598394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9155088A Expired - Lifetime JP2990105B2 (ja) | 1997-06-12 | 1997-06-12 | 印刷配線板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2990105B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4900172A (en) * | 1986-10-13 | 1990-02-13 | Rudolf Svoboda | Printer assembly with paper guide |
| US6835318B2 (en) * | 2001-02-09 | 2004-12-28 | Yamaichi Electronics Co., Ltd. | Method for forming a recognition mark on a substrate for a KGD |
| JP2008016766A (ja) * | 2006-07-10 | 2008-01-24 | Cmk Corp | 複数の個別配線板を備えた多層プリント配線板、及び個別配線板の不良特定方法。 |
| US7908747B2 (en) | 2005-04-20 | 2011-03-22 | Yamaichi Electronics Co., Ltd. | Method for assembling testing equipment for semiconductor substrate |
-
1997
- 1997-06-12 JP JP9155088A patent/JP2990105B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4900172A (en) * | 1986-10-13 | 1990-02-13 | Rudolf Svoboda | Printer assembly with paper guide |
| US6835318B2 (en) * | 2001-02-09 | 2004-12-28 | Yamaichi Electronics Co., Ltd. | Method for forming a recognition mark on a substrate for a KGD |
| US7908747B2 (en) | 2005-04-20 | 2011-03-22 | Yamaichi Electronics Co., Ltd. | Method for assembling testing equipment for semiconductor substrate |
| JP2008016766A (ja) * | 2006-07-10 | 2008-01-24 | Cmk Corp | 複数の個別配線板を備えた多層プリント配線板、及び個別配線板の不良特定方法。 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2990105B2 (ja) | 1999-12-13 |
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