JPH11356086A - 半導体装置及びこれを用いたディスク駆動装置 - Google Patents
半導体装置及びこれを用いたディスク駆動装置Info
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- JPH11356086A JPH11356086A JP10358602A JP35860298A JPH11356086A JP H11356086 A JPH11356086 A JP H11356086A JP 10358602 A JP10358602 A JP 10358602A JP 35860298 A JP35860298 A JP 35860298A JP H11356086 A JPH11356086 A JP H11356086A
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- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B25/00—Apparatus characterised by the shape of record carrier employed but not specific to the method of recording or reproducing, e.g. dictating apparatus; Combinations of such apparatus
- G11B25/04—Apparatus characterised by the shape of record carrier employed but not specific to the method of recording or reproducing, e.g. dictating apparatus; Combinations of such apparatus using flat record carriers, e.g. disc, card
- G11B25/043—Apparatus characterised by the shape of record carrier employed but not specific to the method of recording or reproducing, e.g. dictating apparatus; Combinations of such apparatus using flat record carriers, e.g. disc, card using rotating discs
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B19/00—Driving, starting, stopping record carriers not specifically of filamentary or web form, or of supports therefor; Control thereof; Control of operating function ; Driving both disc and head
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Abstract
(57)【要約】
【課題】 誤動作が生じる可能性を低減するとともに、
小型化及びコストダウンを実現した半導体装置及びディ
スク駆動装置を提供する。 【解決手段】 ノイズの発生源となる回路が動作可能と
なったときには、制御回路Ｃがスイッチ回路ＳＷをＯＮ
させて、ＰチャネルのＭＯＳ型ＦＥＴＱ１と並列接続さ
れた２つのＮチャネルのＭＯＳ型ＦＥＴＱ２、Ｑ３とで
インバータを構成し、インバータのＮチャネルのＭＯＳ
型ＦＥＴ側の電流能力を上げることによって、インバー
タのスレッショルド電圧を下げる。
小型化及びコストダウンを実現した半導体装置及びディ
スク駆動装置を提供する。 【解決手段】 ノイズの発生源となる回路が動作可能と
なったときには、制御回路Ｃがスイッチ回路ＳＷをＯＮ
させて、ＰチャネルのＭＯＳ型ＦＥＴＱ１と並列接続さ
れた２つのＮチャネルのＭＯＳ型ＦＥＴＱ２、Ｑ３とで
インバータを構成し、インバータのＮチャネルのＭＯＳ
型ＦＥＴ側の電流能力を上げることによって、インバー
タのスレッショルド電圧を下げる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びこ
れを用いたＦＤＤ、ＨＤＤ、ＰＤ、ＣＤ−ＲＯＭなどの
ディスク駆動装置に関するものである。
れを用いたＦＤＤ、ＨＤＤ、ＰＤ、ＣＤ−ＲＯＭなどの
ディスク駆動装置に関するものである。
【０００２】
【従来の技術】ディスク駆動装置の１つであるＦＤＤ
（フロッピーディスクドライブ）装置のブロック図を図
５に示す。同図において、１はインターフェースドライ
バ回路、２はコントロール回路、３はリードライト回
路、４はステッピングモータドライバ回路、５はスピン
ドルモータドライバ回路、６はリードライトヘッド、７
はイレーズヘッド、８はステッピングモータ、９はスピ
ンドルモータ、１０はインデックスセンサ、１１はトラ
ックセンサ、１００は、例えばパーソナルコンピュータ
など、外部のホスト装置である。尚、インターフェース
ドライバ回路１、コントロール回路２、リードライト回
路３、及び、ステッピングモータドライバ回路４は１チ
ップのＩＣ（半導体集積回路）となっている。
（フロッピーディスクドライブ）装置のブロック図を図
５に示す。同図において、１はインターフェースドライ
バ回路、２はコントロール回路、３はリードライト回
路、４はステッピングモータドライバ回路、５はスピン
ドルモータドライバ回路、６はリードライトヘッド、７
はイレーズヘッド、８はステッピングモータ、９はスピ
ンドルモータ、１０はインデックスセンサ、１１はトラ
ックセンサ、１００は、例えばパーソナルコンピュータ
など、外部のホスト装置である。尚、インターフェース
ドライバ回路１、コントロール回路２、リードライト回
路３、及び、ステッピングモータドライバ回路４は１チ
ップのＩＣ（半導体集積回路）となっている。
【０００３】各部の動作について説明する。インターフ
ェースドライバ回路１はホスト装置１００とコントロー
ル回路２との間でやりとりが行われるデータ、並びに、
ホスト装置１００とリードライト回路３との間でやりと
りが行われる、不図示の磁気ディスクに書き込むデー
タ、及び、磁気ディスクから読み出されたデータの形式
や転送の方式の整合をとる。
ェースドライバ回路１はホスト装置１００とコントロー
ル回路２との間でやりとりが行われるデータ、並びに、
ホスト装置１００とリードライト回路３との間でやりと
りが行われる、不図示の磁気ディスクに書き込むデー
タ、及び、磁気ディスクから読み出されたデータの形式
や転送の方式の整合をとる。
【０００４】コントロール回路２はインターフェースド
ライバ回路１を介してホスト装置１００から入力したデ
ータに応じて不図示の磁気ディスクに対してデータの書
き込み及び読み出しを制御し、また、ＦＤＤ装置の動作
状態を示すデータなどをインターフェースドライバ回路
１を介してホスト装置１００へ出力する。
ライバ回路１を介してホスト装置１００から入力したデ
ータに応じて不図示の磁気ディスクに対してデータの書
き込み及び読み出しを制御し、また、ＦＤＤ装置の動作
状態を示すデータなどをインターフェースドライバ回路
１を介してホスト装置１００へ出力する。
【０００５】リードライト回路３は、コントロール回路
２の制御の下で、データの書き込み時には、ホスト装置
１００からインターフェースドライバ回路１を介して入
力したデータに応じて、磁気ディスクに対してデータの
書き込み及び読み出しを行うためのリードライトヘッド
６、磁気ディスクに記録されているデータを消去するた
めのイレーズヘッド７をそれぞれ構成するコイルに電流
を流すことによってデータを磁気ディスクに書き込む。
一方、データの読み出し時には、記録されているデータ
に応じてリードライトヘッド６を構成するコイルに生じ
る電圧によって磁気ディスクからデータを読み出し、読
み出したデータをインターフェースドライバ回路１を介
してホスト装置１００に出力する。
２の制御の下で、データの書き込み時には、ホスト装置
１００からインターフェースドライバ回路１を介して入
力したデータに応じて、磁気ディスクに対してデータの
書き込み及び読み出しを行うためのリードライトヘッド
６、磁気ディスクに記録されているデータを消去するた
めのイレーズヘッド７をそれぞれ構成するコイルに電流
を流すことによってデータを磁気ディスクに書き込む。
一方、データの読み出し時には、記録されているデータ
に応じてリードライトヘッド６を構成するコイルに生じ
る電圧によって磁気ディスクからデータを読み出し、読
み出したデータをインターフェースドライバ回路１を介
してホスト装置１００に出力する。
【０００６】ステッピングモータドライバ回路４は、コ
ントロール回路２の制御の下で、リードライトヘッド６
及びイレーズヘッド７を磁気ディスクの半径方向へ移送
するステッピングモータ８を駆動する。スピンドルモー
タドライバ回路５は、コントロール回路２の制御の下
で、磁気ディスクを回転させるスピンドルモータ９を駆
動する。
ントロール回路２の制御の下で、リードライトヘッド６
及びイレーズヘッド７を磁気ディスクの半径方向へ移送
するステッピングモータ８を駆動する。スピンドルモー
タドライバ回路５は、コントロール回路２の制御の下
で、磁気ディスクを回転させるスピンドルモータ９を駆
動する。
【０００７】インデックスセンサ１０は磁気ディスクが
正常に回転しているかいないかを、また、トラックセン
サ１１はリードライトヘッド６及びイレーズヘッド７が
磁気ディスクの最外周に位置しているかいないかを、コ
ントロール回路２が検出するためのものである。
正常に回転しているかいないかを、また、トラックセン
サ１１はリードライトヘッド６及びイレーズヘッド７が
磁気ディスクの最外周に位置しているかいないかを、コ
ントロール回路２が検出するためのものである。
【０００８】ここで、従来のインターフェースドライバ
回路１内の入力部の初段は、図６に示すように、Ｐチャ
ネルのＭＯＳ型ＦＥＴ（以下、「ＰＭＯＳ」と呼ぶ）Ｑ
１とＮチャネルのＭＯＳ型ＦＥＴ（以下、「ＮＭＯＳ」
と呼ぶ）Ｑ２とからなるインバータの入力端子Ｉが、パ
ッドＰに接続されるとともに、電源電圧ＶCCと基準電位
ＧＮＤとの間に直列接続されたプルアップ用の抵抗Ｒ１
とプルダウン用の抵抗Ｒ２との接続点、及び、電源電圧
ＶCCと基準電位ＧＮＤとの間にそれぞれ逆バイアスとな
る形で直列接続された２つの保護用のダイオードＤｉ
１、Ｄｉ２の接続点に接続される構成となっていた。こ
れらの回路はＩＣ内部（破線Ｈの左側）に形成されてい
る。
回路１内の入力部の初段は、図６に示すように、Ｐチャ
ネルのＭＯＳ型ＦＥＴ（以下、「ＰＭＯＳ」と呼ぶ）Ｑ
１とＮチャネルのＭＯＳ型ＦＥＴ（以下、「ＮＭＯＳ」
と呼ぶ）Ｑ２とからなるインバータの入力端子Ｉが、パ
ッドＰに接続されるとともに、電源電圧ＶCCと基準電位
ＧＮＤとの間に直列接続されたプルアップ用の抵抗Ｒ１
とプルダウン用の抵抗Ｒ２との接続点、及び、電源電圧
ＶCCと基準電位ＧＮＤとの間にそれぞれ逆バイアスとな
る形で直列接続された２つの保護用のダイオードＤｉ
１、Ｄｉ２の接続点に接続される構成となっていた。こ
れらの回路はＩＣ内部（破線Ｈの左側）に形成されてい
る。
【０００９】そして、インバータの入力スレッショルド
電圧は略ＶCC／２に設定されていた、すなわち、パッド
Ｐにローレベルが入力されて、インバータの入力がＶCC
／２より小さくなると、ＰＭＯＳＱ１がＯＮ、ＮＭＯＳ
Ｑ２がＯＦＦして、インバータの出力はハイレベル（Ｖ
CC）となり、一方、パッドＰにハイレベルが入力され
て、インバータの入力がＶCC／２より大きくなると、Ｐ
ＭＯＳＱ１がＯＦＦ、ＮＭＯＳＱ２がＯＮして、インバ
ータの出力はローレベル（グランドレベル）となる。
尚、インバータのスレッショルド電圧を電源電圧ＶCCの
中心値であるＶCC／２としているのは、パッドＰに入力
されるハイレベルとローレベルとの略中心に入力スレッ
ショルド電圧を設定するためである。
電圧は略ＶCC／２に設定されていた、すなわち、パッド
Ｐにローレベルが入力されて、インバータの入力がＶCC
／２より小さくなると、ＰＭＯＳＱ１がＯＮ、ＮＭＯＳ
Ｑ２がＯＦＦして、インバータの出力はハイレベル（Ｖ
CC）となり、一方、パッドＰにハイレベルが入力され
て、インバータの入力がＶCC／２より大きくなると、Ｐ
ＭＯＳＱ１がＯＦＦ、ＮＭＯＳＱ２がＯＮして、インバ
ータの出力はローレベル（グランドレベル）となる。
尚、インバータのスレッショルド電圧を電源電圧ＶCCの
中心値であるＶCC／２としているのは、パッドＰに入力
されるハイレベルとローレベルとの略中心に入力スレッ
ショルド電圧を設定するためである。
【００１０】
【発明が解決しようとする課題】ところで、インターフ
ェースドライバ回路１内の出力部、及び、ステッピング
モータドライバ回路４には、大電流を取り扱う回路（以
下、「大電流ドライバ」と呼ぶ）を有しており、入力部
と大電流ドライバとが１つのチップ上に形成されている
ため、大電流ドライバのＯＮ／ＯＦＦが切り換わるとき
などに電源電圧ＶCCが変動する現象や、大電流ドライバ
により駆動されているモータの逆起成分により大電流ド
ライバを構成するＮＰＮトランジスタＴ１のコレクタが
グランド電位以下になって、例えば、大電流ドライバ内
のＮＰＮトランジスタＴ１のコレクタをエミッタ、グラ
ンドレベルに接続されたＰ型のサブストレートをベー
ス、入力部の保護用のダイオードＤｉ２のカソードをコ
レクタとする寄生のＮＰＮトランジスタＴ２がＯＮし
て、図６中に矢印Ｋで示すように、抵抗Ｒ１及びダイオ
ードＤｉ２に電流が流れ（以下、この電流を「寄生電
流」と呼ぶ）、抵抗Ｒ１と寄生電流とによる電圧降下が
発生する現象が起こる。そして、これらの現象が起こる
と、パッドＰに所定のインピーダンスを介して入力され
る電圧が同じであっても、これらの現象が起こっていな
いときに比べて、インバータに入力される電圧は低くな
ってしまう（以下、これを「入力ドロップ」と呼ぶ）。
ェースドライバ回路１内の出力部、及び、ステッピング
モータドライバ回路４には、大電流を取り扱う回路（以
下、「大電流ドライバ」と呼ぶ）を有しており、入力部
と大電流ドライバとが１つのチップ上に形成されている
ため、大電流ドライバのＯＮ／ＯＦＦが切り換わるとき
などに電源電圧ＶCCが変動する現象や、大電流ドライバ
により駆動されているモータの逆起成分により大電流ド
ライバを構成するＮＰＮトランジスタＴ１のコレクタが
グランド電位以下になって、例えば、大電流ドライバ内
のＮＰＮトランジスタＴ１のコレクタをエミッタ、グラ
ンドレベルに接続されたＰ型のサブストレートをベー
ス、入力部の保護用のダイオードＤｉ２のカソードをコ
レクタとする寄生のＮＰＮトランジスタＴ２がＯＮし
て、図６中に矢印Ｋで示すように、抵抗Ｒ１及びダイオ
ードＤｉ２に電流が流れ（以下、この電流を「寄生電
流」と呼ぶ）、抵抗Ｒ１と寄生電流とによる電圧降下が
発生する現象が起こる。そして、これらの現象が起こる
と、パッドＰに所定のインピーダンスを介して入力され
る電圧が同じであっても、これらの現象が起こっていな
いときに比べて、インバータに入力される電圧は低くな
ってしまう（以下、これを「入力ドロップ」と呼ぶ）。
【００１１】そして、従来の入力部の構成では、パッド
Ｐにインバータのスレッショルド電圧よりもわずかに高
いハイレベルが入力されているときに、入力ドロップが
発生すると、インバータの入力レベルが低下してスレッ
ショルド電圧を下回ることになり、ＰＭＯＳＱ１がＯＮ
して、インバータの出力がハイレベルになってしまう場
合があり、その結果、ＦＤＤ装置としての誤動作が生じ
る可能性があった。
Ｐにインバータのスレッショルド電圧よりもわずかに高
いハイレベルが入力されているときに、入力ドロップが
発生すると、インバータの入力レベルが低下してスレッ
ショルド電圧を下回ることになり、ＰＭＯＳＱ１がＯＮ
して、インバータの出力がハイレベルになってしまう場
合があり、その結果、ＦＤＤ装置としての誤動作が生じ
る可能性があった。
【００１２】また、入力ドロップは入力部と大電流ドラ
イバとが隣接しているほど顕著になるので、ＦＤＤ装置
としての誤動作を抑制するために、ＩＣチップ内の入力
部と大電流ドライバとを隣接させることができないとい
うレイアウト上の制約がかかって、チップ面積が大きく
なり、これにより、ＩＣチップのサイズが大きく、ま
た、コストが高くなるという問題を招いていた。
イバとが隣接しているほど顕著になるので、ＦＤＤ装置
としての誤動作を抑制するために、ＩＣチップ内の入力
部と大電流ドライバとを隣接させることができないとい
うレイアウト上の制約がかかって、チップ面積が大きく
なり、これにより、ＩＣチップのサイズが大きく、ま
た、コストが高くなるという問題を招いていた。
【００１３】そこで、本発明は誤動作が生じる可能性を
低減するとともに、小型化及びコストダウンを実現した
半導体装置及びディスク駆動装置を提供することを目的
とする。
低減するとともに、小型化及びコストダウンを実現した
半導体装置及びディスク駆動装置を提供することを目的
とする。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
め、請求項１に記載の発明では、出力回路と、該出力回
路の出力状態によって入力信号を誤判定してしまうおそ
れのある入力回路と、前記出力回路からのデータ出力の
制御及び前記入力回路から入力されたデータの処理を行
う制御手段とを有する半導体装置であって、前記制御手
段により、前記出力回路の出力状態に応じて前記入力回
路の入力スレッショルド電圧を変化させるようにしてい
る。
め、請求項１に記載の発明では、出力回路と、該出力回
路の出力状態によって入力信号を誤判定してしまうおそ
れのある入力回路と、前記出力回路からのデータ出力の
制御及び前記入力回路から入力されたデータの処理を行
う制御手段とを有する半導体装置であって、前記制御手
段により、前記出力回路の出力状態に応じて前記入力回
路の入力スレッショルド電圧を変化させるようにしてい
る。
【００１５】また、請求項２に記載の発明では、請求項
１に記載の半導体装置において、前記入力回路はインバ
ータ回路であり、該インバータ回路を構成するトランジ
スタの数を切り換えることによって前記入力スレッショ
ルド電圧を変化させるようにしている。
１に記載の半導体装置において、前記入力回路はインバ
ータ回路であり、該インバータ回路を構成するトランジ
スタの数を切り換えることによって前記入力スレッショ
ルド電圧を変化させるようにしている。
【００１６】また、請求項３に記載の発明では、モータ
を駆動するための大電流出力回路と、該大電流出力回路
の出力状態によって入力信号を誤判定してしまうおそれ
のある入力回路と、前記大電流出力回路からのデータ出
力の制御及び前記入力回路から入力されたデータの処理
を行う制御手段とからなる半導体装置を有し、前記モー
タによりディスク状の記録媒体を回転させながら該記録
媒体に記録されたデータを読み取るディスク駆動装置で
あって、前記制御手段により、前記出力回路の出力状態
に応じて前記入力回路の入力スレッショルド電圧を変化
させるようにしている。
を駆動するための大電流出力回路と、該大電流出力回路
の出力状態によって入力信号を誤判定してしまうおそれ
のある入力回路と、前記大電流出力回路からのデータ出
力の制御及び前記入力回路から入力されたデータの処理
を行う制御手段とからなる半導体装置を有し、前記モー
タによりディスク状の記録媒体を回転させながら該記録
媒体に記録されたデータを読み取るディスク駆動装置で
あって、前記制御手段により、前記出力回路の出力状態
に応じて前記入力回路の入力スレッショルド電圧を変化
させるようにしている。
【００１７】また、請求項４に記載の発明では、請求項
３に記載のディスク駆動装置において、前記大電流出力
回路にはステッピングモータまたはスピンドルモータが
接続され、前記入力回路にはホスト装置が接続されてい
る。
３に記載のディスク駆動装置において、前記大電流出力
回路にはステッピングモータまたはスピンドルモータが
接続され、前記入力回路にはホスト装置が接続されてい
る。
【００１８】また、請求項５に記載の発明では、請求項
３または４に記載のディスク駆動装置において、前記制
御手段にはリードライト回路を介してデータを読み書き
するためのヘッドが接続されている。
３または４に記載のディスク駆動装置において、前記制
御手段にはリードライト回路を介してデータを読み書き
するためのヘッドが接続されている。
【００１９】また、請求項６に記載の発明では、モータ
を駆動するための大電流出力回路と、該大電流出力回路
の出力状態によって入力信号を誤判定してしまうおそれ
のある入力回路と、前記大電流出力回路からのデータ出
力の制御及び前記入力回路から入力されたデータの処理
を行う制御手段とからなる半導体装置を有するモータ駆
動装置であって、前記制御手段により、前記出力回路の
出力状態に応じて前記入力回路の入力スレッショルド電
圧を変化させるようにしている。
を駆動するための大電流出力回路と、該大電流出力回路
の出力状態によって入力信号を誤判定してしまうおそれ
のある入力回路と、前記大電流出力回路からのデータ出
力の制御及び前記入力回路から入力されたデータの処理
を行う制御手段とからなる半導体装置を有するモータ駆
動装置であって、前記制御手段により、前記出力回路の
出力状態に応じて前記入力回路の入力スレッショルド電
圧を変化させるようにしている。
【００２０】以上の各構成により、例えば、従来技術と
して示したＦＤＤ装置用の半導体装置で考えると、大電
流ドライバが動作するときには、入力部のインバータの
スレッショルド電圧を下げるようにしておけば、ある程
度の入力ドロップが発生しても入力信号を誤判定するこ
とはなくなる。
して示したＦＤＤ装置用の半導体装置で考えると、大電
流ドライバが動作するときには、入力部のインバータの
スレッショルド電圧を下げるようにしておけば、ある程
度の入力ドロップが発生しても入力信号を誤判定するこ
とはなくなる。
【００２１】
【発明の実施の形態】以下に、本発明の実施形態を図面
を参照しながら説明する。図１は本発明の一実施形態で
あるＦＤＤ装置のインターフェースドライバ回路１内の
入力部の初段の構成を示す図である。Ｑ３はＮＭＯＳで
あって、そのドレイン−ソース間はＮＭＯＳＱ２と並列
に接続されており、また、そのゲートはスイッチ回路Ｓ
Ｗを介してＮＭＯＳＱ２のゲートに接続されているとと
もに、抵抗Ｒ３を介してグランドレベルに接続されてい
る。尚、従来技術として示した図６と同一部分には同一
符号を付して説明を省略する。また、ＦＤＤ装置として
のブロック図は図５と同一である。
を参照しながら説明する。図１は本発明の一実施形態で
あるＦＤＤ装置のインターフェースドライバ回路１内の
入力部の初段の構成を示す図である。Ｑ３はＮＭＯＳで
あって、そのドレイン−ソース間はＮＭＯＳＱ２と並列
に接続されており、また、そのゲートはスイッチ回路Ｓ
Ｗを介してＮＭＯＳＱ２のゲートに接続されているとと
もに、抵抗Ｒ３を介してグランドレベルに接続されてい
る。尚、従来技術として示した図６と同一部分には同一
符号を付して説明を省略する。また、ＦＤＤ装置として
のブロック図は図５と同一である。
【００２２】以上の構成により、スイッチ回路ＳＷがＯ
ＦＦであるときには、ＮＭＯＳＱ３のゲートがグランド
レベルとなり、ＮＭＯＳＱ３がＯＦＦとなるので、イン
バータはＰＭＯＳＱ１とＮＭＯＳＱ２とで構成されたも
のとなるが、スイッチ回路ＳＷがＯＮであるときには、
ＮＭＯＳＱ３のゲートにはＮＭＯＳＱ２のゲートと略同
じ電圧が印加されることになり、インバータはＰＭＯＳ
Ｑ１と並列に接続された２つのＮＭＯＳＱ２、Ｑ３とで
構成されたものとなり、スイッチ回路ＳＷがＯＦＦであ
るときよりもＮＭＯＳ側の電流能力が上昇し、インバー
タの入力スレッショルド電圧が低くなる。
ＦＦであるときには、ＮＭＯＳＱ３のゲートがグランド
レベルとなり、ＮＭＯＳＱ３がＯＦＦとなるので、イン
バータはＰＭＯＳＱ１とＮＭＯＳＱ２とで構成されたも
のとなるが、スイッチ回路ＳＷがＯＮであるときには、
ＮＭＯＳＱ３のゲートにはＮＭＯＳＱ２のゲートと略同
じ電圧が印加されることになり、インバータはＰＭＯＳ
Ｑ１と並列に接続された２つのＮＭＯＳＱ２、Ｑ３とで
構成されたものとなり、スイッチ回路ＳＷがＯＦＦであ
るときよりもＮＭＯＳ側の電流能力が上昇し、インバー
タの入力スレッショルド電圧が低くなる。
【００２３】そして、スイッチ回路ＳＷのＯＮ／ＯＦＦ
制御は、制御回路Ｃが、例えば大電流ドライバなど、ノ
イズの発生源となる回路の動作可能／不可能を切り換え
るイネーブル信号Ｅに基づいて行う。具体的には、イネ
ーブル信号Ｅが動作可能な状態にするものであるときに
は、スイッチ回路ＳＷをＯＮにし、一方、イネーブル信
号Ｅが動作不可能な状態にするものであるときには、ス
イッチ回路ＳＷをＯＦＦにする。これにより、ノイズの
発生源となる回路が動作し得るときには、ノイズの発生
源となる回路が動作し得ないときよりも、インバータの
スレッショルド電圧が自動的に低くなる。具体的には、
平均的な入力ドロップの電圧分だけインバータのスレッ
ショルド電圧が低下するようにしておく。
制御は、制御回路Ｃが、例えば大電流ドライバなど、ノ
イズの発生源となる回路の動作可能／不可能を切り換え
るイネーブル信号Ｅに基づいて行う。具体的には、イネ
ーブル信号Ｅが動作可能な状態にするものであるときに
は、スイッチ回路ＳＷをＯＮにし、一方、イネーブル信
号Ｅが動作不可能な状態にするものであるときには、ス
イッチ回路ＳＷをＯＦＦにする。これにより、ノイズの
発生源となる回路が動作し得るときには、ノイズの発生
源となる回路が動作し得ないときよりも、インバータの
スレッショルド電圧が自動的に低くなる。具体的には、
平均的な入力ドロップの電圧分だけインバータのスレッ
ショルド電圧が低下するようにしておく。
【００２４】以上より、パッドＰにハイレベルが入力さ
れた場合について考えると、ノイズの発生源となる回路
が動作可能であるときには、従来と同じく入力ドロップ
が発生して、インバータには通常のスレッショルド電圧
であるＶCC／２よりも低い電圧が入力されたとしても、
インバータ自体のスレッショルド電圧もＶCC／２よりも
平均的な入力ドロップの電圧分低くなっているので、あ
る程度の入力ドロップが生じても入力信号が誤判定され
ることはなくなる。この結果、ＦＤＤ装置としての誤動
作が生じる可能性が低減される。
れた場合について考えると、ノイズの発生源となる回路
が動作可能であるときには、従来と同じく入力ドロップ
が発生して、インバータには通常のスレッショルド電圧
であるＶCC／２よりも低い電圧が入力されたとしても、
インバータ自体のスレッショルド電圧もＶCC／２よりも
平均的な入力ドロップの電圧分低くなっているので、あ
る程度の入力ドロップが生じても入力信号が誤判定され
ることはなくなる。この結果、ＦＤＤ装置としての誤動
作が生じる可能性が低減される。
【００２５】尚、ノイズの発生源となる回路が動作不可
能であるときには、インバータのスレッショルド電圧は
通常のＶCC／２となるので、パッドＰに入力されるハイ
レベルとローレベルとの中心値となり、パッドＰに乗る
ノイズによるＦＤＤ装置としての誤動作を最小限に抑え
ることができる。
能であるときには、インバータのスレッショルド電圧は
通常のＶCC／２となるので、パッドＰに入力されるハイ
レベルとローレベルとの中心値となり、パッドＰに乗る
ノイズによるＦＤＤ装置としての誤動作を最小限に抑え
ることができる。
【００２６】そして、このように、ある程度の入力ドロ
ップが生じても入力信号が誤判定されることがなくなる
ことを受けて、入力部とノイズの発生源となる回路とを
隣接させることができないというレイアウト上の制約が
軽減されるので、チップ面積を縮小することができ、こ
れにより、ＦＤＤ装置としてのサイズの小型化及びコス
トダウンが実現される。
ップが生じても入力信号が誤判定されることがなくなる
ことを受けて、入力部とノイズの発生源となる回路とを
隣接させることができないというレイアウト上の制約が
軽減されるので、チップ面積を縮小することができ、こ
れにより、ＦＤＤ装置としてのサイズの小型化及びコス
トダウンが実現される。
【００２７】尚、図１の実施形態についてのみ説明した
が、抵抗Ｒ１、Ｒ２及び保護用のダイオードＤｉ１、Ｄ
ｉ２の有無はパッドＰに接続される回路の形式に応じて
決定すればよい。また、インバータのスレッショルド電
圧を変える方法は他の一般的な方法を用いても構わな
い。さらには、電源電圧の変動に応じてスレッショルド
電圧を変化させるようにしても構わない。
が、抵抗Ｒ１、Ｒ２及び保護用のダイオードＤｉ１、Ｄ
ｉ２の有無はパッドＰに接続される回路の形式に応じて
決定すればよい。また、インバータのスレッショルド電
圧を変える方法は他の一般的な方法を用いても構わな
い。さらには、電源電圧の変動に応じてスレッショルド
電圧を変化させるようにしても構わない。
【００２８】また、スイッチＳＷ及び抵抗Ｒ３を、図２
に示すように、ＩＣの外付けにしても構わない。このよ
うにすれば、入力スレッショルド電圧を任意に設定でき
るようになる。また、図１ではインバータを構成するＮ
ＭＯＳは２つとなっているが、例えば図３に示すような
構成として、３つ以上設けても構わない。このようにし
ておけば、インバータのスレッショルド電圧を３つ以上
に設定することができるので、ノイズの発生源となる回
路が複数存在して、それらの各回路毎にその動作に起因
して発生する入力ドロップの度合いが異なる場合にも対
応することができる。尚、図３においては、制御回路Ｃ
は複数のイネーブル信号Ｅに基づいて複数のスイッチ回
路ＳＷのＯＮ／ＯＦＦを切り換えるように構成されてい
る。
に示すように、ＩＣの外付けにしても構わない。このよ
うにすれば、入力スレッショルド電圧を任意に設定でき
るようになる。また、図１ではインバータを構成するＮ
ＭＯＳは２つとなっているが、例えば図３に示すような
構成として、３つ以上設けても構わない。このようにし
ておけば、インバータのスレッショルド電圧を３つ以上
に設定することができるので、ノイズの発生源となる回
路が複数存在して、それらの各回路毎にその動作に起因
して発生する入力ドロップの度合いが異なる場合にも対
応することができる。尚、図３においては、制御回路Ｃ
は複数のイネーブル信号Ｅに基づいて複数のスイッチ回
路ＳＷのＯＮ／ＯＦＦを切り換えるように構成されてい
る。
【００２９】また、ノイズの発生源となる回路の動作に
起因してインバータへの入力が上昇する場合は、ＰＭＯ
Ｓを複数設けておき、ノイズの発生源となる回路の動作
が可能であるか不可能であるかに応じて複数のＰＭＯＳ
を使い分けることによって、ノイズの発生源である回路
が動作可能な状態であるときには、インバータのスレッ
ショルド電圧を高めるようにしておけばよい。例えば図
４に示すようにＰＭＯＳＱｍのゲートをスイッチ回路Ｓ
Ｗを介してインバータの入力端子Ｉに接続しておくとと
もに、抵抗Ｒｍを介して電源電圧ＶCCに接続しておき、
ノイズの発生源となる回路の動作が可能な状態であるか
不可能な状態であるかに応じてスイッチ回路ＳＷのＯＮ
／ＯＦＦを切り換える（動作可能な状態でＯＮ、動作不
可能な状態でＯＦＦにする）ようにすればよい。
起因してインバータへの入力が上昇する場合は、ＰＭＯ
Ｓを複数設けておき、ノイズの発生源となる回路の動作
が可能であるか不可能であるかに応じて複数のＰＭＯＳ
を使い分けることによって、ノイズの発生源である回路
が動作可能な状態であるときには、インバータのスレッ
ショルド電圧を高めるようにしておけばよい。例えば図
４に示すようにＰＭＯＳＱｍのゲートをスイッチ回路Ｓ
Ｗを介してインバータの入力端子Ｉに接続しておくとと
もに、抵抗Ｒｍを介して電源電圧ＶCCに接続しておき、
ノイズの発生源となる回路の動作が可能な状態であるか
不可能な状態であるかに応じてスイッチ回路ＳＷのＯＮ
／ＯＦＦを切り換える（動作可能な状態でＯＮ、動作不
可能な状態でＯＦＦにする）ようにすればよい。
【００３０】
【発明の効果】以上説明したように、本発明の半導体装
置及びディスク駆動装置によれば、誤動作が生じる可能
性を低減するとともに、小型化及びコストダウンを実現
することができる。
置及びディスク駆動装置によれば、誤動作が生じる可能
性を低減するとともに、小型化及びコストダウンを実現
することができる。
【図１】 本発明の一実施形態であるＦＤＤ装置におけ
るインターフェースドライバ回路内の入力部の構成を示
す回路図である。
るインターフェースドライバ回路内の入力部の構成を示
す回路図である。
【図２】 本発明の一実施形態であるＦＤＤ装置におけ
るインターフェースドライバ回路内の入力部の別の構成
を示す回路図である。
るインターフェースドライバ回路内の入力部の別の構成
を示す回路図である。
【図３】 本発明の一実施形態であるＦＤＤ装置におけ
るインターフェースドライバ回路内の入力部のさらに別
の構成を示す回路図である。
るインターフェースドライバ回路内の入力部のさらに別
の構成を示す回路図である。
【図４】 本発明の一実施形態であるＦＤＤ装置におけ
るインターフェースドライバ回路内の入力部のさらに別
の構成を示す回路図である。
るインターフェースドライバ回路内の入力部のさらに別
の構成を示す回路図である。
【図５】 ディスク駆動装置の１つであるＦＤＤ装置の
ブロック図である。
ブロック図である。
【図６】 従来のＦＤＤ装置におけるインターフェース
ドライバ回路内の入力部の構成を示す回路図である。
ドライバ回路内の入力部の構成を示す回路図である。
１ インターフェースドライバ回路 ２ コントロール回路 ３ リードライト回路 ４ ステッピングモータドライバ回路 ５ スピンドルモータドライバ回路 ６ リードライトヘッド ７ イレーズヘッド ８ ステッピングモータ ９ スピンドルモータ １０ インデックスセンサ １１ トラックセンサ Ｑ１、Ｑｍ ＰＭＯＳ（ＰチャネルのＭＯＳ型ＦＥ
Ｔ） Ｑ２、Ｑ３、…、Ｑｎ ＮＭＯＳ（ＮチャネルのＭＯ
Ｓ型ＦＥＴ） Ｒ１ プルアップ用の抵抗 Ｒ２ プルダウン用の抵抗 Ｒ３、Ｒ４、…、Ｒｎ、Ｒｍ 抵抗 Ｄｉ１、Ｄｉ２ 保護用のダイオード ＳＷ スイッチ回路 Ｃ 制御回路
Ｔ） Ｑ２、Ｑ３、…、Ｑｎ ＮＭＯＳ（ＮチャネルのＭＯ
Ｓ型ＦＥＴ） Ｒ１ プルアップ用の抵抗 Ｒ２ プルダウン用の抵抗 Ｒ３、Ｒ４、…、Ｒｎ、Ｒｍ 抵抗 Ｄｉ１、Ｄｉ２ 保護用のダイオード ＳＷ スイッチ回路 Ｃ 制御回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 19/0175 Ｈ０３Ｋ 19/00 １０１Ｋ
Claims (6)
- 【請求項１】 出力回路と、該出力回路の出力状態によ
って入力信号を誤判定してしまうおそれのある入力回路
と、前記出力回路からのデータ出力の制御及び前記入力
回路から入力されたデータの処理を行う制御手段とを有
する半導体装置であって、 前記制御手段により、前記出力回路の出力状態に応じて
前記入力回路の入力スレッショルド電圧を変化させるよ
うにしたことを特徴とする半導体装置。 - 【請求項２】 前記入力回路はインバータ回路であり、
該インバータ回路を構成するトランジスタの数を切り換
えることによって前記入力スレッショルド電圧を変化さ
せるようにしたことを特徴とする請求項１に記載の半導
体装置。 - 【請求項３】 モータを駆動するための大電流出力回路
と、該大電流出力回路の出力状態によって入力信号を誤
判定してしまうおそれのある入力回路と、前記大電流出
力回路からのデータ出力の制御及び前記入力回路から入
力されたデータの処理を行う制御手段とからなる半導体
装置を有し、前記モータによりディスク状の記録媒体を
回転させながら該記録媒体に記録されたデータを読み取
るディスク駆動装置であって、 前記制御手段により、前記出力回路の出力状態に応じて
前記入力回路の入力スレッショルド電圧を変化させるよ
うにしたことを特徴とするディスク駆動装置。 - 【請求項４】 前記大電流出力回路にはステッピングモ
ータまたはスピンドルモータが接続され、前記入力回路
にはホスト装置が接続されていることを特徴とする請求
項３に記載のディスク駆動装置。 - 【請求項５】 前記制御手段にはリードライト回路を介
してデータを読み書きするためのヘッドが接続されてい
ることを特徴とする請求項３または４に記載のディスク
駆動装置。 - 【請求項６】 モータを駆動するための大電流出力回路
と、該大電流出力回路の出力状態によって入力信号を誤
判定してしまうおそれのある入力回路と、前記大電流出
力回路からのデータ出力の制御及び前記入力回路から入
力されたデータの処理を行う制御手段とからなる半導体
装置を有するモータ駆動装置であって、 前記制御手段により、前記出力回路の出力状態に応じて
前記入力回路の入力スレッショルド電圧を変化させるよ
うにしたことを特徴とするモータ駆動装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10358602A JPH11356086A (ja) | 1998-02-12 | 1998-12-17 | 半導体装置及びこれを用いたディスク駆動装置 |
| US09/247,552 US6859423B1 (en) | 1998-02-12 | 1999-02-10 | Motor drive circuit for a disk drive apparatus |
| US11/033,309 US7113357B2 (en) | 1998-02-12 | 2005-01-12 | Semiconductor device and a disk drive apparatus employing such a semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2976798 | 1998-02-12 | ||
| JP10-29767 | 1998-02-12 | ||
| JP10358602A JPH11356086A (ja) | 1998-02-12 | 1998-12-17 | 半導体装置及びこれを用いたディスク駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11356086A true JPH11356086A (ja) | 1999-12-24 |
Family
ID=26367999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10358602A Pending JPH11356086A (ja) | 1998-02-12 | 1998-12-17 | 半導体装置及びこれを用いたディスク駆動装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6859423B1 (ja) |
| JP (1) | JPH11356086A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003037499A (ja) * | 2001-07-23 | 2003-02-07 | Murata Mfg Co Ltd | 周波数シンセサイザ、周波数シンセサイザと基準信号発振器の接続方法およびそれらを用いた通信装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008154419A (ja) * | 2006-12-20 | 2008-07-03 | Ricoh Co Ltd | スイッチングレギュレータ及びスイッチングレギュレータを構成する半導体装置 |
| US7679855B2 (en) * | 2007-06-07 | 2010-03-16 | International Business Machines Corporation | Write transducer and system implementing same |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5240719A (en) * | 1975-09-26 | 1977-03-29 | Hitachi Ltd | Motor driving system |
| GB2147123B (en) * | 1983-08-04 | 1987-06-03 | Canon Kk | Motor control device |
| US4626750A (en) * | 1985-09-10 | 1986-12-02 | Curtis Instruments, Inc. | Solid state d.c. motor control |
| US4652806A (en) * | 1986-01-23 | 1987-03-24 | Aerotech, Inc. | Micro-stepping translator controller |
| JPS62222777A (ja) | 1986-03-25 | 1987-09-30 | Nippon Hoso Kyokai <Nhk> | 輪郭補償装置 |
| US4967291A (en) * | 1988-11-02 | 1990-10-30 | Miniscribe Corporation | Method and apparatus for preventing an over-velocity error condition of a hard disk drive system |
| JPH02182083A (ja) | 1989-01-07 | 1990-07-16 | Mitsubishi Electric Corp | アパーチャ補償回路 |
| US5246479A (en) * | 1990-07-20 | 1993-09-21 | Micropolis Corporation | Drive motor controller for low power disk drive |
| JP2752247B2 (ja) * | 1990-11-29 | 1998-05-18 | 富士通株式会社 | 情報記憶装置 |
| US5630008A (en) * | 1993-12-28 | 1997-05-13 | Mitsumi Electric Co., Ltd. | Control circuit for driving motor with reduced power consumption and disk unit having the control circuit |
| US5572099A (en) * | 1994-09-30 | 1996-11-05 | Sgs-Thomson Microelectronics, Inc. | Motor speed control with current limit |
| JPH0927955A (ja) | 1995-07-11 | 1997-01-28 | Matsushita Electric Ind Co Ltd | 画像処理装置 |
| US5777815A (en) * | 1996-06-13 | 1998-07-07 | International Business Machines Corporation | Disk drive with shock detection based on thermoresistive signal from magnetoresistive head |
| JPH113504A (ja) * | 1997-06-13 | 1999-01-06 | Fujitsu Ltd | 記憶装置 |
| JP3028515B2 (ja) * | 1997-06-30 | 2000-04-04 | インターナショナル・ビジネス・マシーンズ・コーポレイション | ヘッド機構制御装置およびディスクドライブ装置ならびにヘッドアンロード制御方法 |
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| JP3657133B2 (ja) | 1998-10-29 | 2005-06-08 | シャープ株式会社 | 輪郭補正装置 |
-
1998
- 1998-12-17 JP JP10358602A patent/JPH11356086A/ja active Pending
-
1999
- 1999-02-10 US US09/247,552 patent/US6859423B1/en not_active Expired - Fee Related
-
2005
- 2005-01-12 US US11/033,309 patent/US7113357B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003037499A (ja) * | 2001-07-23 | 2003-02-07 | Murata Mfg Co Ltd | 周波数シンセサイザ、周波数シンセサイザと基準信号発振器の接続方法およびそれらを用いた通信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20050122611A1 (en) | 2005-06-09 |
| US6859423B1 (en) | 2005-02-22 |
| US7113357B2 (en) | 2006-09-26 |
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