JPH11345822A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11345822A JPH11345822A JP16590298A JP16590298A JPH11345822A JP H11345822 A JPH11345822 A JP H11345822A JP 16590298 A JP16590298 A JP 16590298A JP 16590298 A JP16590298 A JP 16590298A JP H11345822 A JPH11345822 A JP H11345822A
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- JP
- Japan
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- semiconductor device
- leads
- lead
- substrate
- bonding
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 本発明の目的は、半田メッキ工程やスズメッ
キ工程を用いずに複数のリードを接合することができる
半導体装置の製造方法を提供することにある。 【解決手段】 本発明の特徴は、互いに接合された複数
のリードにより半導体チップと外部との導通を行う半導
体装置の製造方法であって、接合する各リードの接合領
域に活性化処理を行い、表面が活性化した状態で接合領
域を接触させ、複数のリードを接合することにあり、特
には前記活性化処理にイオン衝撃またはラジカル照射用
いることをを特徴とする。
キ工程を用いずに複数のリードを接合することができる
半導体装置の製造方法を提供することにある。 【解決手段】 本発明の特徴は、互いに接合された複数
のリードにより半導体チップと外部との導通を行う半導
体装置の製造方法であって、接合する各リードの接合領
域に活性化処理を行い、表面が活性化した状態で接合領
域を接触させ、複数のリードを接合することにあり、特
には前記活性化処理にイオン衝撃またはラジカル照射用
いることをを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、互いに接続された
複数のリードにより半導体チップと外部との導通を行う
半導体装置の製造方法に関する。
複数のリードにより半導体チップと外部との導通を行う
半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、半導体チップと外部との導通を複
数のリードで行う半導体装置、例えば、基板に形成され
た基板リードおよびリードフレームにより半導体チップ
と外部の導通を行う半導体装置の製造において、基板リ
ードとリードフレームの接合は、図５に示すように基板
２１に設けられた基板リード２２に半田メッキまたはス
ズメッキからなるメッキ部２３を形成し、該メッキ部２
３を介して基板リード２２とリードフレームのインナー
リード２４を接触させ、赤外線接合装置等により接合す
る。
数のリードで行う半導体装置、例えば、基板に形成され
た基板リードおよびリードフレームにより半導体チップ
と外部の導通を行う半導体装置の製造において、基板リ
ードとリードフレームの接合は、図５に示すように基板
２１に設けられた基板リード２２に半田メッキまたはス
ズメッキからなるメッキ部２３を形成し、該メッキ部２
３を介して基板リード２２とリードフレームのインナー
リード２４を接触させ、赤外線接合装置等により接合す
る。
【０００３】
【発明が解決しようとする課題】しかしながら、半田メ
ッキやスズメッキのメッキ工程を用いると、工程数が増
加し、生産性が低下する問題があった。
ッキやスズメッキのメッキ工程を用いると、工程数が増
加し、生産性が低下する問題があった。
【０００４】また、半田やスズを使用すると環境汚染等
の問題により生産設備が大きくなる問題があった。
の問題により生産設備が大きくなる問題があった。
【０００５】また、メッキ部を形成することにより、半
導体装置の厚さが厚くなる問題があった。
導体装置の厚さが厚くなる問題があった。
【０００６】本発明は、以上の問題に鑑みてなされたも
ので、半田メッキ工程やスズメッキ工程を用いずに複数
のリードを接合することができる半導体装置の製造方法
を提供することを目的とする。
ので、半田メッキ工程やスズメッキ工程を用いずに複数
のリードを接合することができる半導体装置の製造方法
を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の特徴は、互いに
接合された複数のリードにより半導体チップと外部との
導通を行う半導体装置の製造方法であって、接合する各
リードの接合領域に活性化処理を行い、表面が活性化し
た状態で接合領域を接触させ、複数のリードを接合する
ことにある。
接合された複数のリードにより半導体チップと外部との
導通を行う半導体装置の製造方法であって、接合する各
リードの接合領域に活性化処理を行い、表面が活性化し
た状態で接合領域を接触させ、複数のリードを接合する
ことにある。
【０００８】また、特には、前記活性化処理にイオン衝
撃またはラジカル照射用いることをを特徴とする。
撃またはラジカル照射用いることをを特徴とする。
【０００９】
【発明の実施形態】以下、本発明の実施形態について説
明する。
明する。
【００１０】本実施形他は、セラミック基板に設けた基
板リードと該基板リードと接合されたリードフレームに
より半導体チップと外部との導通を行う半導体装置の製
造方法であって、基板リード及びリードフレームの接合
領域にイオン衝撃もしくはラジカル照射による活性化処
理を行い、表面の酸化膜を取り除き表面を活性化させ、
その後、基板リードとリードフレームを接合する半導体
装置の接合方法である。
板リードと該基板リードと接合されたリードフレームに
より半導体チップと外部との導通を行う半導体装置の製
造方法であって、基板リード及びリードフレームの接合
領域にイオン衝撃もしくはラジカル照射による活性化処
理を行い、表面の酸化膜を取り除き表面を活性化させ、
その後、基板リードとリードフレームを接合する半導体
装置の接合方法である。
【００１１】本実施形態のように、基板リードとリード
フレームの接合領域に活性化処理を行えば、基板リード
とリードフレームの接合領域から酸化膜が取り除かれ、
表面が活性化された状態で、それぞれを接触させるだけ
で、基板リードとリードフレームの接合を行うことがで
きる。
フレームの接合領域に活性化処理を行えば、基板リード
とリードフレームの接合領域から酸化膜が取り除かれ、
表面が活性化された状態で、それぞれを接触させるだけ
で、基板リードとリードフレームの接合を行うことがで
きる。
【００１２】よって、半田メッキまたはスズメッキを行
うメッキ工程を設ける必要がないため生産性が向上す
る。
うメッキ工程を設ける必要がないため生産性が向上す
る。
【００１３】また、活性化処理を行い、表面が活性化し
た状態で接合するため、常温無加圧による接合か可能と
なる。
た状態で接合するため、常温無加圧による接合か可能と
なる。
【００１４】
【実施例】以下本発明の実施例につき、図面を参照しつ
つ詳細に説明する。
つ詳細に説明する。
【００１５】本実施例における半導体装置は図１に示す
通り、セラミック基板１に半導体チップ２が搭載され、
半導体チップ２の電極３とセラミック基板１に設けられ
た基板リード４がワイヤー５により接続され、基板リー
ド４とリードフレーム６のインナーリード７が接合さ
れ、インナーリード７と連接するアウターリード８によ
り外部との導通を行う構成となっており、半導体チップ
２、セラミック基板１、ワイヤー４、およびインナーリ
ード７が樹脂９により封止されている。
通り、セラミック基板１に半導体チップ２が搭載され、
半導体チップ２の電極３とセラミック基板１に設けられ
た基板リード４がワイヤー５により接続され、基板リー
ド４とリードフレーム６のインナーリード７が接合さ
れ、インナーリード７と連接するアウターリード８によ
り外部との導通を行う構成となっており、半導体チップ
２、セラミック基板１、ワイヤー４、およびインナーリ
ード７が樹脂９により封止されている。
【００１６】次に、上記半導体装置の製造方法について
説明する。
説明する。
【００１７】図２に示す通り、基板リード４が形成さ
れ、半導体チップ搭載領域１０が設けられたセラミック
基板１を形成する。
れ、半導体チップ搭載領域１０が設けられたセラミック
基板１を形成する。
【００１８】次に、図３に示す通り、インナーリード７
及びアウターリード８およびタイバー１１がパターニン
グされたリードフレーム６を形成しする。
及びアウターリード８およびタイバー１１がパターニン
グされたリードフレーム６を形成しする。
【００１９】次に、基板リード４の接合領域１２（図２
参照）及びインナーリード７の接合領域１３（図３参
照）にイオン衝撃を与え、接合領域１２、１３の表面の
酸化膜を取り除き、表面を活性化させ、活性化した状態
の接合領域１２、１３を常温無加圧で接触させ、図４に
示すように基板リード４とインナーリード７を接合す
る。
参照）及びインナーリード７の接合領域１３（図３参
照）にイオン衝撃を与え、接合領域１２、１３の表面の
酸化膜を取り除き、表面を活性化させ、活性化した状態
の接合領域１２、１３を常温無加圧で接触させ、図４に
示すように基板リード４とインナーリード７を接合す
る。
【００２０】本実施例において、前記イオン衝撃を与え
る手段として、アルゴンガスのプラズマ照射を用いた。
る手段として、アルゴンガスのプラズマ照射を用いた。
【００２１】また、このように常温無加圧で接合すれ
ば、加熱装置および加圧装置を設ける必要が無くなり、
生産設備を小さくすることができる。
ば、加熱装置および加圧装置を設ける必要が無くなり、
生産設備を小さくすることができる。
【００２２】次に、セラミック基板１に半導体チップ２
を搭載し、半導体チップ２の電極３と基板リード４をワ
イヤー５により接続し、半導体チップ２、セラミック基
板１、ワイヤー４、およびインナーリード７を樹脂９に
より封止し、タイバー１１をカットし、アウターリード
８をフォーミングして半導体装置を完成させる。
を搭載し、半導体チップ２の電極３と基板リード４をワ
イヤー５により接続し、半導体チップ２、セラミック基
板１、ワイヤー４、およびインナーリード７を樹脂９に
より封止し、タイバー１１をカットし、アウターリード
８をフォーミングして半導体装置を完成させる。
【００２３】本実施形態においては、イオン衝撃により
接合領域の表面を活性化させたが、ラジカル照射により
活性化してもよい。
接合領域の表面を活性化させたが、ラジカル照射により
活性化してもよい。
【００２４】また、本実施例において、常温無加圧によ
り接合を行ったが、これは任意であり、場合によっては
加熱や加圧を行ってもよい。
り接合を行ったが、これは任意であり、場合によっては
加熱や加圧を行ってもよい。
【００２５】
【発明の効果】以上の本発明の半導体装置の製造方法に
よれば、複数のリードの接合をメッキ工程を設けずに行
うことができるので、生産工程を減少し、生産性を向上
させることができる。
よれば、複数のリードの接合をメッキ工程を設けずに行
うことができるので、生産工程を減少し、生産性を向上
させることができる。
【００２６】また、複数のリードの接合に半田およびス
ズを用いないため、環境に悪影響を与える恐れが無い。
ズを用いないため、環境に悪影響を与える恐れが無い。
【００２７】また、接合領域の表面の活性化にイオン衝
撃もしくはラジカル照射を用いることにより、活性化領
域を高精度に選択することができ、生産性を向上させる
ことができる。
撃もしくはラジカル照射を用いることにより、活性化領
域を高精度に選択することができ、生産性を向上させる
ことができる。
【００２８】また、本発明ではメッキ部を設けないの
で、半導体装置の厚みを薄くすることができる。
で、半導体装置の厚みを薄くすることができる。
【００２９】
【図面の簡単な説明】
【図１】本発明の実施例の半導体装置を示す図である。
【図２】本発明の実施例に用いたセラミック基板を示す
図である。
図である。
【図３】本発明の実施例に用いたリードフレームを示す
図である。
図である。
【図４】本発明の実施例におけるセラミック基板とリー
ドフレームの接合状態を示す図である。
ドフレームの接合状態を示す図である。
【図５】従来技術によるセラミック基板とリードフレー
ムの接合状態を示す図である。
ムの接合状態を示す図である。
１ セラミック基板 ２ 半導体チップ ３ 電極 ４ 基板リード ５ ワイヤー ６ リードフレーム ７ インナーリード ８ アウターリード ９ 樹脂 １０ 半導体チップ搭載領域 １１ タイバー１１ １２ 接合領域 １３ 接合領域 ２１ 基板 ２２ 基板リード ２３ メッキ部 ２４ インナーリード
Claims (2)
- 【請求項１】 互いに接合された複数のリードにより半
導体チップと外部との導通を行う半導体装置の製造方法
であって、各リードの接合領域に活性化処理を行い、表
面が活性化した状態で接合領域を接触させ、複数のリー
ドを接合することを特徴とする半導体装置の製造方法。 - 【請求項２】 イオン衝撃またはラジカル照射により前
記活性化処理を行うことを特徴とする請求項１記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16590298A JPH11345822A (ja) | 1998-05-29 | 1998-05-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16590298A JPH11345822A (ja) | 1998-05-29 | 1998-05-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11345822A true JPH11345822A (ja) | 1999-12-14 |
Family
ID=15821174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16590298A Pending JPH11345822A (ja) | 1998-05-29 | 1998-05-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11345822A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002231754A (ja) * | 2001-02-05 | 2002-08-16 | Nec Corp | 半導体装置の製造方法 |
-
1998
- 1998-05-29 JP JP16590298A patent/JPH11345822A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002231754A (ja) * | 2001-02-05 | 2002-08-16 | Nec Corp | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Effective date: 20031216 Free format text: JAPANESE INTERMEDIATE CODE: A02 |