JPH11341811A - 整流器回路制御のためのソフトスタ―ト回路 - Google Patents
整流器回路制御のためのソフトスタ―ト回路Info
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- JPH11341811A JPH11341811A JP12633799A JP12633799A JPH11341811A JP H11341811 A JPH11341811 A JP H11341811A JP 12633799 A JP12633799 A JP 12633799A JP 12633799 A JP12633799 A JP 12633799A JP H11341811 A JPH11341811 A JP H11341811A
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Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/02—Conversion of ac power input into dc power output without possibility of reversal
- H02M7/04—Conversion of ac power input into dc power output without possibility of reversal by static converters
- H02M7/12—Conversion of ac power input into dc power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/125—Avoiding or suppressing excessive transient voltages or currents
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Rectifiers (AREA)
Abstract
(57)【要約】
【課題】 大きなコスト・プレミアムなしでスタートア
ップ時に突入電流から保護し、動作期間に短絡から保護
するような自蔵(self-contained)ブリッジ整流器回路に
適用できる整流器回路制御用の新規なソフトスタート回
路の提供。 【解決手段】 ダイオードとラッチ動作が可能なMOSゲ
ートスイッチを組み合わせて構成される整流器ブリッジ
を用いて、単相又はそれより多い相を有するAC電源より
DC電力への変換を行う整流器回路制御のためのソフトス
タート回路であって、（i）該DC出力電圧が、低い初期
値から相対的に高い最終値へと実質的に直線的に上昇す
る、且つ（ii）DC出力端間を結合するバス・キャパシタ
への充電電流を制御するべく、前記ラッチ動作が可能な
MOSゲートスイッチ個々の導通（点弧）角の制御動作が
可能であることを特徴とする。
ップ時に突入電流から保護し、動作期間に短絡から保護
するような自蔵(self-contained)ブリッジ整流器回路に
適用できる整流器回路制御用の新規なソフトスタート回
路の提供。 【解決手段】 ダイオードとラッチ動作が可能なMOSゲ
ートスイッチを組み合わせて構成される整流器ブリッジ
を用いて、単相又はそれより多い相を有するAC電源より
DC電力への変換を行う整流器回路制御のためのソフトス
タート回路であって、（i）該DC出力電圧が、低い初期
値から相対的に高い最終値へと実質的に直線的に上昇す
る、且つ（ii）DC出力端間を結合するバス・キャパシタ
への充電電流を制御するべく、前記ラッチ動作が可能な
MOSゲートスイッチ個々の導通（点弧）角の制御動作が
可能であることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＣＲとダイオー
ド・ブリッジに対するソフトスタート制御に関し、さら
に具体的には、スタートアップ（起動）時およびその他
の期間における突入電流(in-rush current) を制限する
ためにＳＣＲの位相制御を行うソフトスタート回路に関
する。
ド・ブリッジに対するソフトスタート制御に関し、さら
に具体的には、スタートアップ（起動）時およびその他
の期間における突入電流(in-rush current) を制限する
ためにＳＣＲの位相制御を行うソフトスタート回路に関
する。
【０００２】
【従来の技術】従来のブリッジ整流器回路は、ヒュー
ズ、ブリッジ・ダイオード、平滑キャパシタなどの、回
路コンポーネント（構成部品）にストレスを与える原因
となっているスタートアップ時の高電流や短絡に対処す
るための十分な機能を備えていない。代表例として、例
えば、出力に短絡が発生して電源とブリッジ整流器の間
の保護フューズが切れると、ヒューズの交換が必要であ
った。ターンオン時の突入電流を制限するために、従来
の回路には、整流器ブリッジの出力と直列にサーミスタ
またはリレー（継電器）が含まれている。サーミスタに
よる保護は安価であるが、これが適しているのは低電力
の応用だけである。
ズ、ブリッジ・ダイオード、平滑キャパシタなどの、回
路コンポーネント（構成部品）にストレスを与える原因
となっているスタートアップ時の高電流や短絡に対処す
るための十分な機能を備えていない。代表例として、例
えば、出力に短絡が発生して電源とブリッジ整流器の間
の保護フューズが切れると、ヒューズの交換が必要であ
った。ターンオン時の突入電流を制限するために、従来
の回路には、整流器ブリッジの出力と直列にサーミスタ
またはリレー（継電器）が含まれている。サーミスタに
よる保護は安価であるが、これが適しているのは低電力
の応用だけである。
【０００３】リレーによる保護はサーミスタよりも信頼
度が高く、効率的であるが、コスト・プレミアムが高く
付き（代表例として、ブリッジ整流器コストは５０％の
プレミアムが付くため、１５０％以上になっている）、
占有するスペースが非常に大きく、ブリッジ整流器自体
よりも大きくなっているのが普通である。
度が高く、効率的であるが、コスト・プレミアムが高く
付き（代表例として、ブリッジ整流器コストは５０％の
プレミアムが付くため、１５０％以上になっている）、
占有するスペースが非常に大きく、ブリッジ整流器自体
よりも大きくなっているのが普通である。
【０００４】
【発明が解決しようとする課題】以上の理由により、従
来のブリッジ整流器と同じようにモジュール化またはパ
ッケージ化できるが、大きなコスト・プレミアムなしで
スタートアップ時に突入電流から保護し、動作期間に短
絡から保護するような自蔵(self-contained)ブリッジ整
流器回路が望まれている。
来のブリッジ整流器と同じようにモジュール化またはパ
ッケージ化できるが、大きなコスト・プレミアムなしで
スタートアップ時に突入電流から保護し、動作期間に短
絡から保護するような自蔵(self-contained)ブリッジ整
流器回路が望まれている。
【０００５】ＤＣバス・キャパシタの充電電流を制限す
るためにＳＣＲの位相制御を行い、入力制御電圧に応じ
てＤＣ出力電圧を調整し、ステータス（状況）フィード
バック信号を送出するようなソフトスタート集積回路
（ＩＣ）をもつ三相ＳＣＲ整流器ブリッジが望まれてい
る。
るためにＳＣＲの位相制御を行い、入力制御電圧に応じ
てＤＣ出力電圧を調整し、ステータス（状況）フィード
バック信号を送出するようなソフトスタート集積回路
（ＩＣ）をもつ三相ＳＣＲ整流器ブリッジが望まれてい
る。
【０００６】本発明は、上記の課題を解決するもので、
本発明の目的は、整流器回路を制御するための新規なソ
フトスタート回路を提供することにあり、特には、大き
なコスト・プレミアムなしでスタートアップ時に突入電
流から保護し、動作期間に短絡から保護するような自蔵
(self-contained)ブリッジ整流器回路に適用できる整流
器回路を制御するための新規なソフトスタート回路を提
供することにある。より具体的には、三相ＳＣＲ整流器
ブリッジ回路に適する、ＤＣバス・キャパシタの充電電
流を制限するためにＳＣＲの位相制御を行い、入力制御
電圧に応じてＤＣ出力電圧を調整し、ステータス（状
況）フィードバック信号を送出するような新規なソフト
スタート集積回路（ＩＣ）を提供することにある。
本発明の目的は、整流器回路を制御するための新規なソ
フトスタート回路を提供することにあり、特には、大き
なコスト・プレミアムなしでスタートアップ時に突入電
流から保護し、動作期間に短絡から保護するような自蔵
(self-contained)ブリッジ整流器回路に適用できる整流
器回路を制御するための新規なソフトスタート回路を提
供することにある。より具体的には、三相ＳＣＲ整流器
ブリッジ回路に適する、ＤＣバス・キャパシタの充電電
流を制限するためにＳＣＲの位相制御を行い、入力制御
電圧に応じてＤＣ出力電圧を調整し、ステータス（状
況）フィードバック信号を送出するような新規なソフト
スタート集積回路（ＩＣ）を提供することにある。
【０００７】
【課題を解決するための手段】従来技術の問題点を解消
するために、本発明は整流器回路を制御するためのソフ
トスタート回路を提供し、ここで、整流器回路とは単相
または２相以上のＡＣ電源からの電力を、Ｖｏ＋節点か
らＶｏ−節点への出力電圧（Ｖｏ）をもつＤＣ電力に変
換するためのものである。この整流器回路は（ｉ）Ｖｏ
−節点からＶｏ＋節点に結合された少なくとも第１整流
器ブリッジ辺（leg；足）と第２整流器ブリッジ辺を含
み、各整流器ブリッジ辺はダイオードとシリコン制御整
流器(silicon controlled rectifier - SCR)を含んでい
る。ダイオードのアノードはＡＣ入力節点でＳＣＲのア
ノードに結合され、ＳＣＲのカソードはＶｏ＋節点に結
合されている。
するために、本発明は整流器回路を制御するためのソフ
トスタート回路を提供し、ここで、整流器回路とは単相
または２相以上のＡＣ電源からの電力を、Ｖｏ＋節点か
らＶｏ−節点への出力電圧（Ｖｏ）をもつＤＣ電力に変
換するためのものである。この整流器回路は（ｉ）Ｖｏ
−節点からＶｏ＋節点に結合された少なくとも第１整流
器ブリッジ辺（leg；足）と第２整流器ブリッジ辺を含
み、各整流器ブリッジ辺はダイオードとシリコン制御整
流器(silicon controlled rectifier - SCR)を含んでい
る。ダイオードのアノードはＡＣ入力節点でＳＣＲのア
ノードに結合され、ＳＣＲのカソードはＶｏ＋節点に結
合されている。
【０００８】また、整流器回路はＶｏ＋節点からＶｏ−
節点に結合されたバス・キャパシタも含んでいる。Ｖｏ
＋節点および／またはＶｏ−節点間に１つまたは２つ以
上のインダクタを組み入れて、これらのインダクタにキ
ャパシタを結合することが可能である。
節点に結合されたバス・キャパシタも含んでいる。Ｖｏ
＋節点および／またはＶｏ−節点間に１つまたは２つ以
上のインダクタを組み入れて、これらのインダクタにキ
ャパシタを結合することが可能である。
【０００９】ソフトスタート回路はＳＣＲのそれぞれの
導通角（firing angle−点弧角ともいう）を次のように
制御する。すなわち、(i) 低い初期値から相対的に高い
最終値への出力電圧のランプ(ramp)をほぼ直線（線形）
的にする。(ii)バス・キャパシタに流入する充電電流を
制御する。
導通角（firing angle−点弧角ともいう）を次のように
制御する。すなわち、(i) 低い初期値から相対的に高い
最終値への出力電圧のランプ(ramp)をほぼ直線（線形）
的にする。(ii)バス・キャパシタに流入する充電電流を
制御する。
【００１０】ソフトスタート回路は、ＡＣ電源の１また
は２以上の位相のそれぞれの正半サイクルの積分に対応
するタイミング波を出力するように動作可能な積分器回
路を含むことが可能であり、この場合、タイミング波は
ＡＣ電源の１または２以上の位相が同時に負であるとき
リセットされる。
は２以上の位相のそれぞれの正半サイクルの積分に対応
するタイミング波を出力するように動作可能な積分器回
路を含むことが可能であり、この場合、タイミング波は
ＡＣ電源の１または２以上の位相が同時に負であるとき
リセットされる。
【００１１】ソフトスタート回路は、タイミング波のピ
ークに対応するピーク電圧ＶＰＫを出力するように動作
可能なピーク蓄積回路と、ＶＰＫにほぼ等しい初期値か
ら初期値よりも低い最終値へのランプ勾配をもつタイミ
ング基準信号を出力するように動作可能なランプ回路と
を含むことが可能である。
ークに対応するピーク電圧ＶＰＫを出力するように動作
可能なピーク蓄積回路と、ＶＰＫにほぼ等しい初期値か
ら初期値よりも低い最終値へのランプ勾配をもつタイミ
ング基準信号を出力するように動作可能なランプ回路と
を含むことが可能である。
【００１２】ソフトスタート回路は、それぞれのタイミ
ング波がタイミング基準信号にほぼ一致したとき開始さ
れるパルス出力信号を出力するように動作可能なコンパ
レータ回路を含むことが可能であり、この場合、パルス
出力信号はＳＣＲのそれぞれの導通（点弧）角を制御す
る。
ング波がタイミング基準信号にほぼ一致したとき開始さ
れるパルス出力信号を出力するように動作可能なコンパ
レータ回路を含むことが可能であり、この場合、パルス
出力信号はＳＣＲのそれぞれの導通（点弧）角を制御す
る。
【００１３】ソフトスタート回路は、それぞれのタイミ
ング波が特定の（定義された）時間期間内にリセットさ
れないときこれらの波をリセットするように動作可能な
ウォッチドッグ（監視）回路を含むことが可能である。
ング波が特定の（定義された）時間期間内にリセットさ
れないときこれらの波をリセットするように動作可能な
ウォッチドッグ（監視）回路を含むことが可能である。
【００１４】好ましくは、ソフトスタート回路は、出力
電圧がしきい電圧以下に降下したときピーク電圧ＶＰＫ
をほぼその初期値にホールドするように動作可能な第１
クランプ回路も含んでいる。
電圧がしきい電圧以下に降下したときピーク電圧ＶＰＫ
をほぼその初期値にホールドするように動作可能な第１
クランプ回路も含んでいる。
【００１５】別のクランプ回路は、好ましくは、出力電
圧がしきい電圧以下に降下したとき出力電圧の関数とし
てタイミング基準を制御するように動作可能になってい
る。ソフトスタート回路は、ＡＣ電源が電圧を発生して
いるかどうかを示すＡＣ電源損失信号を出力するように
動作可能なＡＣ電源損失回路を含むことも可能であり、
この場合、ＡＣ電源損失回路は、ＡＣ電源損失信号がＡ
Ｃ電源が電圧を発生していることを示しているとき、ク
ランプ回路にタイミング基準をリリースさせるように動
作可能になっている。
圧がしきい電圧以下に降下したとき出力電圧の関数とし
てタイミング基準を制御するように動作可能になってい
る。ソフトスタート回路は、ＡＣ電源が電圧を発生して
いるかどうかを示すＡＣ電源損失信号を出力するように
動作可能なＡＣ電源損失回路を含むことも可能であり、
この場合、ＡＣ電源損失回路は、ＡＣ電源損失信号がＡ
Ｃ電源が電圧を発生していることを示しているとき、ク
ランプ回路にタイミング基準をリリースさせるように動
作可能になっている。
【００１６】好ましくは、ソフトスタート回路は出力電
圧調整回路を含み、この出力電圧調整回路は、出力電圧
基準信号と、出力電圧Ｖｏを表しているフィードバック
信号とを受信するように動作可能で、出力電圧基準信号
とフィードバック信号との差分に比例する大きさをもつ
誤差電圧を出力する誤差増幅器と、初期値から最終値へ
のランプ勾配をもつタイミングランプ信号を出力するよ
うに動作可能なランプ回路と、誤差信号とタイミングラ
ンプ信号の少なくとも一方の関数である大きさをもつタ
イミング基準信号を出力するように動作可能な制御回路
と、ＳＣＲのそれぞれの導通（点弧）角を制御するため
のパルス出力信号を出力するように動作可能で、このパ
ルス出力信号はタイミング基準信号の大きさの関数とし
て開始されるようにするコンパレータ回路と、(i) 誤差
電圧があらかじめ決めた極性であるときは制御回路が利
用できる誤差電圧の大きさを小さくし、(ii)誤差信号が
反対極性であるときは制御回路が利用できる誤差電圧の
大きさを変更しないように動作可能な誤差電圧イネーブ
リング回路とを含んでいる。
圧調整回路を含み、この出力電圧調整回路は、出力電圧
基準信号と、出力電圧Ｖｏを表しているフィードバック
信号とを受信するように動作可能で、出力電圧基準信号
とフィードバック信号との差分に比例する大きさをもつ
誤差電圧を出力する誤差増幅器と、初期値から最終値へ
のランプ勾配をもつタイミングランプ信号を出力するよ
うに動作可能なランプ回路と、誤差信号とタイミングラ
ンプ信号の少なくとも一方の関数である大きさをもつタ
イミング基準信号を出力するように動作可能な制御回路
と、ＳＣＲのそれぞれの導通（点弧）角を制御するため
のパルス出力信号を出力するように動作可能で、このパ
ルス出力信号はタイミング基準信号の大きさの関数とし
て開始されるようにするコンパレータ回路と、(i) 誤差
電圧があらかじめ決めた極性であるときは制御回路が利
用できる誤差電圧の大きさを小さくし、(ii)誤差信号が
反対極性であるときは制御回路が利用できる誤差電圧の
大きさを変更しないように動作可能な誤差電圧イネーブ
リング回路とを含んでいる。
【００１７】好ましくは、制御回路は、その大きさがほ
ぼ、ＶＰＫと誤差電圧の和からタイミングランプ信号を
差し引いた大きさとなるようにタイミング基準信号を出
力するように動作可能になっている。
ぼ、ＶＰＫと誤差電圧の和からタイミングランプ信号を
差し引いた大きさとなるようにタイミング基準信号を出
力するように動作可能になっている。
【００１８】また、好ましくは、誤差増幅器は出力電圧
基準の大きさがフィードバック信号の大きさより大であ
るときは第１の極性をもち、出力電圧基準の大きさがフ
ィードバック信号の大きさより小であるときは第２の極
性をもつ誤差電圧を出力し、誤差電圧イネーブリング回
路は(i) 誤差電圧が第１の極性であるときは制御回路が
利用できる誤差電圧の大きさを減少し、(ii)誤差電圧が
第２の極性であるときは制御回路が利用できる誤差電圧
の大きさを変更しないようになっている。
基準の大きさがフィードバック信号の大きさより大であ
るときは第１の極性をもち、出力電圧基準の大きさがフ
ィードバック信号の大きさより小であるときは第２の極
性をもつ誤差電圧を出力し、誤差電圧イネーブリング回
路は(i) 誤差電圧が第１の極性であるときは制御回路が
利用できる誤差電圧の大きさを減少し、(ii)誤差電圧が
第２の極性であるときは制御回路が利用できる誤差電圧
の大きさを変更しないようになっている。
【００１９】本発明のその他の目的、特徴および利点に
ついては、添付図面を参照して以下で詳述する本発明の
説明の中で明らかにする。
ついては、添付図面を参照して以下で詳述する本発明の
説明の中で明らかにする。
【００２０】なお、本件出願は、共に「ソフトスタート
制御ＩＣ付き三相ＳＣＲ整流器ブリッジ (THREE PHASE
SCR RECTIFIER BRIDGE WITH SOFT START CONTROL IC)」
という名称で、１９９８年５月１日に出願された米国特
許出願 60/083,950 および１９９８年１１月４日に出願
された米国特許出願 60/107,110 に基づく優先権主張出
願であり、これらの出願に開示されている全内容は引用
により本明細書の一部を構成するものである。
制御ＩＣ付き三相ＳＣＲ整流器ブリッジ (THREE PHASE
SCR RECTIFIER BRIDGE WITH SOFT START CONTROL IC)」
という名称で、１９９８年５月１日に出願された米国特
許出願 60/083,950 および１９９８年１１月４日に出願
された米国特許出願 60/107,110 に基づく優先権主張出
願であり、これらの出願に開示されている全内容は引用
により本明細書の一部を構成するものである。
【００２１】また、本件出願は「ソフトスタートブリッ
ジ整流器回路 (SOFT START BRIDGERECTIFIER CIRCUI
T)」という名称で１９９８年３月３１日に出願された米
国特許出願 09/052,271 の一部継続出願であり、この出
願に開示されている全内容は引用により本明細書の一部
を構成するものである。
ジ整流器回路 (SOFT START BRIDGERECTIFIER CIRCUI
T)」という名称で１９９８年３月３１日に出願された米
国特許出願 09/052,271 の一部継続出願であり、この出
願に開示されている全内容は引用により本明細書の一部
を構成するものである。
【００２２】
【発明の実施の形態】本発明のソフトスタート回路は、
下記の項１〜項３４に記載する形態で実施することがで
きる。特に、下記の項２〜項３４に記載する形態で実施
するのが好ましい。加えて、本発明は、下記の項１〜項
３４に記載する形態のソフトスタート回路により制御さ
れる整流器回路、それを用いたDC電流供給の方法をも包
含する。
下記の項１〜項３４に記載する形態で実施することがで
きる。特に、下記の項２〜項３４に記載する形態で実施
するのが好ましい。加えて、本発明は、下記の項１〜項
３４に記載する形態のソフトスタート回路により制御さ
れる整流器回路、それを用いたDC電流供給の方法をも包
含する。
【００２３】（項１） 整流器回路制御のためのソフト
スタート回路であって、単相又はそれより多い相を有す
るAC電源より、Vo＋節点からVo−節点への間に出力電圧
Voを有するDC電力への変換を行う当該整流器回路は、
（１）少なくともVo−節点からVo＋節点への間に繋がれ
た第一及び第二の整流足、当該各整流足は、ダイオード
一つとラッチ動作が可能なMOSゲートスイッチ一つを有
し、その際、当該ダイオードの負極は前記Vo−節点へ結
合され、当該ダイオードの正極は、交流入力節点におい
て、ラッチ動作が可能なMOSゲートスイッチの一方の末
端へ結合され、ラッチ動作が可能なMOSゲートスイッチ
の他の末端は、Vo＋節点と結合される；および（２）Vo
＋節点からVo−節点への間に繋がれたバス・キャパシ
タ、前記ラッチ動作が可能なMOSゲートスイッチ個々の
導通（点弧）角の制御動作が可能な当該ソフトスタート
回路を具えており、該ソフトスタート回路は、（i）該
出力電圧が、低い初期値から相対的に高い最終値へと実
質的に直線的に上昇する、且つ（ii）前記バス・キャパ
シタへの充電電流を制御するべく、前記ラッチ動作が可
能なMOSゲートスイッチ個々の導通（点弧）角の制御動
作が可能であることを特徴とする整流器回路制御のため
のソフトスタート回路である。
スタート回路であって、単相又はそれより多い相を有す
るAC電源より、Vo＋節点からVo−節点への間に出力電圧
Voを有するDC電力への変換を行う当該整流器回路は、
（１）少なくともVo−節点からVo＋節点への間に繋がれ
た第一及び第二の整流足、当該各整流足は、ダイオード
一つとラッチ動作が可能なMOSゲートスイッチ一つを有
し、その際、当該ダイオードの負極は前記Vo−節点へ結
合され、当該ダイオードの正極は、交流入力節点におい
て、ラッチ動作が可能なMOSゲートスイッチの一方の末
端へ結合され、ラッチ動作が可能なMOSゲートスイッチ
の他の末端は、Vo＋節点と結合される；および（２）Vo
＋節点からVo−節点への間に繋がれたバス・キャパシ
タ、前記ラッチ動作が可能なMOSゲートスイッチ個々の
導通（点弧）角の制御動作が可能な当該ソフトスタート
回路を具えており、該ソフトスタート回路は、（i）該
出力電圧が、低い初期値から相対的に高い最終値へと実
質的に直線的に上昇する、且つ（ii）前記バス・キャパ
シタへの充電電流を制御するべく、前記ラッチ動作が可
能なMOSゲートスイッチ個々の導通（点弧）角の制御動
作が可能であることを特徴とする整流器回路制御のため
のソフトスタート回路である。
【００２４】（項２） 該ソフトスタート回路は、更に
該単相又はそれより多い相を有するAC電源それぞれにつ
き、その最初の半周期の積分値に対応するタイミング波
を発生し、該単相又はそれより多い相を有するAC電源が
負の時は、同時に該タイミング波をリセットする動作が
可能な積分器回路、該タイミング波のピーク値に対応す
るピーク電圧VPKを発生する動作が可能なピーク記憶回
路、前記VPKと実質的に等しい初期値から該初期値より
低い最終値へランプすることが可能なタイミングランプ
信号を発生する動作が可能なランプ回路、および前記タ
イミングランプ信号の関数であるタイミング基準信号と
それぞれのタイミング波が実質的に一致する時に立ち上
るパルス出力信号を発生し、該パルス出力信号は該ラッ
チ動作が可能なMOSゲートスイッチ個々の導通（点弧）
角の制御を行う動作が可能なコンパレータ回路を含むこ
とを特徴とする項１に記載のソフトスタート回路であ
る。
該単相又はそれより多い相を有するAC電源それぞれにつ
き、その最初の半周期の積分値に対応するタイミング波
を発生し、該単相又はそれより多い相を有するAC電源が
負の時は、同時に該タイミング波をリセットする動作が
可能な積分器回路、該タイミング波のピーク値に対応す
るピーク電圧VPKを発生する動作が可能なピーク記憶回
路、前記VPKと実質的に等しい初期値から該初期値より
低い最終値へランプすることが可能なタイミングランプ
信号を発生する動作が可能なランプ回路、および前記タ
イミングランプ信号の関数であるタイミング基準信号と
それぞれのタイミング波が実質的に一致する時に立ち上
るパルス出力信号を発生し、該パルス出力信号は該ラッ
チ動作が可能なMOSゲートスイッチ個々の導通（点弧）
角の制御を行う動作が可能なコンパレータ回路を含むこ
とを特徴とする項１に記載のソフトスタート回路であ
る。
【００２５】（項３） 該タイミングランプ信号は、恰
も低い初期値から相対的に高い最終値へ実質的に直線的
に出力電圧がランプするかのような実質的に放物線的で
あることを特徴とする項２に記載のソフトスタート回路
である。
も低い初期値から相対的に高い最終値へ実質的に直線的
に出力電圧がランプするかのような実質的に放物線的で
あることを特徴とする項２に記載のソフトスタート回路
である。
【００２６】（項４） 該コンパレータ回路は、（i）
該ラッチ動作が可能なMOSゲートスイッチに印加される
電圧を測定し、（ii）該ラッチ動作が可能なMOSゲート
スイッチに印加される電圧が閾値より小さい時には、パ
ルス出力信号をその間停止し、かつ（iii）該ラッチ動
作が可能なMOSゲートスイッチに印加される対応する電
圧が該閾値より低く低下する時には、即座にパルス出力
信号を終了させる動作が可能であることを特徴とする項
３に記載のソフトスタート回路である。
該ラッチ動作が可能なMOSゲートスイッチに印加される
電圧を測定し、（ii）該ラッチ動作が可能なMOSゲート
スイッチに印加される電圧が閾値より小さい時には、パ
ルス出力信号をその間停止し、かつ（iii）該ラッチ動
作が可能なMOSゲートスイッチに印加される対応する電
圧が該閾値より低く低下する時には、即座にパルス出力
信号を終了させる動作が可能であることを特徴とする項
３に記載のソフトスタート回路である。
【００２７】（項５） 該閾値は、およそ１５〜３０ボ
ルトであることを特徴とする項４に記載のソフトスター
ト回路である。
ルトであることを特徴とする項４に記載のソフトスター
ト回路である。
【００２８】（項６） 該ソフトスタート回路は、更に
該タイミング波が、所定の時間間隔内にリセットしない
時、タイミング波のリセットをする動作が可能なウォッ
チドック（監視）回路を含むことを特徴とする項２に記
載のソフトスタート回路である。
該タイミング波が、所定の時間間隔内にリセットしない
時、タイミング波のリセットをする動作が可能なウォッ
チドック（監視）回路を含むことを特徴とする項２に記
載のソフトスタート回路である。
【００２９】（項７） 該ウォッチドック（監視）回路
は、実質的に対応するタイミング波と合せて立ち上るそ
れぞれのウォッチドック（監視）ランプ信号を発生する
動作が可能であり、対応するウォッチドック（監視）ラ
ンプ信号が閾値に達した時、該ウォッチドック（監視）
回路は、タイミング波のリセットをするものであること
を特徴とする項６に記載のソフトスタート回路である。
は、実質的に対応するタイミング波と合せて立ち上るそ
れぞれのウォッチドック（監視）ランプ信号を発生する
動作が可能であり、対応するウォッチドック（監視）ラ
ンプ信号が閾値に達した時、該ウォッチドック（監視）
回路は、タイミング波のリセットをするものであること
を特徴とする項６に記載のソフトスタート回路である。
【００３０】（項８） 該閾値は、AC電源の相数の関数
であることを特徴とする項７に記載のソフトスタート回
路である。
であることを特徴とする項７に記載のソフトスタート回
路である。
【００３１】（項９） 該ソフトスタート回路は、更に
該出力電圧が閾値より下回った時、該タイミング基準信
号を出力電圧の関数として制御する動作が可能なクラン
プ回路を含むことを特徴とする項２に記載のソフトスタ
ート回路である。
該出力電圧が閾値より下回った時、該タイミング基準信
号を出力電圧の関数として制御する動作が可能なクラン
プ回路を含むことを特徴とする項２に記載のソフトスタ
ート回路である。
【００３２】（項１０） 該ソフトスタート回路は、更
にAC電源が電圧を生成しているか否かを示すAC電源損失
信号を発生する動作が可能なAC電源損失回路を含み、該
AC電源が電圧を生成していることを該AC電源損失信号が
示した後は、該クランプ回路は、該タイミング基準信号
の更新動作をすることを特徴とする項９に記載のソフト
スタート回路である。
にAC電源が電圧を生成しているか否かを示すAC電源損失
信号を発生する動作が可能なAC電源損失回路を含み、該
AC電源が電圧を生成していることを該AC電源損失信号が
示した後は、該クランプ回路は、該タイミング基準信号
の更新動作をすることを特徴とする項９に記載のソフト
スタート回路である。
【００３３】（項１１） 該AC電源損失信号は、該タイ
ミング波のORから誘導されることを特徴とする項１０に
記載のソフトスタート回路である。
ミング波のORから誘導されることを特徴とする項１０に
記載のソフトスタート回路である。
【００３４】（項１２） 該ソフトスタート回路は、更
に出力電圧から導き出された情報を受けるモニタリング
回路を内に含む電圧低下（ディップ）回路を含み、該出
力電圧が閾値より下回ってしまったことを該モニタリン
グ回路が示す時、該電圧低下（ディップ）回路は該クラ
ンプ回路を有効にする動作が可能であることを特徴とす
る項１０に記載のソフトスタート回路である。
に出力電圧から導き出された情報を受けるモニタリング
回路を内に含む電圧低下（ディップ）回路を含み、該出
力電圧が閾値より下回ってしまったことを該モニタリン
グ回路が示す時、該電圧低下（ディップ）回路は該クラ
ンプ回路を有効にする動作が可能であることを特徴とす
る項１０に記載のソフトスタート回路である。
【００３５】（項１３） 有効にされた際には、該クラ
ンプ回路は、該AC電源が電圧を生成していることを該AC
電源損失信号が示す時には、該タイミング基準信号は、
該SCRの導通（点弧）角を延長させるように、該タイミ
ング基準信号を出力電圧の関数として制御し、かつクラ
ンプ回路は、該タイミング基準信号を更新することを特
徴とする項１２に記載のソフトスタート回路である。
ンプ回路は、該AC電源が電圧を生成していることを該AC
電源損失信号が示す時には、該タイミング基準信号は、
該SCRの導通（点弧）角を延長させるように、該タイミ
ング基準信号を出力電圧の関数として制御し、かつクラ
ンプ回路は、該タイミング基準信号を更新することを特
徴とする項１２に記載のソフトスタート回路である。
【００３６】（項１４） 該ソフトスタート回路は、更
に該出力電圧Voが調整状態にある時、該タイミング基準
電圧が該VPKを超えることを防ぐ動作が可能なタイミン
グ基準電圧最大値クランプ回路を含むことを特徴とする
項２に記載のソフトスタート回路である。
に該出力電圧Voが調整状態にある時、該タイミング基準
電圧が該VPKを超えることを防ぐ動作が可能なタイミン
グ基準電圧最大値クランプ回路を含むことを特徴とする
項２に記載のソフトスタート回路である。
【００３７】（項１５） 該タイミング基準電圧最大値
クランプ回路は、該出力電圧Voが調整状態にある時、該
タイミング基準電圧が該VPKを僅かに下回る値に到るこ
とを防ぐことを特徴とする項１４に記載のソフトスター
ト回路である。
クランプ回路は、該出力電圧Voが調整状態にある時、該
タイミング基準電圧が該VPKを僅かに下回る値に到るこ
とを防ぐことを特徴とする項１４に記載のソフトスター
ト回路である。
【００３８】（項１６） 該ソフトスタート回路は、更
に該AC電源の一つの相が、電圧を生成していない時に一
連のパルスを発生するように、該タイミング波のORを一
方の入力として、該VPKの一部を他の入力として受け取
るライン損失コンパレータを内に含むライン損失回路を
含むことを特徴とする項２に記載のソフトスタート回路
である。
に該AC電源の一つの相が、電圧を生成していない時に一
連のパルスを発生するように、該タイミング波のORを一
方の入力として、該VPKの一部を他の入力として受け取
るライン損失コンパレータを内に含むライン損失回路を
含むことを特徴とする項２に記載のソフトスタート回路
である。
【００３９】（項１７） 該一連のパルスは、該AC電源
周波数の二倍周波数であることを特徴とする項１６に記
載のソフトスタート回路である。
周波数の二倍周波数であることを特徴とする項１６に記
載のソフトスタート回路である。
【００４０】（項１８） 該ライン損失回路は、更に該
一連のパルスが発生する時、それを決定する動作が可能
なパルスモニタリング回路を含み、該パルスモニタリン
グ回路は、１以上のパルスが発生した後に、該クランプ
回路を有効にすることを特徴とする項１６に記載のソフ
トスタート回路である。
一連のパルスが発生する時、それを決定する動作が可能
なパルスモニタリング回路を含み、該パルスモニタリン
グ回路は、１以上のパルスが発生した後に、該クランプ
回路を有効にすることを特徴とする項１６に記載のソフ
トスタート回路である。
【００４１】（項１９） 該パルスモニタリング回路
は、２以上のパルスが発生した後に、該クランプ回路を
有効にするものであることを特徴とする項１８に記載の
ソフトスタート回路である。
は、２以上のパルスが発生した後に、該クランプ回路を
有効にするものであることを特徴とする項１８に記載の
ソフトスタート回路である。
【００４２】（項２０） 該ソフトスタート回路は、更
に出力電圧基準および出力電圧Voを代表するフィードバ
ック信号を受信し、該出力電圧基準と該フィードバック
信号の間の差異に比例する強度を持つ誤差電圧を発生す
る動作が可能な誤差増幅器を内に含む出力電圧調整回
路、初期値から最終値へランプすることが可能なタイミ
ングランプ信号を発生する動作が可能なランプ回路、該
誤差電圧および該タイミングランプ信号の少なくとも一
つの関数である強度を持つタイミング基準信号を発生す
る動作が可能な制御回路、該制御基準信号の強度の関数
として立ち上るパルス出力信号であり、ラッチ動作が可
能なMOSゲートスイッチの導通（点弧）角をそれぞれ制
御するための該パルス出力信号を発生する動作が可能な
コンパレータ回路、および（i）該誤差電圧が予め定め
た極性の時は、該制御回路に用いられる該誤差電圧の強
度を減衰させ、（ii）該誤差電圧が逆の極性の時は、該
制御回路に用いられる該誤差電圧の強度を変化させない
動作が可能な誤差電圧イネーブル回路を含むことを特徴
とする請求項１に記載のソフトスタート回路である。
に出力電圧基準および出力電圧Voを代表するフィードバ
ック信号を受信し、該出力電圧基準と該フィードバック
信号の間の差異に比例する強度を持つ誤差電圧を発生す
る動作が可能な誤差増幅器を内に含む出力電圧調整回
路、初期値から最終値へランプすることが可能なタイミ
ングランプ信号を発生する動作が可能なランプ回路、該
誤差電圧および該タイミングランプ信号の少なくとも一
つの関数である強度を持つタイミング基準信号を発生す
る動作が可能な制御回路、該制御基準信号の強度の関数
として立ち上るパルス出力信号であり、ラッチ動作が可
能なMOSゲートスイッチの導通（点弧）角をそれぞれ制
御するための該パルス出力信号を発生する動作が可能な
コンパレータ回路、および（i）該誤差電圧が予め定め
た極性の時は、該制御回路に用いられる該誤差電圧の強
度を減衰させ、（ii）該誤差電圧が逆の極性の時は、該
制御回路に用いられる該誤差電圧の強度を変化させない
動作が可能な誤差電圧イネーブル回路を含むことを特徴
とする請求項１に記載のソフトスタート回路である。
【００４３】（項２１） 該ソフトスタート回路は、更
に該単相又はそれより多い相を有するAC電源それぞれに
つき、その最初の半周期の積分値に対応するタイミング
波を発生し、該単相又はそれより多い相を有するAC電源
が負の時は、同時に該タイミング波をリセットする動作
が可能な積分器回路、該タイミング波のピーク値に対応
するピーク電圧VPKを発生する動作が可能なピーク記憶
回路、前記VPKと実質的に等しい初期値から該初期値よ
り低い最終値へランプすることが可能なタイミングラン
プ信号を発生する動作が可能なランプ回路、および前記
タイミングランプ信号の関数であるタイミング基準信号
とそれぞれのタイミング波が実質的に一致する時に立ち
上るパルス出力信号を発生し、該パルス出力信号は該ラ
ッチ動作が可能なMOSゲートスイッチ個々の導通（点
弧）角の制御を行う動作が可能なコンパレータ回路を含
むことを特徴とする項２０に記載のソフトスタート回路
である。
に該単相又はそれより多い相を有するAC電源それぞれに
つき、その最初の半周期の積分値に対応するタイミング
波を発生し、該単相又はそれより多い相を有するAC電源
が負の時は、同時に該タイミング波をリセットする動作
が可能な積分器回路、該タイミング波のピーク値に対応
するピーク電圧VPKを発生する動作が可能なピーク記憶
回路、前記VPKと実質的に等しい初期値から該初期値よ
り低い最終値へランプすることが可能なタイミングラン
プ信号を発生する動作が可能なランプ回路、および前記
タイミングランプ信号の関数であるタイミング基準信号
とそれぞれのタイミング波が実質的に一致する時に立ち
上るパルス出力信号を発生し、該パルス出力信号は該ラ
ッチ動作が可能なMOSゲートスイッチ個々の導通（点
弧）角の制御を行う動作が可能なコンパレータ回路を含
むことを特徴とする項２０に記載のソフトスタート回路
である。
【００４４】（項２２） 該制御回路は、その強度がVP
Kと該誤差電圧の和より該タイミングランプ信号を差し
引くものを実質的に表すような該タイミング基準信号を
発生する動作が可能であることを特徴とする項２１に記
載のソフトスタート回路である。
Kと該誤差電圧の和より該タイミングランプ信号を差し
引くものを実質的に表すような該タイミング基準信号を
発生する動作が可能であることを特徴とする項２１に記
載のソフトスタート回路である。
【００４５】（項２３） 該誤差増幅器は、該出力電圧
基準の強度が該フィードバック信号の強度より大の時
に、第一の極性を持ち、かつ該出力電圧基準の強度が該
フィードバック信号の強度より小の時に、第二の極性を
持つような該誤差電圧を発生し、該誤差電圧イネーブル
回路は、（i）該誤差電圧が該第一の極性の時は、該制
御回路に用いられる該誤差電圧の強度を減衰させ、（i
i）該誤差電圧が該第二の極性の時は、該制御回路に用
いられる該誤差電圧の強度を実質的に変化させない動作
をすることを特徴とする項２２に記載のソフトスタート
回路である。
基準の強度が該フィードバック信号の強度より大の時
に、第一の極性を持ち、かつ該出力電圧基準の強度が該
フィードバック信号の強度より小の時に、第二の極性を
持つような該誤差電圧を発生し、該誤差電圧イネーブル
回路は、（i）該誤差電圧が該第一の極性の時は、該制
御回路に用いられる該誤差電圧の強度を減衰させ、（i
i）該誤差電圧が該第二の極性の時は、該制御回路に用
いられる該誤差電圧の強度を実質的に変化させない動作
をすることを特徴とする項２２に記載のソフトスタート
回路である。
【００４６】（項２４） 該誤差電圧が該第一の極性の
時は、該タイミング基準信号は恰も低い初期値から相対
的に高い最終値へ実質的に直線的にその出力電圧がラン
プするように実質的に放物線的であることを特徴とする
項３に記載のソフトスタート回路である。
時は、該タイミング基準信号は恰も低い初期値から相対
的に高い最終値へ実質的に直線的にその出力電圧がラン
プするように実質的に放物線的であることを特徴とする
項３に記載のソフトスタート回路である。
【００４７】（項２５） 該コンパレータ回路は、
（i）該SCRそれぞれに印加される測定された電圧を受信
し、（ii）該SCRに印加される電圧が閾値より小の際に
は、パルス出力信号をその間停止し、かつ（iii）対応
する該SCRに印加される電圧が該閾値より低く低下する
時には、即座にパルス出力信号それぞれを終了させる動
作が可能であることを特徴とする項３に記載のソフトス
タート回路である。
（i）該SCRそれぞれに印加される測定された電圧を受信
し、（ii）該SCRに印加される電圧が閾値より小の際に
は、パルス出力信号をその間停止し、かつ（iii）対応
する該SCRに印加される電圧が該閾値より低く低下する
時には、即座にパルス出力信号それぞれを終了させる動
作が可能であることを特徴とする項３に記載のソフトス
タート回路である。
【００４８】（項２６） 該閾値は、およそ１５〜２０
ボルトであるソフトスタート回路は、更にことを特徴と
する項２５に記載のソフトスタート回路である。
ボルトであるソフトスタート回路は、更にことを特徴と
する項２５に記載のソフトスタート回路である。
【００４９】（項２７） 該ソフトスタート回路は、更
に該タイミング波が、所定の時間間隔内にリセットしな
い時、該タイミング波それぞれのリセットをする動作が
可能なウォッチドック（監視）回路を含むことを特徴と
する項２１に記載のソフトスタート回路である。
に該タイミング波が、所定の時間間隔内にリセットしな
い時、該タイミング波それぞれのリセットをする動作が
可能なウォッチドック（監視）回路を含むことを特徴と
する項２１に記載のソフトスタート回路である。
【００５０】（項２８） 該ウォッチドック（監視）回
路は、実質的に対応するタイミング波と合せて立ち上る
それぞれのウォッチドック（監視）ランプ信号を発生す
る動作が可能であり、対応するウォッチドック（監視）
ランプ信号が閾値に達した時、該ウォッチドック（監
視）回路は、タイミング波のリセットをするものである
ことを特徴とする項２７に記載のソフトスタート回路で
ある。
路は、実質的に対応するタイミング波と合せて立ち上る
それぞれのウォッチドック（監視）ランプ信号を発生す
る動作が可能であり、対応するウォッチドック（監視）
ランプ信号が閾値に達した時、該ウォッチドック（監
視）回路は、タイミング波のリセットをするものである
ことを特徴とする項２７に記載のソフトスタート回路で
ある。
【００５１】（項２９） 該閾値は、該AC電源の相数の
関数であることを特徴とする項２８に記載のソフトスタ
ート回路である。
関数であることを特徴とする項２８に記載のソフトスタ
ート回路である。
【００５２】（項３０） 該ソフトスタート回路は、更
に該出力電圧が閾値より下回った時、該タイミング基準
信号を出力電圧の関数として制御する動作が可能なクラ
ンプ回路を含むことを特徴とする項２に記載のソフトス
タート回路である。
に該出力電圧が閾値より下回った時、該タイミング基準
信号を出力電圧の関数として制御する動作が可能なクラ
ンプ回路を含むことを特徴とする項２に記載のソフトス
タート回路である。
【００５３】（項３１） 該ソフトスタート回路は、更
にAC電源が電圧を生成しているか否かを示すAC電源損失
信号を発生する動作が可能なAC電源損失回路を含み、該
AC電源が電圧を生成していることを該AC電源損失信号が
示した後は、該クランプ回路は、該タイミング基準信号
の更新動作をすることを特徴とする項３０に記載のソフ
トスタート回路である。
にAC電源が電圧を生成しているか否かを示すAC電源損失
信号を発生する動作が可能なAC電源損失回路を含み、該
AC電源が電圧を生成していることを該AC電源損失信号が
示した後は、該クランプ回路は、該タイミング基準信号
の更新動作をすることを特徴とする項３０に記載のソフ
トスタート回路である。
【００５４】（項３２） 該AC電源損失信号は、該タイ
ミング波のORから誘導されることを特徴とする項３１に
記載のソフトスタート回路である。
ミング波のORから誘導されることを特徴とする項３１に
記載のソフトスタート回路である。
【００５５】（項３３） 該ソフトスタート回路は、更
に該Vo＋節点及び該Vo−節点の少なくとも一つから該バ
ス・キャパシタの一つの端子へを結合するインダクター
を含み、該出力電圧Voは、該バス・キャパシタに印加さ
れることを特徴とする項１に記載のソフトスタート回路
である。
に該Vo＋節点及び該Vo−節点の少なくとも一つから該バ
ス・キャパシタの一つの端子へを結合するインダクター
を含み、該出力電圧Voは、該バス・キャパシタに印加さ
れることを特徴とする項１に記載のソフトスタート回路
である。
【００５６】（項３４） 該Vo＋節点から該バス・キャ
パシタの一つの端子へを結合する一つのインダクター、
および該Vo−節点から該バス・キャパシタの他の端子へ
を結合するもう一つのインダクターを含み、該出力電圧
Voは、該バス・キャパシタに印加されることを特徴とす
る項３３に記載のソフトスタート回路である。
パシタの一つの端子へを結合する一つのインダクター、
および該Vo−節点から該バス・キャパシタの他の端子へ
を結合するもう一つのインダクターを含み、該出力電圧
Voは、該バス・キャパシタに印加されることを特徴とす
る項３３に記載のソフトスタート回路である。
【００５７】以下に、本発明のソフトスタート回路の構
成、動作、作用等について、具体例を挙げて、より詳し
く説明する。即ち、AC電源として、三相または単相の電
源に適用する好ましい態様を例にとり、本発明のソフト
スタート回路、それを用いた整流器回路について、その
回路に含まれる個々の部品回路、それらの動作原理、全
体回路としての動作について、説明を加える。
成、動作、作用等について、具体例を挙げて、より詳し
く説明する。即ち、AC電源として、三相または単相の電
源に適用する好ましい態様を例にとり、本発明のソフト
スタート回路、それを用いた整流器回路について、その
回路に含まれる個々の部品回路、それらの動作原理、全
体回路としての動作について、説明を加える。
【００５８】図１は本発明で使用するのに適した全体的
トポロジを含む本発明の実施形態を示すブロック図であ
る。本発明は、ＳＣＲドライバ回路１９を通して整流器
ブリッジ１１に制御信号を与えるソフトスタート回路１
７、好ましくは、特定用途向け集積回路(application s
pecific integrated circuit - ASIC)を含んでいる。整
流器ブリッジはＡＣ電源３、好ましくは、三相電源から
入力電力を受け取り、その出力（Ｖｏ）３から整流ＤＣ
電力を出力する。このトポロジはスナバ(snubber) 回路
１３とスナバ派生電源 (snubber derived power suppl
y) １５も含んでいる。
トポロジを含む本発明の実施形態を示すブロック図であ
る。本発明は、ＳＣＲドライバ回路１９を通して整流器
ブリッジ１１に制御信号を与えるソフトスタート回路１
７、好ましくは、特定用途向け集積回路(application s
pecific integrated circuit - ASIC)を含んでいる。整
流器ブリッジはＡＣ電源３、好ましくは、三相電源から
入力電力を受け取り、その出力（Ｖｏ）３から整流ＤＣ
電力を出力する。このトポロジはスナバ(snubber) 回路
１３とスナバ派生電源 (snubber derived power suppl
y) １５も含んでいる。
【００５９】整流器ブリッジ１１はドライバ回路１９を
通してソフトスタート回路１７によって制御されるスイ
ッチング可能パワーデバイス、好ましくは、ＳＣＲを含
んでいる。ＳＣＲを制御することにより、整流ＤＣ出力
電圧Ｖｏの突入電流制限と調整の両方が行われる。
通してソフトスタート回路１７によって制御されるスイ
ッチング可能パワーデバイス、好ましくは、ＳＣＲを含
んでいる。ＳＣＲを制御することにより、整流ＤＣ出力
電圧Ｖｏの突入電流制限と調整の両方が行われる。
【００６０】スナバ回路１３は整流器ブリッジ１１にお
けるＳＣＲ（または他のスイッチング可能パワーデバイ
ス）の、望ましくないｄｖ／ｄｔ導通（点弧）を防止す
る。スナバ派生電源１５はスナバ回路１３からエネルギ
を受け取り、ライン４と５上にＤＣ電力（または制御電
力）を出力してソフトスタート回路１７とドライバ回路
１９のそれぞれを駆動する。好ましくは、ライン４はＤ
Ｃ電力の２つの電源 +/-5 DVC を表し、ライン５に現れ
る電圧は約 15 VDC になっている。
けるＳＣＲ（または他のスイッチング可能パワーデバイ
ス）の、望ましくないｄｖ／ｄｔ導通（点弧）を防止す
る。スナバ派生電源１５はスナバ回路１３からエネルギ
を受け取り、ライン４と５上にＤＣ電力（または制御電
力）を出力してソフトスタート回路１７とドライバ回路
１９のそれぞれを駆動する。好ましくは、ライン４はＤ
Ｃ電力の２つの電源 +/-5 DVC を表し、ライン５に現れ
る電圧は約 15 VDC になっている。
【００６１】以下で詳しく説明するように、ソフトスタ
ート回路１７は、トポロジの種々コンポーネントから信
号を受信するための入力を含んでいる。そのような信号
としては、ＡＣ電源２と同期をとるための情報を提供す
るＳＹＮＣＨ信号や、ＤＣ出力電圧Ｖｏを調整するため
の情報を提供するＦＥＥＤＢＡＣＫとＲＥＦＥＲＥＮＣ
Ｅ信号などがある。また、ソフトスタート回路１７は、
整流器の動作に関する情報を他の回路に与えるための出
力（ＳＴＡＴＵＳ信号など）も含んでいる。
ート回路１７は、トポロジの種々コンポーネントから信
号を受信するための入力を含んでいる。そのような信号
としては、ＡＣ電源２と同期をとるための情報を提供す
るＳＹＮＣＨ信号や、ＤＣ出力電圧Ｖｏを調整するため
の情報を提供するＦＥＥＤＢＡＣＫとＲＥＦＥＲＥＮＣ
Ｅ信号などがある。また、ソフトスタート回路１７は、
整流器の動作に関する情報を他の回路に与えるための出
力（ＳＴＡＴＵＳ信号など）も含んでいる。
【００６２】次に、図２を参照して説明する。図２は図
１の整流器トポロジの詳細を示す部分概略図および部分
ブロック図である。ソフトスタート回路１７はブロック
図の形で示され、好ましくは、６４ピンMQFP ＡＳＩＣ
を使用して実現されている。この分野の当業者ならば本
明細書の教示事項から理解されるように、整流器回路の
パフォーマンスを良好に保つにはＡＳＩＣの外部に別の
外部回路が必要になる場合もある。
１の整流器トポロジの詳細を示す部分概略図および部分
ブロック図である。ソフトスタート回路１７はブロック
図の形で示され、好ましくは、６４ピンMQFP ＡＳＩＣ
を使用して実現されている。この分野の当業者ならば本
明細書の教示事項から理解されるように、整流器回路の
パフォーマンスを良好に保つにはＡＳＩＣの外部に別の
外部回路が必要になる場合もある。
【００６３】整流器ブリッジ１１ 図２に示すように、整流器ブリッジ１１は三相ＡＣ電源
２に結合されている。図２には、３つの位相はＵ、Ｖ、
およびＷで示されている。ＤＣ出力電圧３は相対的に大
きな値をもつバス・キャパシタＣの両端に現れ、極性は
図示のようになっている。ローパス・フィルタは、例え
ば、インダクタＬを使用してバス・キャパシタＣで作る
ことが可能である。整流器ブリッジは、好ましくは、３
つの直列接続のＳＣＲ−ダイオード・ペア（またはブリ
ッジ辺 (leg)）を含み、これらはバス・キャパシタＣの
両端に接続されている。
２に結合されている。図２には、３つの位相はＵ、Ｖ、
およびＷで示されている。ＤＣ出力電圧３は相対的に大
きな値をもつバス・キャパシタＣの両端に現れ、極性は
図示のようになっている。ローパス・フィルタは、例え
ば、インダクタＬを使用してバス・キャパシタＣで作る
ことが可能である。整流器ブリッジは、好ましくは、３
つの直列接続のＳＣＲ−ダイオード・ペア（またはブリ
ッジ辺 (leg)）を含み、これらはバス・キャパシタＣの
両端に接続されている。
【００６４】ＳＣＲを含む整流器ブリッジはＳＣＲの導
通（点弧）角を制御する（位相制御する）ことによっ
て、ＡＣからＤＣに整流し、ＤＣ出力電圧Ｖｏを調整す
る働きをする。ＳＣＲの位相を制御すると、バス・キャ
パシタＣの充電電流（または突入電流）を制御できると
いう利点が得られる。制御されていないと、バス・キャ
パシタＣに現れた電圧（Ｖｏ）３とＡＣ電源２の電圧の
間に不均衡が存在するとき、突入電流が問題となるおそ
れがある。この不均衡は、ＡＣ電源２の電圧がスイッチ
オンされたときや、ライン電圧に急激な降下や電源障害
（停電）が発生したとき、あるいはＤＣ出力３が過負荷
状態になったとき発生するのが一般である。
通（点弧）角を制御する（位相制御する）ことによっ
て、ＡＣからＤＣに整流し、ＤＣ出力電圧Ｖｏを調整す
る働きをする。ＳＣＲの位相を制御すると、バス・キャ
パシタＣの充電電流（または突入電流）を制御できると
いう利点が得られる。制御されていないと、バス・キャ
パシタＣに現れた電圧（Ｖｏ）３とＡＣ電源２の電圧の
間に不均衡が存在するとき、突入電流が問題となるおそ
れがある。この不均衡は、ＡＣ電源２の電圧がスイッチ
オンされたときや、ライン電圧に急激な降下や電源障害
（停電）が発生したとき、あるいはＤＣ出力３が過負荷
状態になったとき発生するのが一般である。
【００６５】また、ＳＣＲの位相制御を行うと、ＤＣ出
力電圧３をあらかじめ決めたレベルに調整すると共に、
正常動作期間に動的に制御することが可能になる。
力電圧３をあらかじめ決めたレベルに調整すると共に、
正常動作期間に動的に制御することが可能になる。
【００６６】ＳＣＲドライバ回路１９ ＳＣＲゲートドライバ回路１９は、ソフトスタート回路
１７から送られてきた制御信号（ゲート信号、つまり、
タイミングパルス）を増幅し、それをＳＣＲゲートに入
力する。図示のトランジスタ回路網は、ＳＣＲドライバ
回路１９を実現するのに適したトポロジの例を示したも
のである。
１７から送られてきた制御信号（ゲート信号、つまり、
タイミングパルス）を増幅し、それをＳＣＲゲートに入
力する。図示のトランジスタ回路網は、ＳＣＲドライバ
回路１９を実現するのに適したトポロジの例を示したも
のである。
【００６７】スナバ回路１３ スナバ回路１３は、直列接続の抵抗とキャパシタ回路網
を含み、これは各ＳＣＲに接続されている。本発明の範
囲を逸脱しない限り、他のスナバ・トポロジを採用する
ことも可能である。スナバ回路１３は、整流器回路１１
内の過剰ｄｖ／ｄｔ条件に起因してＳＣＲの望ましくな
い導通（点弧）が行われるのを防止する。過剰ｄｖ／ｄ
ｔ条件は、ＡＣ電源２がスイッチオンされたときや、Ａ
Ｃ電源のライン電圧が電源障害（停電）後に再び現れた
ときによく発生する。
を含み、これは各ＳＣＲに接続されている。本発明の範
囲を逸脱しない限り、他のスナバ・トポロジを採用する
ことも可能である。スナバ回路１３は、整流器回路１１
内の過剰ｄｖ／ｄｔ条件に起因してＳＣＲの望ましくな
い導通（点弧）が行われるのを防止する。過剰ｄｖ／ｄ
ｔ条件は、ＡＣ電源２がスイッチオンされたときや、Ａ
Ｃ電源のライン電圧が電源障害（停電）後に再び現れた
ときによく発生する。
【００６８】それぞれのダイオード・ペアはスナバ回路
１３の各々を電源１５に結合している。
１３の各々を電源１５に結合している。
【００６９】電源１５ 図２を参照して説明すると、ＲＣスナバ回路網の各々を
流れる電流はペアの整流器（ダイオード）を経由して流
れ、ソフトスタート回路１７とＳＣＲドライバ回路１９
のためのＤＣ電源電圧（制御電力）を発生する。
流れる電流はペアの整流器（ダイオード）を経由して流
れ、ソフトスタート回路１７とＳＣＲドライバ回路１９
のためのＤＣ電源電圧（制御電力）を発生する。
【００７０】好ましくは、整流器回路１１の正出力端子
（つまり、各々のＳＣＲカソードが接続されている節
点）は、ソフトスタート回路１７とＳＣＲドライバ回路
１９のアース電位（またはアースレール）として定義さ
れている。正のスナバ電流は各ペアの一方のダイオード
を通って各ＲＣスナバ回路から流れ、負のスナバ電流は
各ペアの他方のダイオードを通って各ＲＣスナバ回路網
から流れる。正と負のスナバ電流はそれぞれのツエーナ
ダイオードとキャパシタ回路に結合されて、ＤＣ制御電
力を発生している。
（つまり、各々のＳＣＲカソードが接続されている節
点）は、ソフトスタート回路１７とＳＣＲドライバ回路
１９のアース電位（またはアースレール）として定義さ
れている。正のスナバ電流は各ペアの一方のダイオード
を通って各ＲＣスナバ回路から流れ、負のスナバ電流は
各ペアの他方のダイオードを通って各ＲＣスナバ回路網
から流れる。正と負のスナバ電流はそれぞれのツエーナ
ダイオードとキャパシタ回路に結合されて、ＤＣ制御電
力を発生している。
【００７１】好ましくは、ツエーナダイオードは、電源
１５が (i)ＳＣＲドライバ回路１９用の公称１５Ｖ電源
を発生し、(ii)ソフトスタート回路１７へのＶｄｄ入力
となる正の公称５ＶＤＣ電源とソフトスタート回路１７
へのＶｓｓ入力となる負の公称５ＶＤＣ電源を発生する
ように選択されている。
１５が (i)ＳＣＲドライバ回路１９用の公称１５Ｖ電源
を発生し、(ii)ソフトスタート回路１７へのＶｄｄ入力
となる正の公称５ＶＤＣ電源とソフトスタート回路１７
へのＶｓｓ入力となる負の公称５ＶＤＣ電源を発生する
ように選択されている。
【００７２】ツエーナダイオード（それぞれの抵抗と併
用される）は、Ｖｄｄ入力とＶｓｓ入力に現れる電圧
が、ＡＣ電源２に発生する電圧過渡状態から保護される
ことも保証している。ＳＣＲスナバ回路１３を通して制
御電力を派生すると、ソフトスタート回路１７および／
または他の回路に電力を供給するための、追加のＡＣラ
イン派生電源が不要になるという利点がある。
用される）は、Ｖｄｄ入力とＶｓｓ入力に現れる電圧
が、ＡＣ電源２に発生する電圧過渡状態から保護される
ことも保証している。ＳＣＲスナバ回路１３を通して制
御電力を派生すると、ソフトスタート回路１７および／
または他の回路に電力を供給するための、追加のＡＣラ
イン派生電源が不要になるという利点がある。
【００７３】なお、ここで述べておきたいことは、ＤＣ
出力Ｖｏによって供給されるスイッチング電源上の補助
巻き線（例えば、他のシステム制御機能に電源を供給す
るために使用される巻き線）は、単独ではソフトスター
ト回路１７に制御電力を供給することを目的としていな
いことである。これは、このような電源はバス・キャパ
シタＣの充電が開始された後でなければ電圧を供給でき
ないためである。しかし、ソフトスタート回路１７に
は、バス・キャパシタＣの充電開始前に電力を供給しな
ければならない。
出力Ｖｏによって供給されるスイッチング電源上の補助
巻き線（例えば、他のシステム制御機能に電源を供給す
るために使用される巻き線）は、単独ではソフトスター
ト回路１７に制御電力を供給することを目的としていな
いことである。これは、このような電源はバス・キャパ
シタＣの充電が開始された後でなければ電圧を供給でき
ないためである。しかし、ソフトスタート回路１７に
は、バス・キャパシタＣの充電開始前に電力を供給しな
ければならない。
【００７４】この分野の当業者ならば本明細書の教示事
項から理解されるように、ＤＣスイッチング電源上の補
助巻き線を使用すると、スナバ派生電源を補うことが可
能である。これのようにすることが好ましいのは、ＡＣ
電源のインダクタンスが高い場合である。この場合に
は、ＳＣＢのｄｖ／ｄｔ保護のために必要になるスナバ
が最小限で済むことになる（制御電力に必要な総電力は
供給できない）。
項から理解されるように、ＤＣスイッチング電源上の補
助巻き線を使用すると、スナバ派生電源を補うことが可
能である。これのようにすることが好ましいのは、ＡＣ
電源のインダクタンスが高い場合である。この場合に
は、ＳＣＢのｄｖ／ｄｔ保護のために必要になるスナバ
が最小限で済むことになる（制御電力に必要な総電力は
供給できない）。
【００７５】ソフトスタート回路１７と周辺コンポーネ
ント 好ましくは、ソフトスタート回路１７はＡＳＩＣの形で
実現され、ＡＳＩＣに組み入れることが不都合である機
能は周辺ディスクリート・コンポーネントと回路にもた
せている。
ント 好ましくは、ソフトスタート回路１７はＡＳＩＣの形で
実現され、ＡＳＩＣに組み入れることが不都合である機
能は周辺ディスクリート・コンポーネントと回路にもた
せている。
【００７６】回路実装の詳細 図３〜図９を参照して説明すると、これらの一連の図に
は、ディスクリート・コンポーネントで実現されている
ソフトスタート回路１７が概略図で示されている。本分
野の当業者ならば理解されるように、図３〜図９に示す
回路に変形を加えると、ＡＳＩＣバージョンのソフトス
タート回路１７が得られることである。実際には、本発
明の範囲を逸脱しない限り、回路コンポーネントの配置
は種々態様に変更することができる。
は、ディスクリート・コンポーネントで実現されている
ソフトスタート回路１７が概略図で示されている。本分
野の当業者ならば理解されるように、図３〜図９に示す
回路に変形を加えると、ＡＳＩＣバージョンのソフトス
タート回路１７が得られることである。実際には、本発
明の範囲を逸脱しない限り、回路コンポーネントの配置
は種々態様に変更することができる。
【００７７】以下では説明を簡単にするために、本発明
のソフトスタート回路１７の動作を説明する際に図１
０、図１１、および図１２に示す簡略回路図を参照して
説明することにする。
のソフトスタート回路１７の動作を説明する際に図１
０、図１１、および図１２に示す簡略回路図を参照して
説明することにする。
【００７８】ライン電圧処理回路２０ 図１０に示すように、ソフトスタート回路１７はライン
電圧処理回路２０を含んでいる。このライン電圧処理回
路２０の機能は、ＡＣ電源２のライン間電圧のスケーリ
ング・レプリカ、つまり、ＵＶ’と名づけた（Ｕ−
Ｖ）、ＶＵ’と名づけた（Ｖ−Ｕ）、ＶＷ’と名づけた
（Ｖ−Ｗ）、ＷＶ’と名づけた（Ｗ−Ｖ）、ＷＵ’と名
づけた（Ｗ−Ｕ）、およびＵＷ’と名づけた（Ｕ−Ｗ）
を作ることである。
電圧処理回路２０を含んでいる。このライン電圧処理回
路２０の機能は、ＡＣ電源２のライン間電圧のスケーリ
ング・レプリカ、つまり、ＵＶ’と名づけた（Ｕ−
Ｖ）、ＶＵ’と名づけた（Ｖ−Ｕ）、ＶＷ’と名づけた
（Ｖ−Ｗ）、ＷＶ’と名づけた（Ｗ−Ｖ）、ＷＵ’と名
づけた（Ｗ−Ｕ）、およびＵＷ’と名づけた（Ｕ−Ｗ）
を作ることである。
【００７９】ライン間電圧は個別のＳＣＲ電圧と共に受
け取られ、それぞれの反転演算増幅器に入力される。反
転演算増幅器からの出力はそれぞれの差分演算増幅器に
結合される（差分演算増幅器からは、Ｕ−Ｖ差分、Ｖ−
Ｗ差分、およびＷ−Ｕ差分が得られる）。
け取られ、それぞれの反転演算増幅器に入力される。反
転演算増幅器からの出力はそれぞれの差分演算増幅器に
結合される（差分演算増幅器からは、Ｕ−Ｖ差分、Ｖ−
Ｗ差分、およびＷ−Ｕ差分が得られる）。
【００８０】差分演算増幅器の出力はそれぞれの反転演
算増幅器に結合される（反転演算増幅器からは、Ｖ−Ｕ
差分、Ｗ−Ｖ差分、およびＵ−Ｗ差分が得られる）。
算増幅器に結合される（反転演算増幅器からは、Ｖ−Ｕ
差分、Ｗ−Ｖ差分、およびＵ−Ｗ差分が得られる）。
【００８１】図１３はＵとＶのＳＣＲ電圧およびＵＶ’
とＶＵ’電圧をグラフで示す図であり、他の位相波形
（図示せず）は類似しているが、位相がオフセットして
いる。ＵＶ’とＶＵ’の負の半サイクルが正の半サイク
ルよりも振幅が大きくなっているのは、正の半サイクル
期間に負荷が発生するためである。この負荷は他の回路
のインピーダンスが原因で起こる。なお、回路のアース
電位はＳＣＲカソードの共通点になっている（図２）。
とＶＵ’電圧をグラフで示す図であり、他の位相波形
（図示せず）は類似しているが、位相がオフセットして
いる。ＵＶ’とＶＵ’の負の半サイクルが正の半サイク
ルよりも振幅が大きくなっているのは、正の半サイクル
期間に負荷が発生するためである。この負荷は他の回路
のインピーダンスが原因で起こる。なお、回路のアース
電位はＳＣＲカソードの共通点になっている（図２）。
【００８２】ソフトスタート回路が単相ＡＣ電源２で使
用されるときは、特定用途単相ライン（ライン２１）は
Ｖｓｓ端子（つまり、５ＶＤＣ）に接続されている。こ
れの効果については、「特定用途単相動作」の個所で説
明する。
用されるときは、特定用途単相ライン（ライン２１）は
Ｖｓｓ端子（つまり、５ＶＤＣ）に接続されている。こ
れの効果については、「特定用途単相動作」の個所で説
明する。
【００８３】ＶＰＫＬ−Ｌ蓄積回路 ソフトスタート回路１７は、ＡＣ電源２のピーク・ライ
ン間電圧を表す値を出力するＶＰＫＬ−Ｌ回路２２を含
んでいる。電圧Ｕ−Ｖ、Ｖ−ＷおよびＷ−Ｖは３つのダ
イオードによって整流される。ＡＣ電源２のスケーリン
グ・バージョンのピーク・ライン間電圧ＶＰＫＬ−Ｌは
蓄積キャパシタに蓄積される（直列抵抗はライン電圧ス
パイクをフィルタする）。
ン間電圧を表す値を出力するＶＰＫＬ−Ｌ回路２２を含
んでいる。電圧Ｕ−Ｖ、Ｖ−ＷおよびＷ−Ｖは３つのダ
イオードによって整流される。ＡＣ電源２のスケーリン
グ・バージョンのピーク・ライン間電圧ＶＰＫＬ−Ｌは
蓄積キャパシタに蓄積される（直列抵抗はライン電圧ス
パイクをフィルタする）。
【００８４】ライン検出回路 ソフトスタート回路１７はピーク・ライン間電圧ＶＰＫ
Ｌ−Ｌを抵抗ディバイダ回路網への入力として受け取る
ライン検出回路２４も含んでいる。ライン検出コンパレ
ータはその正入力端子からライン基準電圧ＬＩＮＥ Ｒ
ＥＦを、スケーリング・バージョンのピーク・ライン間
電圧ＶＰＫＬ−Ｌをその負端子から受け取る。
Ｌ−Ｌを抵抗ディバイダ回路網への入力として受け取る
ライン検出回路２４も含んでいる。ライン検出コンパレ
ータはその正入力端子からライン基準電圧ＬＩＮＥ Ｒ
ＥＦを、スケーリング・バージョンのピーク・ライン間
電圧ＶＰＫＬ−Ｌをその負端子から受け取る。
【００８５】ライン検出コンパレータのＬＩＮＥ ＯＵ
ＴＰＵＴは、ＶＰＫＬ−ＬがＬＩＮＥ ＲＥＦ値より大
になるとロー（低）になる。従って、例えば、光カプラ
をＬＩＮＥ ＯＵＴＰＵＴ端子に接続すると、ライン電
圧が所定電圧以上か、以下かを示す絶縁ライン・フィー
ドバック信号を得ることができる。このレベルは異常に
高いか、低いライン電圧の通知が得られるようにセット
することができる。
ＴＰＵＴは、ＶＰＫＬ−ＬがＬＩＮＥ ＲＥＦ値より大
になるとロー（低）になる。従って、例えば、光カプラ
をＬＩＮＥ ＯＵＴＰＵＴ端子に接続すると、ライン電
圧が所定電圧以上か、以下かを示す絶縁ライン・フィー
ドバック信号を得ることができる。このレベルは異常に
高いか、低いライン電圧の通知が得られるようにセット
することができる。
【００８６】タイミング波／ウォッチドッグ回路 ソフトスタート回路１７はタイミング波／ウォッチドッ
グ回路２６（図１１）も含んでおり、この回路はＵタイ
ミング波／ウォッチドッグ回路２６ａ、Ｖタイミング波
／ウォッチドッグ回路２６ｂ、およびＷタイミング波／
ウォッチドッグ回路２６ｃから構成されている。
グ回路２６（図１１）も含んでおり、この回路はＵタイ
ミング波／ウォッチドッグ回路２６ａ、Ｖタイミング波
／ウォッチドッグ回路２６ｂ、およびＷタイミング波／
ウォッチドッグ回路２６ｃから構成されている。
【００８７】タイミング波／ウォッチドッグ回路２６
ａ、２６ｂ、および２６ｃの機能はタイミング波を生成
し、ウォッチドッグ（監視）機能を提供することであ
る。好ましくは、３つの位相のこぎり歯タイミング波の
セットが得られ、これらの波はＡＣ電源２のライン間電
圧と一定の位相関係をもっている。例えば、好ましく
は、のこぎり歯タイミング波は、これらのタイミング波
とタイミング波基準電圧との交点がＳＣＲにとって望ま
しい導通（点弧）瞬時を定義するようにラインと同期が
とられ、平衡化される。
ａ、２６ｂ、および２６ｃの機能はタイミング波を生成
し、ウォッチドッグ（監視）機能を提供することであ
る。好ましくは、３つの位相のこぎり歯タイミング波の
セットが得られ、これらの波はＡＣ電源２のライン間電
圧と一定の位相関係をもっている。例えば、好ましく
は、のこぎり歯タイミング波は、これらのタイミング波
とタイミング波基準電圧との交点がＳＣＲにとって望ま
しい導通（点弧）瞬時を定義するようにラインと同期が
とられ、平衡化される。
【００８８】ＡＣ電源２の２つのライン電圧すべてが一
時的に損失する（またはいずれか１つのライン電圧が損
失する）といったように、整流器回路の動作に異常が起
こったときは、タイミング波／ウォッチドッグ回路２６
ａ、２６ｂ、および２６ｃはのこぎりタイミング波の制
御を続けて、ＳＣＲ導通（点弧）パルスのタイミングに
誤差が生じるのを防止する。これにより、バス・キャパ
シタＣにおけるＤＣ出力電圧Ｖｏの大きなジャンプと過
剰充電電流が防止される。
時的に損失する（またはいずれか１つのライン電圧が損
失する）といったように、整流器回路の動作に異常が起
こったときは、タイミング波／ウォッチドッグ回路２６
ａ、２６ｂ、および２６ｃはのこぎりタイミング波の制
御を続けて、ＳＣＲ導通（点弧）パルスのタイミングに
誤差が生じるのを防止する。これにより、バス・キャパ
シタＣにおけるＤＣ出力電圧Ｖｏの大きなジャンプと過
剰充電電流が防止される。
【００８９】タイミング波の機能 Ｕ、Ｖ、およびＷタイミング波／ウォッチドッグ回路２
６ａ、２６ｂ、および２６ｃは、好ましくは、ほぼ同じ
構造になっている。説明を簡単にするために、以下で
は、Ｕタイミング波／ウォッチドッグ回路２６ａだけに
ついて説明することにする。
６ａ、２６ｂ、および２６ｃは、好ましくは、ほぼ同じ
構造になっている。説明を簡単にするために、以下で
は、Ｕタイミング波／ウォッチドッグ回路２６ａだけに
ついて説明することにする。
【００９０】ＵＶ’波形とＵＷ’波形は整流され（ペア
のダイオードで）、反転演算増幅器Ｂ１に入力される。
これはダイオードの「ＯＲをとる」とも呼ばれている。
従って、ＵＶ’がＵＷ’よりも正向きであるときは、増
幅器Ｂ１にはＵＶ’が入力として入力される。同様に、
ＵＷ’がＵＶ’よりも正向きであるときは、増幅器Ｂ１
にはＵＷ’が入力として入力される。ＵＶ’とＵＷ’が
共に負であるときは、増幅器Ｂ１にはほぼゼロが入力さ
れる。
のダイオードで）、反転演算増幅器Ｂ１に入力される。
これはダイオードの「ＯＲをとる」とも呼ばれている。
従って、ＵＶ’がＵＷ’よりも正向きであるときは、増
幅器Ｂ１にはＵＶ’が入力として入力される。同様に、
ＵＷ’がＵＶ’よりも正向きであるときは、増幅器Ｂ１
にはＵＷ’が入力として入力される。ＵＶ’とＵＷ’が
共に負であるときは、増幅器Ｂ１にはほぼゼロが入力さ
れる。
【００９１】相対的に小さな負のＤＣバイアス（ＵＶ’
とＵＷ’に比べて小さい）はＶＰＫＬ−Ｌから派生さ
れ、好ましくは、ＶＰＫＬ−Ｌに比例している（図１０
と図１１のライン９０を参照）。このＤＣバイアスも増
幅器Ｂ１に入力される。従って、反転演算増幅器Ｂ１の
出力はＤＣバイアスと整流ＵＶ’とＵＷ’波形の差分に
ほぼ等しくなっている。
とＵＷ’に比べて小さい）はＶＰＫＬ−Ｌから派生さ
れ、好ましくは、ＶＰＫＬ−Ｌに比例している（図１０
と図１１のライン９０を参照）。このＤＣバイアスも増
幅器Ｂ１に入力される。従って、反転演算増幅器Ｂ１の
出力はＤＣバイアスと整流ＵＶ’とＵＷ’波形の差分に
ほぼ等しくなっている。
【００９２】三相動作の場合は、増幅器Ｂ１の出力は
「アクティブ」期間の間は負に、残余の「ドウェル(dwe
ll) 」（約１２０電気角度）期間の間は正になってい
る。
「アクティブ」期間の間は負に、残余の「ドウェル(dwe
ll) 」（約１２０電気角度）期間の間は正になってい
る。
【００９３】図１４はＵＶ’、ＵＷ’波形、Ｂ１増幅器
の入力、およびＢ１増幅器の出力をグラフで示したもの
である。
の入力、およびＢ１増幅器の出力をグラフで示したもの
である。
【００９４】好ましくは、Ｄ９と直列のフィードバック
（帰還）抵抗Ｒ９２の値はＤ１２と直列の逆並列抵抗Ｒ
２４の値をほぼ４倍したものである。従って、増幅器Ｂ
１のゲイン（利得）は、好ましくは、負の出力の場合よ
りも正の出力の場合における方が約４倍だけ高くなって
いる。ドウェル期間における増幅器Ｂ１の正の出力電圧
はアクティブ期間における負の出力電圧に比べてブース
トされる。
（帰還）抵抗Ｒ９２の値はＤ１２と直列の逆並列抵抗Ｒ
２４の値をほぼ４倍したものである。従って、増幅器Ｂ
１のゲイン（利得）は、好ましくは、負の出力の場合よ
りも正の出力の場合における方が約４倍だけ高くなって
いる。ドウェル期間における増幅器Ｂ１の正の出力電圧
はアクティブ期間における負の出力電圧に比べてブース
トされる。
【００９５】反転演算増幅器Ｂ１の出力は積分演算増幅
器Ｃ１に入力される。増幅器Ｂ１の出力に現れた信号の
負部分の期間、増幅器Ｂ１の出力電圧をＲ３６で除した
ものに等しい負の電流はＲ３６と積分キャパシタＣ１３
を流れる。この結果、Ｃ１３は正方向に充電される。
器Ｃ１に入力される。増幅器Ｂ１の出力に現れた信号の
負部分の期間、増幅器Ｂ１の出力電圧をＲ３６で除した
ものに等しい負の電流はＲ３６と積分キャパシタＣ１３
を流れる。この結果、Ｃ１３は正方向に充電される。
【００９６】増幅器Ｂ１に現れた信号の正部分の期間、
Ｄ１５は順方向にバイアスされ、正の電流（Ｒ３３とＲ
３６の並列結合の逆に比例する）はＣ１３を流れる。こ
の結果、積分キャパシタＣ１３は放電する（またはリセ
ットされる）。Ｒ３３は、好ましくは、Ｒ３６よりもは
るかに小さいので、Ｃ１３の放電率は充電率よりもはる
かに高速であるため、Ｃ１３は約１ｍｓ以内に完全放電
される。
Ｄ１５は順方向にバイアスされ、正の電流（Ｒ３３とＲ
３６の並列結合の逆に比例する）はＣ１３を流れる。こ
の結果、積分キャパシタＣ１３は放電する（またはリセ
ットされる）。Ｒ３３は、好ましくは、Ｒ３６よりもは
るかに小さいので、Ｃ１３の放電率は充電率よりもはる
かに高速であるため、Ｃ１３は約１ｍｓ以内に完全放電
される。
【００９７】積分増幅器Ｃ１の出力はクランピング・ダ
イオードＤ１８によって約 −0.6 Vにクランプされる。
イオードＤ１８によって約 −0.6 Vにクランプされる。
【００９８】積分増幅器Ｃ１の出力は擬似こぎり波であ
り、これはＵＶ’波形が正向きの方向にゼロに交差した
直後に正向きになり、ＵＷ’電圧が負向きの方向にゼロ
に交差する直前にリセットすることを開始する。（ＡＣ
入力ライン２が負位相に回転したときは、ＵＶ’とＵ
Ｗ’波形の相対的タイミングは逆転される。）図１４は
ＵＶ’、ＵＷ’波形に対する増幅器Ｃ１の出力波形、Ｂ
１増幅器の入力、およびＢ１増幅器の出力を示したもの
である。
り、これはＵＶ’波形が正向きの方向にゼロに交差した
直後に正向きになり、ＵＷ’電圧が負向きの方向にゼロ
に交差する直前にリセットすることを開始する。（ＡＣ
入力ライン２が負位相に回転したときは、ＵＶ’とＵ
Ｗ’波形の相対的タイミングは逆転される。）図１４は
ＵＶ’、ＵＷ’波形に対する増幅器Ｃ１の出力波形、Ｂ
１増幅器の入力、およびＢ１増幅器の出力を示したもの
である。
【００９９】上述した説明は、三相ＡＣ電源２の他の位
相、つまり、ＶとＷの位相シーケンスの場合にも適用さ
れる。
相、つまり、ＶとＷの位相シーケンスの場合にも適用さ
れる。
【０１００】以下で詳しく説明するように、ＳＣＲを導
通（点弧）するために必要な位相制御の範囲は各位相シ
ーケンスごとに、タイミング波の最後の１８０電気角度
である。
通（点弧）するために必要な位相制御の範囲は各位相シ
ーケンスごとに、タイミング波の最後の１８０電気角度
である。
【０１０１】ウォッチドッグの機能 Ｕ、Ｖ、およびＷタイミング波／ウォッチドッグ回路２
６ａ、２６ｂ、および２６ｃの各々は、好ましくは、そ
れぞれの積分増幅器回路（増幅器Ｃ１を含んでいる回路
など）が上述したように正常にリセットされないとき、
それぞれの積分増幅器をリセットするウォッチドッグ回
路を含んでいる。これが特に重要であるのは、ＡＣ電源
２のライン間電圧波形に異状があるため、通常の時刻に
リセットできないときである。
６ａ、２６ｂ、および２６ｃの各々は、好ましくは、そ
れぞれの積分増幅器回路（増幅器Ｃ１を含んでいる回路
など）が上述したように正常にリセットされないとき、
それぞれの積分増幅器をリセットするウォッチドッグ回
路を含んでいる。これが特に重要であるのは、ＡＣ電源
２のライン間電圧波形に異状があるため、通常の時刻に
リセットできないときである。
【０１０２】Ｕタイミング波／ウォッチドッグ回路２６
ａを参照して説明すると、反転増幅器Ｂ１の出力はウォ
ッチドッグ入力コンパレータＤ１の負入力端子に印加さ
れる。ＶＰＫＬ−Ｌから派生された小さなＤＣバイアス
電圧はコンパレータＤ１の正入力端子に印加される。増
幅器Ｂ１の出力が負向きになると（積分増幅器Ｃ１の出
力が正方向にランプアップされたとき）、コンパレータ
Ｄ１の出力はハイ（高）になり、キャパシタＣ５は正方
向に充電する。キャパシタＣ５の充電率はＰＵＬＬ−Ｕ
Ｐ ＲＥＦ端子に現れた電圧と抵抗Ｒ１０７によって決
まる。
ａを参照して説明すると、反転増幅器Ｂ１の出力はウォ
ッチドッグ入力コンパレータＤ１の負入力端子に印加さ
れる。ＶＰＫＬ−Ｌから派生された小さなＤＣバイアス
電圧はコンパレータＤ１の正入力端子に印加される。増
幅器Ｂ１の出力が負向きになると（積分増幅器Ｃ１の出
力が正方向にランプアップされたとき）、コンパレータ
Ｄ１の出力はハイ（高）になり、キャパシタＣ５は正方
向に充電する。キャパシタＣ５の充電率はＰＵＬＬ−Ｕ
Ｐ ＲＥＦ端子に現れた電圧と抵抗Ｒ１０７によって決
まる。
【０１０３】通常の動作条件にあるとき、増幅器Ｂ１の
出力が正向きになると（積分増幅器Ｃ１のリセットが開
始される）、入力コンパレータＤ１の出力はロー（低）
になり、Ｃ５はＲ６６を通して放電を開始する。抵抗Ｒ
６６は、好ましくは、Ｒ１０７よりも値がはるかに小さ
いため、Ｃ５の両端電圧（ウォッチドッグ・ランプ電
圧、つまり、ウォッチドッグ・ランプ）の放電率は充電
率よりもはるかに高速になっている。
出力が正向きになると（積分増幅器Ｃ１のリセットが開
始される）、入力コンパレータＤ１の出力はロー（低）
になり、Ｃ５はＲ６６を通して放電を開始する。抵抗Ｒ
６６は、好ましくは、Ｒ１０７よりも値がはるかに小さ
いため、Ｃ５の両端電圧（ウォッチドッグ・ランプ電
圧、つまり、ウォッチドッグ・ランプ）の放電率は充電
率よりもはるかに高速になっている。
【０１０４】キャパシタＣ５の両端電圧がしきい電圧
（ウォッチドッグ・スイッチングしきい電圧）に達しな
かっときは、(i) 出力コンパレータＥ１の出力はハイ
（高）のままで、(ii)出力力インバータＦ１の出力はロ
ー（低）のままで、(iii) 積分器Ｃ１には抵抗Ｒ９３か
らどの入力も入力されない。ウォッチドッグ・スイッチ
ングしきい電圧は出力コンパレータＥ１の正入力端子に
入力される。
（ウォッチドッグ・スイッチングしきい電圧）に達しな
かっときは、(i) 出力コンパレータＥ１の出力はハイ
（高）のままで、(ii)出力力インバータＦ１の出力はロ
ー（低）のままで、(iii) 積分器Ｃ１には抵抗Ｒ９３か
らどの入力も入力されない。ウォッチドッグ・スイッチ
ングしきい電圧は出力コンパレータＥ１の正入力端子に
入力される。
【０１０５】好ましくは、出力インバータＦ１は積分器
Ｃ１の出力がランプするときその出力に変更作用を及ぼ
さないようになっている。
Ｃ１の出力がランプするときその出力に変更作用を及ぼ
さないようになっている。
【０１０６】図１５は増幅器Ｂ１とＣ１の出力波形、Ｃ
５の両端電圧（ウォッチドッグ・ランプ）およびウォッ
チドッグ・スイッチングしきい電圧を示す図である。
５の両端電圧（ウォッチドッグ・ランプ）およびウォッ
チドッグ・スイッチングしきい電圧を示す図である。
【０１０７】従って、積分器Ｃ１が正常にリセットしな
いと（例えば、増幅器Ｂ１の出力が通常リセット時刻ま
でに正向きにならなかったために）、(i) 出力コンパレ
ータＥ１の出力は通常リセット時刻の直後にロー（低）
になり、(ii)出力インバータＦ１の出力はハイ（高）に
なり、積分器Ｃ１をリセットするために電流が抵抗Ｒ９
３から供給される。積分増幅器回路Ｃ１の出力は、キャ
パシタＣ５が入力コンパレータＤ１の正入力端子へ入力
されるＤＣバイアス電圧以下に放電できる十分な時間の
間に増幅器Ｂ１の出力が正向きになるまで、リセットさ
れたままになっている。
いと（例えば、増幅器Ｂ１の出力が通常リセット時刻ま
でに正向きにならなかったために）、(i) 出力コンパレ
ータＥ１の出力は通常リセット時刻の直後にロー（低）
になり、(ii)出力インバータＦ１の出力はハイ（高）に
なり、積分器Ｃ１をリセットするために電流が抵抗Ｒ９
３から供給される。積分増幅器回路Ｃ１の出力は、キャ
パシタＣ５が入力コンパレータＤ１の正入力端子へ入力
されるＤＣバイアス電圧以下に放電できる十分な時間の
間に増幅器Ｂ１の出力が正向きになるまで、リセットさ
れたままになっている。
【０１０８】重要なことは、積分増幅器Ｃ１がリセット
するまでウォッチドッグ・ランプがリセットしないこと
である。このためには、増幅器Ｂ１と、増幅器Ｂ１に入
力されるＤＣバイアスとの関係を制御する必要がある。
この分野の当業者ならば明らかであるように、この関係
を制御しないと、なんらかのライン損失条件が起こった
とき、ウォッチドッグ回路がリセットする間に積分増幅
器Ｃ１の出力がフロートする可能性がある。
するまでウォッチドッグ・ランプがリセットしないこと
である。このためには、増幅器Ｂ１と、増幅器Ｂ１に入
力されるＤＣバイアスとの関係を制御する必要がある。
この分野の当業者ならば明らかであるように、この関係
を制御しないと、なんらかのライン損失条件が起こった
とき、ウォッチドッグ回路がリセットする間に積分増幅
器Ｃ１の出力がフロートする可能性がある。
【０１０９】以下では、ウォッチドッグ（監視）機能が
呼び出されるような異常動作条件について説明する。
呼び出されるような異常動作条件について説明する。
【０１１０】一時的損失ライン ＡＣ電源２の３つのライン電圧すべてが損失したとき、
整流器ブリッジ１１内のＳＣＲの入力端子に現れた電圧
は即時にはゼロに低下しない。実際には、残留ライン間
電圧が残っており、これはＤＣバス・キャパシタＣの蓄
積電圧に左右される。これらの残留電圧はライン電圧が
損失したとき、インピーダンスが整流器ブリッジ１１の
端子間に接続されたままになっているかどうかにも左右
される。これらのインピーダンスは整流器１１がその一
部になっている機器（ライン間スナバ・キャパシタな
ど）の内部に存在する場合もあれば、同じシステムに接
続されている他の外部負荷（平衡型または不平衡型）で
ある場合もある。
整流器ブリッジ１１内のＳＣＲの入力端子に現れた電圧
は即時にはゼロに低下しない。実際には、残留ライン間
電圧が残っており、これはＤＣバス・キャパシタＣの蓄
積電圧に左右される。これらの残留電圧はライン電圧が
損失したとき、インピーダンスが整流器ブリッジ１１の
端子間に接続されたままになっているかどうかにも左右
される。これらのインピーダンスは整流器１１がその一
部になっている機器（ライン間スナバ・キャパシタな
ど）の内部に存在する場合もあれば、同じシステムに接
続されている他の外部負荷（平衡型または不平衡型）で
ある場合もある。
【０１１１】このような場合には、出力インバータＦ１
は積分器Ｃ１をリセットし、その出力が正の飽和するの
を防止する。図１６は出力コンパレータＥ１の出力、ウ
ォッチドッグしきい電圧、およびウォッチドッグ・ラン
プ（Ｃ５電圧）をグラフで示したものである。コンパレ
ータＥ１の出力がロー（低）になると、出力インバータ
Ｆ１は積分器Ｃ１をリセットする（図１７）。
は積分器Ｃ１をリセットし、その出力が正の飽和するの
を防止する。図１６は出力コンパレータＥ１の出力、ウ
ォッチドッグしきい電圧、およびウォッチドッグ・ラン
プ（Ｃ５電圧）をグラフで示したものである。コンパレ
ータＥ１の出力がロー（低）になると、出力インバータ
Ｆ１は積分器Ｃ１をリセットする（図１７）。
【０１１２】一般的に、ＡＣ電源２の残留ライン間電圧
は減衰する波形をもち、積分増幅器の少なくとも１つ
（Ｃ１など）に負の入力を与えている。これは、積分器
Ｃ１の出力を正の飽和にランプさせる傾向がある。ウォ
ッチドッグ回路がその出力（タイミング波）の通常スタ
ートの１サイクル以内に積分器Ｃ１をリセットしないと
きは、ＳＣＲ導通（点弧）パルスのタイミングに大きな
誤差が生じ、出力電圧Ｖｏに大きなジャンプが起こるこ
とになる。これが特に問題となるのは、ライン電圧が１
サイクル以内に再び現れ、出力電圧Ｖｏが相対的に低レ
ベルに調整されたときである。
は減衰する波形をもち、積分増幅器の少なくとも１つ
（Ｃ１など）に負の入力を与えている。これは、積分器
Ｃ１の出力を正の飽和にランプさせる傾向がある。ウォ
ッチドッグ回路がその出力（タイミング波）の通常スタ
ートの１サイクル以内に積分器Ｃ１をリセットしないと
きは、ＳＣＲ導通（点弧）パルスのタイミングに大きな
誤差が生じ、出力電圧Ｖｏに大きなジャンプが起こるこ
とになる。これが特に問題となるのは、ライン電圧が１
サイクル以内に再び現れ、出力電圧Ｖｏが相対的に低レ
ベルに調整されたときである。
【０１１３】通常の動作期間にあるライン電圧が損失し
たときは、その入力位相に関連する積分器の出力（例え
ば、Ｃ１の出力）は飽和方向に駆動される。関連のウォ
ッチドッグ（監視）回路はこれが起こるのを防止する。
たときは、その入力位相に関連する積分器の出力（例え
ば、Ｃ１の出力）は飽和方向に駆動される。関連のウォ
ッチドッグ（監視）回路はこれが起こるのを防止する。
【０１１４】ＶＰＫ蓄積回路 図１１を参照して説明すると、ソフトスタート回路１７
はＶＰＫ蓄積回路２８を含んでいる。このＶＰＫ蓄積回
路はタイミング波のピーク値にほぼ等しいピーク値をも
つ電圧ＶＰＫを出力する。
はＶＰＫ蓄積回路２８を含んでいる。このＶＰＫ蓄積回
路はタイミング波のピーク値にほぼ等しいピーク値をも
つ電圧ＶＰＫを出力する。
【０１１５】放電抵抗Ｒ２２３とＲ６５（Ｍ１６は三相
動作ではオンにバイアスされる）は、通常ＭＯＳＦＥＴ
Ｍ２０（図１２）を経由してアースに接続されてい
る。キャパシタＣ６をもつこれらの抵抗の時定数は、Ｖ
ＰＫがサイクル間の値をほぼ平滑に保ちながら、入力サ
イクルにわたるタイミング波の振幅の変化を追跡するよ
うに選択される。
動作ではオンにバイアスされる）は、通常ＭＯＳＦＥＴ
Ｍ２０（図１２）を経由してアースに接続されてい
る。キャパシタＣ６をもつこれらの抵抗の時定数は、Ｖ
ＰＫがサイクル間の値をほぼ平滑に保ちながら、入力サ
イクルにわたるタイミング波の振幅の変化を追跡するよ
うに選択される。
【０１１６】バッファ増幅器Ｇ１の正入力端子に現れた
電圧は、充電抵抗Ｒ２２４をもつ放電抵抗Ｒ２２３、Ｒ
６５の電圧ディバイダ効果によって、ＶＰＫ以下になっ
ている。バッファ増幅器Ｇ１のゲインは、好ましくは、
増幅器Ｇ１の出力電圧がＶＰＫにほぼ等しくなるように
セットされている。
電圧は、充電抵抗Ｒ２２４をもつ放電抵抗Ｒ２２３、Ｒ
６５の電圧ディバイダ効果によって、ＶＰＫ以下になっ
ている。バッファ増幅器Ｇ１のゲインは、好ましくは、
増幅器Ｇ１の出力電圧がＶＰＫにほぼ等しくなるように
セットされている。
【０１１７】充電抵抗Ｒ２２４の目的は、積分器（例え
ば、Ｃ１）からの異常に高い過渡ピーク出力をフィルタ
リングで保護することである。これが行われるのは、入
力ライン電圧の過渡的損失期間、積分増幅器のある通常
リセット時間から次の通常リセット時間までのインター
バル期間、およびそれぞれのウォッチドッグ回路が積分
器をリセットしたときである。
ば、Ｃ１）からの異常に高い過渡ピーク出力をフィルタ
リングで保護することである。これが行われるのは、入
力ライン電圧の過渡的損失期間、積分増幅器のある通常
リセット時間から次の通常リセット時間までのインター
バル期間、およびそれぞれのウォッチドッグ回路が積分
器をリセットしたときである。
【０１１８】ランプジェネレータ 図１２を参照して説明すると、ソフトスタート回路１７
はランプジェネレータ(ramp generator)回路３０を含ん
でいる。ランプジェネレータ３０の機能は、初期パワー
アップ期間にキャパシタＣ８両端に増加電圧ＶＲＡＭＰ
を発生することである。ＶＲＡＭＰは、整流器回路１１
内のＳＣＲの導通（点弧）パルスの位相進みレートを示
すことによって整流出力電圧Ｖｏのランプアップ・レー
トをセットする。
はランプジェネレータ(ramp generator)回路３０を含ん
でいる。ランプジェネレータ３０の機能は、初期パワー
アップ期間にキャパシタＣ８両端に増加電圧ＶＲＡＭＰ
を発生することである。ＶＲＡＭＰは、整流器回路１１
内のＳＣＲの導通（点弧）パルスの位相進みレートを示
すことによって整流出力電圧Ｖｏのランプアップ・レー
トをセットする。
【０１１９】ＶＲＡＭＰは、閉ループ・ランプクランプ
(closed loop ramp clamp)回路３２がイネーブルされて
いないときだけ上昇することができる。回路３２がイネ
ーブルされていないとすると、電流はＶＰＫ（つまり、
図１１のバッファ増幅器Ｇ１の出力）から抵抗Ｒ３０に
流れ、Ｃ８を充電する。
(closed loop ramp clamp)回路３２がイネーブルされて
いないときだけ上昇することができる。回路３２がイネ
ーブルされていないとすると、電流はＶＰＫ（つまり、
図１１のバッファ増幅器Ｇ１の出力）から抵抗Ｒ３０に
流れ、Ｃ８を充電する。
【０１２０】Ｃ８は、C8×R30の時定数でＶＰＫに向か
って指数的に充電する傾向がある。整流器ブリッジ１１
の出力電圧ＶｏはＶＲＡＭＰの関数として上昇するの
で、ＶＲＡＭＰが指数的に上昇すると、Ｖｏは非線形的
に上昇するので、全出力電圧Ｖｏまでの総上昇時間は必
要以上に遅くなっている。
って指数的に充電する傾向がある。整流器ブリッジ１１
の出力電圧ＶｏはＶＲＡＭＰの関数として上昇するの
で、ＶＲＡＭＰが指数的に上昇すると、Ｖｏは非線形的
に上昇するので、全出力電圧Ｖｏまでの総上昇時間は必
要以上に遅くなっている。
【０１２１】ＶＲＡＭＰが放物線状に上昇すると、整流
器ブリッジ１１の出力電圧Ｖｏはほぼ線形的に上昇す
る。この結果、出力電圧Ｖｏは可能な限りの最短時間に
（つまり、バス・キャパシタＣの充電電流を制限するの
と一致して）全値までランプアップされることになる。
器ブリッジ１１の出力電圧Ｖｏはほぼ線形的に上昇す
る。この結果、出力電圧Ｖｏは可能な限りの最短時間に
（つまり、バス・キャパシタＣの充電電流を制限するの
と一致して）全値までランプアップされることになる。
【０１２２】ランプシェーピング回路 ランプジェネレータ回路３０は演算増幅器とバイアス抵
抗Ｒ１３９、Ｒ１４０およびＲ１４９からなるランプシ
ェーピング(ramp shaping)回路を含んでいる。このラン
プシェーピング回路は放物線形状をもつＶＲＡＭＰを出
力する。
抗Ｒ１３９、Ｒ１４０およびＲ１４９からなるランプシ
ェーピング(ramp shaping)回路を含んでいる。このラン
プシェーピング回路は放物線形状をもつＶＲＡＭＰを出
力する。
【０１２３】Ｃ８の両端電圧は演算増幅器の正入力端子
に印加され、この増幅器の出力に現れた電圧はＲ１３９
とＲ１４９との比率だけＶＲＡＭＰ以上にブーストされ
る。このブースト電圧はＲ１４０を通ってＣ８に戻るよ
うに接続され、Ｃ８の追加充電電流が得られる。このＣ
８の追加充電電流はＶＲＡＭＰが増加すると増加し、Ｖ
ＲＡＭＰの放物線的上昇が得られる。
に印加され、この増幅器の出力に現れた電圧はＲ１３９
とＲ１４９との比率だけＶＲＡＭＰ以上にブーストされ
る。このブースト電圧はＲ１４０を通ってＣ８に戻るよ
うに接続され、Ｃ８の追加充電電流が得られる。このＣ
８の追加充電電流はＶＲＡＭＰが増加すると増加し、Ｖ
ＲＡＭＰの放物線的上昇が得られる。
【０１２４】図１８は、出力電圧Ｖｏのほぼ線形的上昇
が得られるＶＲＡＭＰの放物線的上昇をグラフで示した
ものである。
が得られるＶＲＡＭＰの放物線的上昇をグラフで示した
ものである。
【０１２５】閉ループ・ランプクランプ回路 ランプクランプ・イネーブルＭＯＳＦＥＴ Ｍ８がオフ
のときは、ランプクランプＭＯＳＦＥＴ Ｍ１０は誤差
増幅器を通して導通状態に駆動される。誤差増幅器はＲ
７７を経由するバス・キャパシタＣのフィードバック電
圧−ＶｏＦＢをＲ７０を経由するＶＲＡＭＰと比較す
る。これらの２電圧間の増幅された誤差はランプクラン
プＭＯＳＦＥＴ Ｍ１０をオンに駆動し、Ｃ８からの充
電電流の進路を変え、ＶＲＡＭＰが R70/R77 x |VoFB|
にほぼ等しくなるようにする。
のときは、ランプクランプＭＯＳＦＥＴ Ｍ１０は誤差
増幅器を通して導通状態に駆動される。誤差増幅器はＲ
７７を経由するバス・キャパシタＣのフィードバック電
圧−ＶｏＦＢをＲ７０を経由するＶＲＡＭＰと比較す
る。これらの２電圧間の増幅された誤差はランプクラン
プＭＯＳＦＥＴ Ｍ１０をオンに駆動し、Ｃ８からの充
電電流の進路を変え、ＶＲＡＭＰが R70/R77 x |VoFB|
にほぼ等しくなるようにする。
【０１２６】パワーアップ時、初期電圧不足ロックアウ
ト期間に、ランプクランプ回路３２はイネーブルされ
る。従って、|VoFB|がゼロであるとき（例えば、ＡＣ電
源２のスイッチオン時に）、ＶＲＡＭＰはゼロになる。
|VoFB|がパワーアップ時に（例えば、短時間のライン停
電に続いて）初期値をもっていれば、ＶＲＡＭＰは、ラ
ンプクランプ回路３２がディスエーブルされるまで R70
/R77 x VoFB の値に調整される。
ト期間に、ランプクランプ回路３２はイネーブルされ
る。従って、|VoFB|がゼロであるとき（例えば、ＡＣ電
源２のスイッチオン時に）、ＶＲＡＭＰはゼロになる。
|VoFB|がパワーアップ時に（例えば、短時間のライン停
電に続いて）初期値をもっていれば、ＶＲＡＭＰは、ラ
ンプクランプ回路３２がディスエーブルされるまで R70
/R77 x VoFB の値に調整される。
【０１２７】ＶＲＡＭＰを R70/R77 × |VoFB| にほぼ
等しくなるように調整する目的はランプクランプの開始
前にＶＲＡＭＰの初期値を与えることである。これによ
り、ＶＲＡＭＰが出力電圧Ｖｏの既存レベル（ただし、
存在する場合）までに到達する間の時間遅延が防止され
る。
等しくなるように調整する目的はランプクランプの開始
前にＶＲＡＭＰの初期値を与えることである。これによ
り、ＶＲＡＭＰが出力電圧Ｖｏの既存レベル（ただし、
存在する場合）までに到達する間の時間遅延が防止され
る。
【０１２８】ランプクランプ回路３２は、過渡的ライン
電圧障害（停電）が起こって、ＤＣ出力電圧Ｖｏが大幅
に低下したときにもイネーブルされる。過渡的ライン電
圧障害期間にＶＲＡＭＰを |VoFB| に比例させることに
より、ライン電圧の回復時のＶＲＡＭＰの振幅は、ＤＣ
バス・キャパシタＣの両端電圧のランプアップが過度の
遅延なしで行われるようにプリセットされる。これは、
再充電電流がバス・キャパシタＣに初期サージすること
なく行われる。このサージは、ＶＲＡＭＰの振幅が大き
過ぎると、よく起こるものである。
電圧障害（停電）が起こって、ＤＣ出力電圧Ｖｏが大幅
に低下したときにもイネーブルされる。過渡的ライン電
圧障害期間にＶＲＡＭＰを |VoFB| に比例させることに
より、ライン電圧の回復時のＶＲＡＭＰの振幅は、ＤＣ
バス・キャパシタＣの両端電圧のランプアップが過度の
遅延なしで行われるようにプリセットされる。これは、
再充電電流がバス・キャパシタＣに初期サージすること
なく行われる。このサージは、ＶＲＡＭＰの振幅が大き
過ぎると、よく起こるものである。
【０１２９】R70/R77 の比率は、好ましくは、ソフトス
タート回路１７がＡＳＩＣで実現されているときは外部
抵抗によってセットされる。
タート回路１７がＡＳＩＣで実現されているときは外部
抵抗によってセットされる。
【０１３０】この比率はＶＲＡＭＰと出力電圧Ｖｏの関
数である。ＶＲＡＭＰとＶｏの間の関係はＤＣバス・キ
ャパシタＣにフィルタ・インダクタＬが使用されていな
いときは非線形的になっている。実際には、放物線のＶ
ＲＡＭＰは出力電圧Ｖｏをほぼ線形的に増加させる。Ｖ
ｏはＶＲＡＭＰがゼロから増加していくと、最初は急激
に増加するが、Ｖｏが上昇するレートはＶｏの値が大き
くなると共に減少していく。R70/R77 の比率は、好まし
くは、最大出力電圧がほぼ５０％であるとき、正しい出
力電圧Ｖｏを供給する値にＶＲＡＭＰがなるようにセッ
トされる。
数である。ＶＲＡＭＰとＶｏの間の関係はＤＣバス・キ
ャパシタＣにフィルタ・インダクタＬが使用されていな
いときは非線形的になっている。実際には、放物線のＶ
ＲＡＭＰは出力電圧Ｖｏをほぼ線形的に増加させる。Ｖ
ｏはＶＲＡＭＰがゼロから増加していくと、最初は急激
に増加するが、Ｖｏが上昇するレートはＶｏの値が大き
くなると共に減少していく。R70/R77 の比率は、好まし
くは、最大出力電圧がほぼ５０％であるとき、正しい出
力電圧Ｖｏを供給する値にＶＲＡＭＰがなるようにセッ
トされる。
【０１３１】一般的に、R70/R77 の選択は出力電圧Ｖｏ
をランプするときの遅延時間（入力ライン電圧がライン
損失の後再び現れたとき）と、出力電圧Ｖｏの初期ジャ
ンプ（ライン電圧が回復したとき、つまり、ＳＣＲの導
通（点弧）角が進められたとき）との妥協点を考慮して
行われる。実際には、遅延時間が減少し、再び入る導通
（点弧）角の進みが大き過ぎると、出力電圧に過剰なジ
ャンプが起こることになる。
をランプするときの遅延時間（入力ライン電圧がライン
損失の後再び現れたとき）と、出力電圧Ｖｏの初期ジャ
ンプ（ライン電圧が回復したとき、つまり、ＳＣＲの導
通（点弧）角が進められたとき）との妥協点を考慮して
行われる。実際には、遅延時間が減少し、再び入る導通
（点弧）角の進みが大き過ぎると、出力電圧に過剰なジ
ャンプが起こることになる。
【０１３２】図１９は、R77 =430Ｋオームおよび R70/
R77 = 0.23であるとき、一時的ライン損失期間における
出力電圧Ｖｏをグラフで示したものである。ライン電圧
の回復時Ｖｏにジャンプが起こっていない。
R77 = 0.23であるとき、一時的ライン損失期間における
出力電圧Ｖｏをグラフで示したものである。ライン電圧
の回復時Ｖｏにジャンプが起こっていない。
【０１３３】図１８は、R77 =200Ｋオームおよび R70/
R77 = 0.5 であるとき、一時的ライン損失期間における
出力電圧Ｖｏをグラフで示したものである。ライン電圧
の回復時Ｖｏにジャンプが起こっていない。
R77 = 0.5 であるとき、一時的ライン損失期間における
出力電圧Ｖｏをグラフで示したものである。ライン電圧
の回復時Ｖｏにジャンプが起こっていない。
【０１３４】整流器ブリッジ１１の出力とバス・キャパ
シタＣの間にインダクタＬを挿入すると、ＶＲＡＭＰと
Ｖｏとの関係はより線形的になる。このような場合に
は、R70/R77 の比率はインダクタＬがない場合よりも高
い値にセットされるので、ライン電圧損失後の応答性が
最適化されることになる。
シタＣの間にインダクタＬを挿入すると、ＶＲＡＭＰと
Ｖｏとの関係はより線形的になる。このような場合に
は、R70/R77 の比率はインダクタＬがない場合よりも高
い値にセットされるので、ライン電圧損失後の応答性が
最適化されることになる。
【０１３５】タイミング基準加算増幅器 図１２を参照して説明すると、ソフトスタート回路１７
は、タイミング波基準電圧をライン３３上に送出する出
力をもつタイミング基準加算増幅器Ｈ１を含んでいる。
ライン３３に現れたタイミング波基準電圧は(i) Ｕ Ｓ
ＣＲタイミングコンパレータ回路３６ａ、(ii)Ｖ ＳＣ
Ｒタイミングコンパレータ回路３６ｂ、および(iii) Ｗ
ＳＣＲタイミングコンパレータ回路３６ｃ（図１１）
に結合されている。
は、タイミング波基準電圧をライン３３上に送出する出
力をもつタイミング基準加算増幅器Ｈ１を含んでいる。
ライン３３に現れたタイミング波基準電圧は(i) Ｕ Ｓ
ＣＲタイミングコンパレータ回路３６ａ、(ii)Ｖ ＳＣ
Ｒタイミングコンパレータ回路３６ｂ、および(iii) Ｗ
ＳＣＲタイミングコンパレータ回路３６ｃ（図１１）
に結合されている。
【０１３６】タイミング波基準電圧（ライン３３）はＶ
ＰＫとＶＲＡＭＰとの差分にほぼ等しくなっている（た
だし、増幅器４８の出力がゼロの場合）。従って、ＶＲ
ＡＭＰがゼロのときは、タイミング波基準電圧（ライン
３３）はＶＰＫにほぼ等しくなっている。
ＰＫとＶＲＡＭＰとの差分にほぼ等しくなっている（た
だし、増幅器４８の出力がゼロの場合）。従って、ＶＲ
ＡＭＰがゼロのときは、タイミング波基準電圧（ライン
３３）はＶＰＫにほぼ等しくなっている。
【０１３７】タイミング基準加算増幅器Ｈ１はＡＶＲＡ
ＭＰを反転するので、ＶＲＡＭＰが増加すると、タイミ
ング波基準電圧（ライン３３）は減少する（図１８）。
ＭＰを反転するので、ＶＲＡＭＰが増加すると、タイミ
ング波基準電圧（ライン３３）は減少する（図１８）。
【０１３８】ＳＣＲゲート・パルス 整流器ブリッジ１１からの出力電圧Ｖｏが最小のとき
は、ＳＣＲの導通（点弧）角は、それぞれのライン間入
力電圧の負向きゼロ交差直前に現れなければならない。
Ｖｏの調整値を大きくするときは、ＳＣＲの導通（点
弧）角は、それぞれのライン間入力電圧の負向きゼロ交
差よりも早く徐々に現れなければならない。それぞれの
ライン間入力電圧の負向きゼロ交差が１８０度であると
すると、ＳＣＲの導通（点弧）角は１８０度よりも徐々
に小さくなる角度で現れなければならない。
は、ＳＣＲの導通（点弧）角は、それぞれのライン間入
力電圧の負向きゼロ交差直前に現れなければならない。
Ｖｏの調整値を大きくするときは、ＳＣＲの導通（点
弧）角は、それぞれのライン間入力電圧の負向きゼロ交
差よりも早く徐々に現れなければならない。それぞれの
ライン間入力電圧の負向きゼロ交差が１８０度であると
すると、ＳＣＲの導通（点弧）角は１８０度よりも徐々
に小さくなる角度で現れなければならない。
【０１３９】図１１を参照して説明すると、上記機能を
達成するために、ソフトスタート回路１７は、ライン３
３に現れたタイミング波基準電圧を積分器Ｃ１のそれぞ
れの出力と比較するための、Ｕ ＳＣＲタイミング・コ
ンパレータ回路３６ａ、ＶＳＣＲタイミング・コンパレ
ータ回路３６ｂ、およびＷ ＳＣＲタイミング・コンパ
レータ回路３６ｃ、およびＶ位相とＷ位相の積分器を採
用している。具体的には、各タイミング・コンパレータ
回路３６ａ、３６ｂ、および３６ｃは、ライン３３に現
れたタイミング波基準電圧を、例えば、積分器Ｃ１の出
力と比較するための交差コンパレータ（例えば、Ｕ位相
のコンパレータＩ１）を含んでいる。交差コンパレータ
（例えば、コンパレータ１１）の出力はＳＣＲ導通（点
弧）パルスの開始点を定義している。各交差コンパレー
タは関連の積分器（例えば、Ｃ１）からのタイミング波
がタイミング波基準電圧（ライン３３）より大きくなる
と、高い出力を発生することを試みる。
達成するために、ソフトスタート回路１７は、ライン３
３に現れたタイミング波基準電圧を積分器Ｃ１のそれぞ
れの出力と比較するための、Ｕ ＳＣＲタイミング・コ
ンパレータ回路３６ａ、ＶＳＣＲタイミング・コンパレ
ータ回路３６ｂ、およびＷ ＳＣＲタイミング・コンパ
レータ回路３６ｃ、およびＶ位相とＷ位相の積分器を採
用している。具体的には、各タイミング・コンパレータ
回路３６ａ、３６ｂ、および３６ｃは、ライン３３に現
れたタイミング波基準電圧を、例えば、積分器Ｃ１の出
力と比較するための交差コンパレータ（例えば、Ｕ位相
のコンパレータＩ１）を含んでいる。交差コンパレータ
（例えば、コンパレータ１１）の出力はＳＣＲ導通（点
弧）パルスの開始点を定義している。各交差コンパレー
タは関連の積分器（例えば、Ｃ１）からのタイミング波
がタイミング波基準電圧（ライン３３）より大きくなる
と、高い出力を発生することを試みる。
【０１４０】過剰に高い突入電流がスタートアップ時に
ＤＣバス・キャパシタＣに流れ込むのを防止するため
に、ライン３３上のタイミング波基準電圧が積分増幅器
（例えば、Ｃ１）の出力と交差する点はタイミング波の
ピークにまたはピーク付近に現れる必要がある。従っ
て、タイミング波基準電圧（ライン３３）はスタートア
ップ時にＶＰＫにほぼ等しくなっていなければならな
い。
ＤＣバス・キャパシタＣに流れ込むのを防止するため
に、ライン３３上のタイミング波基準電圧が積分増幅器
（例えば、Ｃ１）の出力と交差する点はタイミング波の
ピークにまたはピーク付近に現れる必要がある。従っ
て、タイミング波基準電圧（ライン３３）はスタートア
ップ時にＶＰＫにほぼ等しくなっていなければならな
い。
【０１４１】タイミング波基準電圧（ライン３３）がラ
ンプダウンすると、タイミング波との交差はもっと早い
時刻に現れるので、ＳＣＲの導通（点弧）角は早く現れ
ることになる。従って、出力電圧Ｖｏはそのセット値に
向かってランプアップすることになる。
ンプダウンすると、タイミング波との交差はもっと早い
時刻に現れるので、ＳＣＲの導通（点弧）角は早く現れ
ることになる。従って、出力電圧Ｖｏはそのセット値に
向かってランプアップすることになる。
【０１４２】ＳＣＲ電圧コンパレータ ソフトスタート回路１７は、Ｕ ＳＣＲ電圧コンパレー
タ（Ｊ１）、Ｖ ＳＣＲ電圧コンパレータ、およびＷ
ＳＣＲ 電圧コンパレータも含んでいる。これらのＳＣ
Ｒコンパレータは各ＳＣＲの瞬時アノード・カソード間
電圧を、一定基準電圧Ｖ ＳＣＲＲＥＦ（ライン３５）
と比較する。この基準電圧は実際のアノード・カソード
間ＳＣＲ電圧（任意のフィードバック（帰還）抵抗で減
衰が起こる前の）である約 15 - 30 Vを表すようにセッ
トされている。
タ（Ｊ１）、Ｖ ＳＣＲ電圧コンパレータ、およびＷ
ＳＣＲ 電圧コンパレータも含んでいる。これらのＳＣ
Ｒコンパレータは各ＳＣＲの瞬時アノード・カソード間
電圧を、一定基準電圧Ｖ ＳＣＲＲＥＦ（ライン３５）
と比較する。この基準電圧は実際のアノード・カソード
間ＳＣＲ電圧（任意のフィードバック（帰還）抵抗で減
衰が起こる前の）である約 15 - 30 Vを表すようにセッ
トされている。
【０１４３】それぞれの瞬時ＳＣＲアノード・カソード
間電圧が約 15 - 30 Vより大きくなると、関連のＳＣＲ
電圧コンパレータ（例えば、Ｊ１）の出力は高い値を出
力することを試み、そうでなければ、出力はロー（低）
になっている。
間電圧が約 15 - 30 Vより大きくなると、関連のＳＣＲ
電圧コンパレータ（例えば、Ｊ１）の出力は高い値を出
力することを試み、そうでなければ、出力はロー（低）
になっている。
【０１４４】ＳＣＲ電圧コンパレータの出力は交差コン
パレータ（例えば、Ｕ位相のコンパレータＩ１）のそれ
ぞれの出力と比較され、それぞれのペアのコンパレータ
が高い値を出力してそれぞれのＳＣＲ導通（点弧）パル
スを発生させるようにする（例えば、ライン３７に）。
パレータ（例えば、Ｕ位相のコンパレータＩ１）のそれ
ぞれの出力と比較され、それぞれのペアのコンパレータ
が高い値を出力してそれぞれのＳＣＲ導通（点弧）パル
スを発生させるようにする（例えば、ライン３７に）。
【０１４５】従って、それぞれのＳＣＲ導通（点弧）パ
ルスは、(i) 積分増幅器（例えば、Ｃ１）のそれぞれの
出力タイミング波がライン３３に現れたタイミング波基
準電圧より正向きでないでときは導通（点弧）パルスが
現れないように、(ii)それぞれの瞬時ＳＣＲアノード・
カソード間電圧が少なくとも約 15 - 30 Vの正でなけれ
ば導通（点弧）パルスが現れないように、および (iii)
瞬時アノード・カソード間電圧が約 15 - 30 V以下に低
下したときは（つまり、ＳＣＲがターンオンした後）導
通（点弧）パルスが終了するように制御される。
ルスは、(i) 積分増幅器（例えば、Ｃ１）のそれぞれの
出力タイミング波がライン３３に現れたタイミング波基
準電圧より正向きでないでときは導通（点弧）パルスが
現れないように、(ii)それぞれの瞬時ＳＣＲアノード・
カソード間電圧が少なくとも約 15 - 30 Vの正でなけれ
ば導通（点弧）パルスが現れないように、および (iii)
瞬時アノード・カソード間電圧が約 15 - 30 V以下に低
下したときは（つまり、ＳＣＲがターンオンした後）導
通（点弧）パルスが終了するように制御される。
【０１４６】それぞれのＳＣＲ導通（点弧）パルス（例
えば、ライン３７上のＵ位相のＳＣＲ導通（点弧）パル
ス）の持続時間はそれぞれのＳＣＲのターンオンを保証
するように動的に制御すると利点がある。それぞれのＳ
ＣＲがターンオンすると、関連の導通（点弧）パルスは
しばらく待った後自動的に中断される。
えば、ライン３７上のＵ位相のＳＣＲ導通（点弧）パル
ス）の持続時間はそれぞれのＳＣＲのターンオンを保証
するように動的に制御すると利点がある。それぞれのＳ
ＣＲがターンオンすると、関連の導通（点弧）パルスは
しばらく待った後自動的に中断される。
【０１４７】ＳＣＲ電圧が約 15 - 30 V以下に低下して
から約１０マイクロ秒の間ＳＣＲ導通（点弧）パルスが
持続されるように遅延を挿入すると、導通（点弧）パル
スが除かれる時刻までにＳＣＲが導通状態にラッチされ
ることが保証されるという利点がある。
から約１０マイクロ秒の間ＳＣＲ導通（点弧）パルスが
持続されるように遅延を挿入すると、導通（点弧）パル
スが除かれる時刻までにＳＣＲが導通状態にラッチされ
ることが保証されるという利点がある。
【０１４８】このようにＳＣＲ導通（点弧）パルスの持
続時間を動的に制御すること（つまり、ＳＣＲのターン
オンを保証するのに十分であるが、過剰にならないよう
に制御すること）は、電源１５からドライバ回路１９に
よって消費される平均電流を最小限にする点で重要であ
る。スナバ派生電源１５からドライバ回路１９が要求す
る電流量が増加すると、ＳＣＲのｄｖ／ｄｔ保護に必要
とする以上の大きな値をもつスナバ・キャパシタが必要
になる。
続時間を動的に制御すること（つまり、ＳＣＲのターン
オンを保証するのに十分であるが、過剰にならないよう
に制御すること）は、電源１５からドライバ回路１９に
よって消費される平均電流を最小限にする点で重要であ
る。スナバ派生電源１５からドライバ回路１９が要求す
る電流量が増加すると、ＳＣＲのｄｖ／ｄｔ保護に必要
とする以上の大きな値をもつスナバ・キャパシタが必要
になる。
【０１４９】ＳＣＲ電圧コンパレータは、それぞれの瞬
時ＳＣＲ電圧が負のとき導通（点弧）パルスの開始を禁
止する働きもする。この機能がないと、タイミング波基
準電圧（ライン３３）と積分器出力（例えば、Ｃ１の出
力タイミング波）との交差点がＳＣＲ電圧のゼロ交差の
手前に下がったとき、あるいはタイミング波基準電圧が
早期に積分器出力以下に低下したとき（例えば、整流器
が十分にオンになったとき）導通（点弧）パルスが現れ
ることになる。
時ＳＣＲ電圧が負のとき導通（点弧）パルスの開始を禁
止する働きもする。この機能がないと、タイミング波基
準電圧（ライン３３）と積分器出力（例えば、Ｃ１の出
力タイミング波）との交差点がＳＣＲ電圧のゼロ交差の
手前に下がったとき、あるいはタイミング波基準電圧が
早期に積分器出力以下に低下したとき（例えば、整流器
が十分にオンになったとき）導通（点弧）パルスが現れ
ることになる。
【０１５０】閉ループ電圧調整回路 ソフトスタート回路１７は閉ループ電圧調整回路３４
（図１２）も含んでおり、この回路は非スタートアップ
条件のときのタイミング波基準電圧（ライン３３）を調
整する。
（図１２）も含んでおり、この回路は非スタートアップ
条件のときのタイミング波基準電圧（ライン３３）を調
整する。
【０１５１】閉ループ電圧調整回路３４は−ＶｏＲＥＦ
反転増幅器４２、誤差極性コンパレータ４４、Ｖｏ誤差
反転増幅器４６、Ｖｏ誤差バッファ増幅器４８、および
他の関連コンポーネントを含んでいる。出力電圧基準信
号−ＶｏＲＥＦは閉ループコントロールを通して定常状
態のＤＣ出力電圧Ｖｏの振幅をセットする。好ましく
は、これは外部から印加される電圧であり、「アース」
に対して、つまり、整流器ブリッジ１１の正出力端子に
対して負になっている。
反転増幅器４２、誤差極性コンパレータ４４、Ｖｏ誤差
反転増幅器４６、Ｖｏ誤差バッファ増幅器４８、および
他の関連コンポーネントを含んでいる。出力電圧基準信
号−ＶｏＲＥＦは閉ループコントロールを通して定常状
態のＤＣ出力電圧Ｖｏの振幅をセットする。好ましく
は、これは外部から印加される電圧であり、「アース」
に対して、つまり、整流器ブリッジ１１の正出力端子に
対して負になっている。
【０１５２】−ＶｏＲＥＦ反転増幅器４２は基準を＋Ｖ
ｏＲＥＦに反転する。＋ＶｏＲＥＦと出力電圧Ｖｏから
のフィードバック信号−ＶｏＦＢとの差分はＶｏＥＲＲ
ＯＲ反転増幅器４６によって増幅され、反転される。こ
の増幅器の出力はＲ１８５、Ｒ１８６、およびＣ２８に
よってフィルタにかけられ、ＶｏＲＥＦとＶｏＦＢとの
ＤＣ誤差（誤差電圧）を表す平滑電圧がＣ２８の両端に
現れる。この誤差電圧はＶｏＥＲＲＯＲバッファ増幅器
４８に入力される。
ｏＲＥＦに反転する。＋ＶｏＲＥＦと出力電圧Ｖｏから
のフィードバック信号−ＶｏＦＢとの差分はＶｏＥＲＲ
ＯＲ反転増幅器４６によって増幅され、反転される。こ
の増幅器の出力はＲ１８５、Ｒ１８６、およびＣ２８に
よってフィルタにかけられ、ＶｏＲＥＦとＶｏＦＢとの
ＤＣ誤差（誤差電圧）を表す平滑電圧がＣ２８の両端に
現れる。この誤差電圧はＶｏＥＲＲＯＲバッファ増幅器
４８に入力される。
【０１５３】ＶｏＥＲＲＯＲバッファ増幅器４８の出力
はタイミング基準加算増幅器Ｈ１に入力される。
はタイミング基準加算増幅器Ｈ１に入力される。
【０１５４】｜ＶｏＦＢ｜がＶｏＲＥＦ以下であれば、
誤差電圧は負であり、誤差極性反転コンパレータ４４の
出力は正であるので、負誤差バイパスＭＯＳＦＥＴ Ｍ
１７がターンオンされる。Ｍ１７がオンになると、Ｖｏ
ＥＲＲＯＲバッファ増幅器４８の正入力端子をほぼアー
ス電位に保持する。従って、ＶｏＥＲＲＯＲバッファ増
幅器４８の出力はほぼゼロになる。従って、電圧調整ル
ープはタイミング波加算増幅器Ｈ１の出力にも、タイミ
ング波基準電圧（ライン３３）にも影響を及ぼさない。
誤差電圧は負であり、誤差極性反転コンパレータ４４の
出力は正であるので、負誤差バイパスＭＯＳＦＥＴ Ｍ
１７がターンオンされる。Ｍ１７がオンになると、Ｖｏ
ＥＲＲＯＲバッファ増幅器４８の正入力端子をほぼアー
ス電位に保持する。従って、ＶｏＥＲＲＯＲバッファ増
幅器４８の出力はほぼゼロになる。従って、電圧調整ル
ープはタイミング波加算増幅器Ｈ１の出力にも、タイミ
ング波基準電圧（ライン３３）にも影響を及ぼさない。
【０１５５】｜ＶｏＦＢ｜がＶｏＲＥＦより大であれ
ば、誤差電圧は正になり、負誤差バイパスＭＯＳＦＥＴ
Ｍ１７はターンオフされる。従って、ＶｏＥＲＲＯＲ
バッファ増幅器４８の正端子への入力は誤差電圧にほぼ
等しくなる。ＶｏＥＲＲＯＲバッファ増幅器４８の出力
は増加し（正方向に）、タイミング基準加算増幅器Ｈ１
に印加された誤差電圧はタイミング波基準電圧（ライン
３３）を増加させ、ＳＣＲ導通（点弧）角を遅らせるこ
とになる。この閉ループの作用により、出力電圧Ｖｏの
誤差が補正される。
ば、誤差電圧は正になり、負誤差バイパスＭＯＳＦＥＴ
Ｍ１７はターンオフされる。従って、ＶｏＥＲＲＯＲ
バッファ増幅器４８の正端子への入力は誤差電圧にほぼ
等しくなる。ＶｏＥＲＲＯＲバッファ増幅器４８の出力
は増加し（正方向に）、タイミング基準加算増幅器Ｈ１
に印加された誤差電圧はタイミング波基準電圧（ライン
３３）を増加させ、ＳＣＲ導通（点弧）角を遅らせるこ
とになる。この閉ループの作用により、出力電圧Ｖｏの
誤差が補正される。
【０１５６】閉ループ電圧調整回路３４はＶｏＦＢがＶ
ｏＲＥＦを越え始めたときだけアクティブになり、Ｖｏ
ＲＥＦは常になんらかの有限値をもっているので、この
回路はスタートアップ期間における出力電圧Ｖｏのラン
プアップ・レートに影響を及ぼさない。スタートアップ
時のランプアップ・レートは、｜ＶｏＦＢ｜がＶｏＲＥ
Ｆを越え始めるレベルに出力電圧が達するまでのＶＲＡ
ＭＰの増加レートだけによって決まる。
ｏＲＥＦを越え始めたときだけアクティブになり、Ｖｏ
ＲＥＦは常になんらかの有限値をもっているので、この
回路はスタートアップ期間における出力電圧Ｖｏのラン
プアップ・レートに影響を及ぼさない。スタートアップ
時のランプアップ・レートは、｜ＶｏＦＢ｜がＶｏＲＥ
Ｆを越え始めるレベルに出力電圧が達するまでのＶＲＡ
ＭＰの増加レートだけによって決まる。
【０１５７】出力電圧Ｖｏの電圧オーバシュートを最小
限にするためには、Ｃ２８の充電時間は相対的に短時間
である必要がある。この充電時間は基本的にＲ１８５と
Ｃ２８によってセットされる。Ｃ２８の放電時間（Ｒ１
８６によってセットされる）は充電時間よりも長くなっ
ていることが望ましい。このようにすると、誤差信号が
過渡的ライン損失期間に急速に減衰するのを防止される
ので、再び入る導通（点弧）角が進み過ぎるのを防止さ
れ、従って、ライン電圧が回復したとき過剰な再充電電
流がＤＣバス・キャパシタＣに流れるのを防止される。
限にするためには、Ｃ２８の充電時間は相対的に短時間
である必要がある。この充電時間は基本的にＲ１８５と
Ｃ２８によってセットされる。Ｃ２８の放電時間（Ｒ１
８６によってセットされる）は充電時間よりも長くなっ
ていることが望ましい。このようにすると、誤差信号が
過渡的ライン損失期間に急速に減衰するのを防止される
ので、再び入る導通（点弧）角が進み過ぎるのを防止さ
れ、従って、ライン電圧が回復したとき過剰な再充電電
流がＤＣバス・キャパシタＣに流れるのを防止される。
【０１５８】なお、出力電圧Ｖｏの初期ランプアップが
完了し、通常の定常状態動作になると、ＶＲＡＭＰの振
幅は−ＶｏＲＥＦの値に関係なく約ＶＰＫに落ち着くこ
となる。従って、スタートアップ後、出力電圧Ｖｏはラ
ンプ電圧ＶＲＡＭＰの制御外に置かれることになる。
完了し、通常の定常状態動作になると、ＶＲＡＭＰの振
幅は−ＶｏＲＥＦの値に関係なく約ＶＰＫに落ち着くこ
となる。従って、スタートアップ後、出力電圧Ｖｏはラ
ンプ電圧ＶＲＡＭＰの制御外に置かれることになる。
【０１５９】ループ・ゲインの調整 電圧調整ループがリプル不安定性を示したときは、つま
り、あるＳＣＲから次のＳＣＲまでの導通（点弧）角に
ばらつきがあるときは、ループ・ゲインを減少する必要
があるが、電圧調整の厳格性が減少するという犠牲を伴
うことになる。図１２を参照して説明すると、ループ・
ゲインの調整はＤ６０／Ｒ１８６節点からＲＡ／ＲＢ節
点までを通して、電位ディバイダ抵抗ＲＡとＲＢ（これ
らはソフトスタート回路１７がＡＳＩＣまたはＩＣであ
るときは外部抵抗であることが好ましい）を調整するこ
とにより行われる。
り、あるＳＣＲから次のＳＣＲまでの導通（点弧）角に
ばらつきがあるときは、ループ・ゲインを減少する必要
があるが、電圧調整の厳格性が減少するという犠牲を伴
うことになる。図１２を参照して説明すると、ループ・
ゲインの調整はＤ６０／Ｒ１８６節点からＲＡ／ＲＢ節
点までを通して、電位ディバイダ抵抗ＲＡとＲＢ（これ
らはソフトスタート回路１７がＡＳＩＣまたはＩＣであ
るときは外部抵抗であることが好ましい）を調整するこ
とにより行われる。
【０１６０】タイミング基準クランプ回路 ソフトスタート回路は、好ましくは、増幅器５０と関連
の回路コンポーネント（図１２）を含むタイミング波基
準クランプ回路を含んでいる。この回路は、電圧調整ル
ープがアクティブにあるとき、タイミング波基準電圧
（ライン３３）の最大値をＶＰＫより若干小さい値に、
つまり、タイミング波（積分器、例えば、Ｃ１からの出
力）のピーク値より若干小さい値にクランプする。この
ようにすると、ＳＣＲ導通（点弧）パルスの「エンドス
トップ」交差点が、出力電圧Ｖｏの調整時に必ず得られ
ることが保証される。また、導通（点弧）パルス紛失が
防止されることも保証される。このパルス紛失は、誤差
電圧がタイミング波基準電圧（ライン３３）を過渡的に
タイミング波のピーク以上にプッシュすると起こるもの
である。
の回路コンポーネント（図１２）を含むタイミング波基
準クランプ回路を含んでいる。この回路は、電圧調整ル
ープがアクティブにあるとき、タイミング波基準電圧
（ライン３３）の最大値をＶＰＫより若干小さい値に、
つまり、タイミング波（積分器、例えば、Ｃ１からの出
力）のピーク値より若干小さい値にクランプする。この
ようにすると、ＳＣＲ導通（点弧）パルスの「エンドス
トップ」交差点が、出力電圧Ｖｏの調整時に必ず得られ
ることが保証される。また、導通（点弧）パルス紛失が
防止されることも保証される。このパルス紛失は、誤差
電圧がタイミング波基準電圧（ライン３３）を過渡的に
タイミング波のピーク以上にプッシュすると起こるもの
である。
【０１６１】誤差極性コンパレータ４４の出力は、誤差
電圧が正のときロー（低）になっている。従って、反転
コンパレータ５２の出力は、誤差極性コンパレータ４４
の出力が正のときハイ（高）になっている。この条件の
もとでは、Ｄ６５は順方向にバイアスされ、タイミング
波基準クランプ増幅器５０の出力はその正入力端子に現
れた電圧にほぼ等しくなっている。この電圧は、好まし
くは、ＶＰＫのフラクション（約９８％）になってい
る。タイミング波基準電圧（ライン３３）はＤ７０を通
してこの値にクランプされる。
電圧が正のときロー（低）になっている。従って、反転
コンパレータ５２の出力は、誤差極性コンパレータ４４
の出力が正のときハイ（高）になっている。この条件の
もとでは、Ｄ６５は順方向にバイアスされ、タイミング
波基準クランプ増幅器５０の出力はその正入力端子に現
れた電圧にほぼ等しくなっている。この電圧は、好まし
くは、ＶＰＫのフラクション（約９８％）になってい
る。タイミング波基準電圧（ライン３３）はＤ７０を通
してこの値にクランプされる。
【０１６２】この誤差電圧が負であるときは（電圧調整
回路がほぼ非動作状態にあることを示す）、反転コンパ
レータ５２の出力はロー（低）になる。従って、Ｄ６５
は逆方向にバイアスされ、タイミング基準クランプ増幅
器５０の出力はＶｄｄ（制御電源レベル）にほぼ等しく
なり、タイミング波基準電圧（ライン３３）からクラン
プが除かれる。
回路がほぼ非動作状態にあることを示す）、反転コンパ
レータ５２の出力はロー（低）になる。従って、Ｄ６５
は逆方向にバイアスされ、タイミング基準クランプ増幅
器５０の出力はＶｄｄ（制御電源レベル）にほぼ等しく
なり、タイミング波基準電圧（ライン３３）からクラン
プが除かれる。
【０１６３】タイミング基準クランプ増幅器５０の出力
がＶｄｄにほぼ等しくなると、タイミング波基準電圧
（ライン３３）は自由にＶＰＫを越えることになる。こ
のようなことが起こるのは初期パワーアップ期間に、タ
イミング波基準電圧（ライン３３）がＶＰＫより若干高
いレベルからタイミング波ピークに初めて接近したとき
である。この結果、最初のＳＣＲ導通（点弧）パルスが
可能な限り遅延されて、出力電圧Ｖｏの出力の最初のジ
ャンプが可能な限り小さく保たれることが保証される。
がＶｄｄにほぼ等しくなると、タイミング波基準電圧
（ライン３３）は自由にＶＰＫを越えることになる。こ
のようなことが起こるのは初期パワーアップ期間に、タ
イミング波基準電圧（ライン３３）がＶＰＫより若干高
いレベルからタイミング波ピークに初めて接近したとき
である。この結果、最初のＳＣＲ導通（点弧）パルスが
可能な限り遅延されて、出力電圧Ｖｏの出力の最初のジ
ャンプが可能な限り小さく保たれることが保証される。
【０１６４】電圧低下（ディップ）回路 もし入力ライン電圧が減少する又は全て失われたなら
ば、DCバス出力電圧Voは、低下することになる。ライン
電圧の短時間の減少又は遮断に対して、システムの動作
が中断することなく継続できるに十分な程度に、DCバス
・キャパシタはDCバス電圧を維持する。
ば、DCバス出力電圧Voは、低下することになる。ライン
電圧の短時間の減少又は遮断に対して、システムの動作
が中断することなく継続できるに十分な程度に、DCバス
・キャパシタはDCバス電圧を維持する。
【０１６５】過度のキャパシタ再充電電流なしに、ライ
ン電圧が復旧した際、DCバス・キャパシタCの電荷を可
能な限り速やかに再充電することが重要である。短時間
のライン電圧遮断の影響を最小に留めるには、SCR点弧
制御回路が速やかに応答できることが重要である。
ン電圧が復旧した際、DCバス・キャパシタCの電荷を可
能な限り速やかに再充電することが重要である。短時間
のライン電圧遮断の影響を最小に留めるには、SCR点弧
制御回路が速やかに応答できることが重要である。
【０１６６】図１２に示すように、好ましくは、ソフト
スタート回路17は、DCバス出力電圧Voのディップをモニ
ターする電圧低下（ディップ）回路54を具える。電圧低
下（ディップ）回路54は、電圧低下（ディップ）コンパ
レータ56、VoリセットMOSFETM24、ヒステリシスリセッ
トMOSFET M26、および付随する回路部品を含む。
スタート回路17は、DCバス出力電圧Voのディップをモニ
ターする電圧低下（ディップ）回路54を具える。電圧低
下（ディップ）回路54は、電圧低下（ディップ）コンパ
レータ56、VoリセットMOSFETM24、ヒステリシスリセッ
トMOSFET M26、および付随する回路部品を含む。
【０１６７】DCバス電圧フィードバック信号；−VoFB
が、初期値の所定の割合；ｋを下回り落ち込まない限
り、電圧低下（ディップ）コンパレータ56は動作せず、
短時間のライン遮断の間も、タイミング波基準電圧（ラ
イン33）は、そのディップ前の値に本質的に留まること
ができる。従って、ライン電圧が復旧した際、再投入時
導通（点弧）角は、本質的にディップ前の導通（点弧）
角のままとなる（復旧したライン電圧値は、ディップ前
の値と同じ値を取ると仮定する）。そして、入力ライン
電圧が復旧した際、SCRの位相制御による遅れを引き起
こすことなく、DCバス電圧Voは、ディップ前の値まで直
ちに再充電する。
が、初期値の所定の割合；ｋを下回り落ち込まない限
り、電圧低下（ディップ）コンパレータ56は動作せず、
短時間のライン遮断の間も、タイミング波基準電圧（ラ
イン33）は、そのディップ前の値に本質的に留まること
ができる。従って、ライン電圧が復旧した際、再投入時
導通（点弧）角は、本質的にディップ前の導通（点弧）
角のままとなる（復旧したライン電圧値は、ディップ前
の値と同じ値を取ると仮定する）。そして、入力ライン
電圧が復旧した際、SCRの位相制御による遅れを引き起
こすことなく、DCバス電圧Voは、ディップ前の値まで直
ちに再充電する。
【０１６８】再充電電流の動的な制約なく、この再充電
が達成されるので、ライン電圧遮断中にVoFBが過度に落
ち込まない限り（例えば、ｋ×VoFBより下回らない。な
お、VoFBはディップ前の値であり、典型的には、ｋは、
約0.7である）、前記の通りである。
が達成されるので、ライン電圧遮断中にVoFBが過度に落
ち込まない限り（例えば、ｋ×VoFBより下回らない。な
お、VoFBはディップ前の値であり、典型的には、ｋは、
約0.7である）、前記の通りである。
【０１６９】仮に、VoFBが、ｋ×VoFBより下回って落ち
込むと、その際には、ランプクランプ回路32のイネーブ
ル化（有効化）のため、ランプ電圧VRAMPは、VoFBの所
定割合にクランプされる。この時、ランプ電圧VRAMPが
クランプされるやいなや、誤差電圧（C28に印加され
る）は、ゼロにクランプされる。ライン電圧が復旧した
際、所望の再投入時導通（点弧）角を与えるように、回
路はその際設定される。
込むと、その際には、ランプクランプ回路32のイネーブ
ル化（有効化）のため、ランプ電圧VRAMPは、VoFBの所
定割合にクランプされる。この時、ランプ電圧VRAMPが
クランプされるやいなや、誤差電圧（C28に印加され
る）は、ゼロにクランプされる。ライン電圧が復旧した
際、所望の再投入時導通（点弧）角を与えるように、回
路はその際設定される。
【０１７０】通常動作時、NANDゲート58はハイ状態であ
り、VoリセットMOSFET M24をオフ状態に、およびヒステ
リシスリセットMOSFET M26をオン状態に駆動している。
主力電圧フィードバック信号；−VoFBは、キャパシタC1
に蓄積されている。電圧低下（ディップ）コンパレータ
56は、C1電圧のｋ＝R112／(R111＋R112)の割合と−VoFB
とを比較する。
り、VoリセットMOSFET M24をオフ状態に、およびヒステ
リシスリセットMOSFET M26をオン状態に駆動している。
主力電圧フィードバック信号；−VoFBは、キャパシタC1
に蓄積されている。電圧低下（ディップ）コンパレータ
56は、C1電圧のｋ＝R112／(R111＋R112)の割合と−VoFB
とを比較する。
【０１７１】通常動作時、|k×VoFB|は、|VoFB|より小
さく、かつ電圧低下（ディップ）コンパレータ56の主力
はハイ状態である。電圧低下（ディップ）コンパレータ
56の主力はハイ状態であるとき、システム動作に何らの
動的な影響を与えない。
さく、かつ電圧低下（ディップ）コンパレータ56の主力
はハイ状態である。電圧低下（ディップ）コンパレータ
56の主力はハイ状態であるとき、システム動作に何らの
動的な影響を与えない。
【０１７２】短いライン遮断が起こった際、バス・キャ
パシタCが放電するにつれ、|VoFB|自体は減少を始める
ものの、C1に蓄えられている電圧は、実質的に一定に、
ディップ前の値と等しく保たれる。もし、この減少が電
圧低下（ディップ）コンパレータ56の出力をロウ状態に
するには不十分であれば、ライン電圧が復旧するまで、
CRAMPに蓄えられているランプ電圧；VRAMP、および誤差
コンダンサーC28の誤差電圧は、本質的にそのディップ
前の値を維持し、従って、タイミング波基準電圧（ライ
ン33）も本質的にそのディップ前の値に維持される。そ
のため、再投入時導通（点弧）角は、ディップ前の導通
（点弧）角と本質的に等しくなる。
パシタCが放電するにつれ、|VoFB|自体は減少を始める
ものの、C1に蓄えられている電圧は、実質的に一定に、
ディップ前の値と等しく保たれる。もし、この減少が電
圧低下（ディップ）コンパレータ56の出力をロウ状態に
するには不十分であれば、ライン電圧が復旧するまで、
CRAMPに蓄えられているランプ電圧；VRAMP、および誤差
コンダンサーC28の誤差電圧は、本質的にそのディップ
前の値を維持し、従って、タイミング波基準電圧（ライ
ン33）も本質的にそのディップ前の値に維持される。そ
のため、再投入時導通（点弧）角は、ディップ前の導通
（点弧）角と本質的に等しくなる。
【０１７３】もし、DCバス電圧Voが、k×ディップ前の
値より小さくなるまで落ち込むと、電圧低下（ディッ
プ）コンパレータ56の出力は、ロウ状態にラッチされ
る。NANDゲート58がハイ状態に保持される限り、電圧低
下（ディップ）コンパレータ56の出力は、ラッチされた
ロウ状態に保持される。これは、この出力は、ヒステリ
シスリセットMOSFET M26をオン状態に駆動していおり、
電圧低下（ディップ）コンパレータ56の正入力端子をロ
ウ状態にし、そのコンパレータの出力をロウ状態に保つ
ためである。
値より小さくなるまで落ち込むと、電圧低下（ディッ
プ）コンパレータ56の出力は、ロウ状態にラッチされ
る。NANDゲート58がハイ状態に保持される限り、電圧低
下（ディップ）コンパレータ56の出力は、ラッチされた
ロウ状態に保持される。これは、この出力は、ヒステリ
シスリセットMOSFET M26をオン状態に駆動していおり、
電圧低下（ディップ）コンパレータ56の正入力端子をロ
ウ状態にし、そのコンパレータの出力をロウ状態に保つ
ためである。
【０１７４】電圧低下（ディップ）コンパレータ56の出
力がロウ状態になると、以下のことが起こる。
力がロウ状態になると、以下のことが起こる。
【０１７５】（a）クランプイネーブルMOSFET M8は、オ
フ状態に切り替わり、先の述べた通り、局所ランプクラ
ンプ閉ループ回路32をイネーブル化（有効化）し、ラン
プ電圧VRAMPをVoFBの所定割合にクランプする。
フ状態に切り替わり、先の述べた通り、局所ランプクラ
ンプ閉ループ回路32をイネーブル化（有効化）し、ラン
プ電圧VRAMPをVoFBの所定割合にクランプする。
【０１７６】（b）ランプ電圧VRAMPがクランプされるや
いなや、ランプ誤差増幅器の出力は、本質的にランプク
ランプMOSFET M10の閾値電圧まで低下する。これによ
り、ランプクランプ検出コンパレータ60の出力がハイ状
態になり始める。R196と組み合わされているキャパシタ
C2は、このコンパレータ出力の立ち上り時間を緩やかに
するので、「ハング・オバー」期間の間、NANDゲート58
の出力がハイ状態になるに十分な水準には達しない。ハ
ング・オバー期間とは、入力ライン電圧が消失している
にも拘わらず、タイミング波交差コンパレータ62の出力
がハイ状態に保持される間の時間である。入力ライン電
圧が消失する際、タイミング波積分器（即ち、C1）は瞬
時にはそれぞれの監視（ウオッチドッグ）回路によるリ
セットがなされないことに起因する。仮に、ハング・オ
バー期間中にNANDゲート58の出力がロウ状態になったと
しても、電圧低下（ディップ）コンパレータ56の早過ぎ
るリセットが起こる。
いなや、ランプ誤差増幅器の出力は、本質的にランプク
ランプMOSFET M10の閾値電圧まで低下する。これによ
り、ランプクランプ検出コンパレータ60の出力がハイ状
態になり始める。R196と組み合わされているキャパシタ
C2は、このコンパレータ出力の立ち上り時間を緩やかに
するので、「ハング・オバー」期間の間、NANDゲート58
の出力がハイ状態になるに十分な水準には達しない。ハ
ング・オバー期間とは、入力ライン電圧が消失している
にも拘わらず、タイミング波交差コンパレータ62の出力
がハイ状態に保持される間の時間である。入力ライン電
圧が消失する際、タイミング波積分器（即ち、C1）は瞬
時にはそれぞれの監視（ウオッチドッグ）回路によるリ
セットがなされないことに起因する。仮に、ハング・オ
バー期間中にNANDゲート58の出力がロウ状態になったと
しても、電圧低下（ディップ）コンパレータ56の早過ぎ
るリセットが起こる。
【０１７７】ある遅延の後、ランプクランプ検出コンパ
レータ60の出力は、Vo誤差放電MOSFET M15をオン状態に
変え、C28の誤差電圧をゼロへ急速に放電させる。
レータ60の出力は、Vo誤差放電MOSFET M15をオン状態に
変え、C28の誤差電圧をゼロへ急速に放電させる。
【０１７８】上の一連の事象（a−b）が起こるの合せ
て、当初、タイミング基準加算増幅器H1は、ランプ電圧
VRAMPがクランプされているので、より高くなるが、そ
の後、（C28の）誤差電圧が放電されるので、より低く
に反転する。タイミング基準加算増幅器H1の出力は、VP
KとVRAMPの差異に一致する値に移行する；なお、VRAMP
は、VoFBの所定割合（R70／R77）である。図１９、図２
０は、R70／R77の関数として、これらの波形を示す。
て、当初、タイミング基準加算増幅器H1は、ランプ電圧
VRAMPがクランプされているので、より高くなるが、そ
の後、（C28の）誤差電圧が放電されるので、より低く
に反転する。タイミング基準加算増幅器H1の出力は、VP
KとVRAMPの差異に一致する値に移行する；なお、VRAMP
は、VoFBの所定割合（R70／R77）である。図１９、図２
０は、R70／R77の関数として、これらの波形を示す。
【０１７９】この回路は、誤差電圧が放電される前に、
ランプ電圧VRAMPがクランプされることを保証し、その
ため、タイミング波基準電圧（ライン33）は、下降に反
転するまでは、当初上昇する。仮に、ランプ電圧VRAMP
がクランプされる前に誤差電圧が放電したならば、タイ
ミング波基準電圧（ライン33）は、上昇に反転するまで
は、当初下降する。タイミング波基準電圧（ライン33）
が下降に向かっているまさにその時に入力ライン電圧が
復旧するならば、早過ぎるSCR点点弧パルスが発生され
る。これは、DCバス・キャパシタCへの過度の突入電流
の原因となる。
ランプ電圧VRAMPがクランプされることを保証し、その
ため、タイミング波基準電圧（ライン33）は、下降に反
転するまでは、当初上昇する。仮に、ランプ電圧VRAMP
がクランプされる前に誤差電圧が放電したならば、タイ
ミング波基準電圧（ライン33）は、上昇に反転するまで
は、当初下降する。タイミング波基準電圧（ライン33）
が下降に向かっているまさにその時に入力ライン電圧が
復旧するならば、早過ぎるSCR点点弧パルスが発生され
る。これは、DCバス・キャパシタCへの過度の突入電流
の原因となる。
【０１８０】本発明に従うと、タイミング波基準電圧
（ライン33）は、先に述べた通り、入力ライン電圧が復
旧する時、適正に訂正した再投入時導通（点弧）角を与
える水準に自動的に設定できる。これは、入力ライン電
圧が復旧する時、DCバス・キャパシタCの過度な再充電
電流をともなわず、著しい遅延なく、出力電圧Voをその
遮断前の値へ再上昇するように制御する。
（ライン33）は、先に述べた通り、入力ライン電圧が復
旧する時、適正に訂正した再投入時導通（点弧）角を与
える水準に自動的に設定できる。これは、入力ライン電
圧が復旧する時、DCバス・キャパシタCの過度な再充電
電流をともなわず、著しい遅延なく、出力電圧Voをその
遮断前の値へ再上昇するように制御する。
【０１８１】電圧低下（ディップ）コンパレータ56の出
力がロウ状態になると、VPK放電MOSFET M20をオフ状態
に変える（図１２）。これは、VPK放電抵抗R223、R65を
接地から切り離し（図１１）、VPK蓄積キャパシタC6
が、ライン遮断中もその電荷を保持することを可能とし
ている。これが重要であるのは、ライン遮断中のVPKの
減衰は、ライン電圧が復旧した際、再投入時導通（点
弧）角の無闇な伸長を引き起こすからである。
力がロウ状態になると、VPK放電MOSFET M20をオフ状態
に変える（図１２）。これは、VPK放電抵抗R223、R65を
接地から切り離し（図１１）、VPK蓄積キャパシタC6
が、ライン遮断中もその電荷を保持することを可能とし
ている。これが重要であるのは、ライン遮断中のVPKの
減衰は、ライン電圧が復旧した際、再投入時導通（点
弧）角の無闇な伸長を引き起こすからである。
【０１８２】NANDゲート58がロウ状態になると、電圧低
下（ディップ）コンパレータ56は、リセットされる。ラ
イン遮断の間、ランプクランプ検出コンパレータ60の出
力がハイ状態になると、NANDゲート58への入力１は、ハ
イ状態になる。NANDゲート58への入力２は、タイミング
波交差コンパレータ62の出力である。これは、タイミン
グ波基準電圧（ライン33）のある割合を合成タイミング
波信号；ライン39（タイミング波の整流「和」、図１
１）と比較している。
下（ディップ）コンパレータ56は、リセットされる。ラ
イン遮断の間、ランプクランプ検出コンパレータ60の出
力がハイ状態になると、NANDゲート58への入力１は、ハ
イ状態になる。NANDゲート58への入力２は、タイミング
波交差コンパレータ62の出力である。これは、タイミン
グ波基準電圧（ライン33）のある割合を合成タイミング
波信号；ライン39（タイミング波の整流「和」、図１
１）と比較している。
【０１８３】ライン遮断中は、上述した初期のハングオ
バー期間の後、合成タイミング波（ライン39）はゼロに
下がり、従って、タイミング波交差コンパレータ62の出
力はロウ状態となる。この出力は、ライン電圧が復旧す
るまでは、ロウ状態に保持され；出力は、その（復旧）
時に、ハイ状態になる。NANDゲート58の入力２は、その
時、ハイ状態になり、NANDゲート58の出力はロウ状態に
なる。
バー期間の後、合成タイミング波（ライン39）はゼロに
下がり、従って、タイミング波交差コンパレータ62の出
力はロウ状態となる。この出力は、ライン電圧が復旧す
るまでは、ロウ状態に保持され；出力は、その（復旧）
時に、ハイ状態になる。NANDゲート58の入力２は、その
時、ハイ状態になり、NANDゲート58の出力はロウ状態に
なる。
【０１８４】これが起きる時、VoリセットMOSFET M24
は、オン状態に変わり、Vo蓄積キャパシタC1の蓄積電圧
を放電させる。同時に、ヒステリシスリセットMOSFET M
26は、オフ状態に変わる。電圧低下（ディップ）コンパ
レータ56の正の入力端子は、その際、負の入力端子より
高くなり、かつその出力はハイ状態になる。
は、オン状態に変わり、Vo蓄積キャパシタC1の蓄積電圧
を放電させる。同時に、ヒステリシスリセットMOSFET M
26は、オフ状態に変わる。電圧低下（ディップ）コンパ
レータ56の正の入力端子は、その際、負の入力端子より
高くなり、かつその出力はハイ状態になる。
【０１８５】ランプクランプイネーブルMOSFET M8は、
オン状態となり、局所ランプクランプ閉ループ回路32の
デイネーブル化（無効化）がなされる。ランプ誤差増幅
器の出力は増大し、ランプクランプ検出コンパレータ60
の出力はロウ状態になり、Vo誤差放電MOSFET M15をオフ
状態に変える。NANDゲート58の出力はハイ状態になり、
VoリセットMOSFET M24はオフ状態に変わり、かつVo蓄積
キャパシタC1は、−k×VoFBへ再充電される。通常動作
は、その際、再び保持される。
オン状態となり、局所ランプクランプ閉ループ回路32の
デイネーブル化（無効化）がなされる。ランプ誤差増幅
器の出力は増大し、ランプクランプ検出コンパレータ60
の出力はロウ状態になり、Vo誤差放電MOSFET M15をオフ
状態に変える。NANDゲート58の出力はハイ状態になり、
VoリセットMOSFET M24はオフ状態に変わり、かつVo蓄積
キャパシタC1は、−k×VoFBへ再充電される。通常動作
は、その際、再び保持される。
【０１８６】出力電圧の動的調整時の電圧低下（ディッ
プ） 出力電圧基準；−VoREFが急速に、十分な程度減少する
時（即ち、それが、より小さな負の値に変化する時）、
出力電圧Voは減少し、電圧低下（ディップ）コンパレー
タ56が動作する。これは、電圧低下（ディップ）が入力
ライン電圧の消失に起因する場合と同じく、ランプ電圧
VRAMPをクランプし、誤差電圧（C28）をゼロへリセット
する。その際、SCR導通（点弧）角は、一時的に遅れ過
ぎ、出力電圧は、設定値を割り込むことになる。
プ） 出力電圧基準；−VoREFが急速に、十分な程度減少する
時（即ち、それが、より小さな負の値に変化する時）、
出力電圧Voは減少し、電圧低下（ディップ）コンパレー
タ56が動作する。これは、電圧低下（ディップ）が入力
ライン電圧の消失に起因する場合と同じく、ランプ電圧
VRAMPをクランプし、誤差電圧（C28）をゼロへリセット
する。その際、SCR導通（点弧）角は、一時的に遅れ過
ぎ、出力電圧は、設定値を割り込むことになる。
【０１８７】しかしながら、入力ライン電圧とタイミン
グ波はなお存在するので、タイミング波交差コンパレー
タ62の出力は、ハイ状態に保持される、又は留まり、そ
れは、Vo蓄積キャパシタC1に蓄積される電圧を速やかに
放電させ、電圧低下（ディップ）コンパレータ56をリセ
ットする。これは、ランプ電圧VRAMPをクランプせず、V
o誤差放電MOSFET M15をオフ状態に変え、ランプ電圧VRA
MPが、出力電圧Voを設定値に復するように駆動すること
を可能とする。
グ波はなお存在するので、タイミング波交差コンパレー
タ62の出力は、ハイ状態に保持される、又は留まり、そ
れは、Vo蓄積キャパシタC1に蓄積される電圧を速やかに
放電させ、電圧低下（ディップ）コンパレータ56をリセ
ットする。これは、ランプ電圧VRAMPをクランプせず、V
o誤差放電MOSFET M15をオフ状態に変え、ランプ電圧VRA
MPが、出力電圧Voを設定値に復するように駆動すること
を可能とする。
【０１８８】この時点で、調整回路34は、出力電圧Voを
新たな設定値へと調整することを試みる（その時、ラン
プ電圧VRAMPは、その最大値に向かって上昇を続け
る）。そのため、出力電圧Voは、落ち込むことになる。
出力電圧Voの突発的な大きな減少を除くことで、落ち込
みを防止することができる。従って、もし−VoREFの変
化が、Vo蓄積キャパシタC1の放電速度を明らかに「オー
バーテイク（凌駕）」することがない速度で起こるなら
ば、電圧低下（ディップ）コンパレータの動作は防止さ
れる。
新たな設定値へと調整することを試みる（その時、ラン
プ電圧VRAMPは、その最大値に向かって上昇を続け
る）。そのため、出力電圧Voは、落ち込むことになる。
出力電圧Voの突発的な大きな減少を除くことで、落ち込
みを防止することができる。従って、もし−VoREFの変
化が、Vo蓄積キャパシタC1の放電速度を明らかに「オー
バーテイク（凌駕）」することがない速度で起こるなら
ば、電圧低下（ディップ）コンパレータの動作は防止さ
れる。
【０１８９】UV／相 損失−禁止回路 ソフトスタート回路17は、好ましくはUV／相 損失−禁
止回路70を具える（図１２）。UV／相 損失−禁止回路
70は、主Vdd電力供給電圧が、設定最小値を下回る時、
ロウ状態となるUV（under voltage）信号を供給する。
これは、初期の電力投入期または入力ライン電圧が引き
続き消失した間に起こる。ロウUV信号は、初期の電力投
入期に急速充電MOSFET M23（図１１）をオン状態にし、
VPK蓄積キャパシタC6が、急速にVPKに充電されるのを可
能とし、R224の遅延動作を抑制する。
止回路70を具える（図１２）。UV／相 損失−禁止回路
70は、主Vdd電力供給電圧が、設定最小値を下回る時、
ロウ状態となるUV（under voltage）信号を供給する。
これは、初期の電力投入期または入力ライン電圧が引き
続き消失した間に起こる。ロウUV信号は、初期の電力投
入期に急速充電MOSFET M23（図１１）をオン状態にし、
VPK蓄積キャパシタC6が、急速にVPKに充電されるのを可
能とし、R224の遅延動作を抑制する。
【０１９０】UV／相 損失−禁止回路70は、（i）UV信
号（ライン74）がロウ状態の時、または（ii）相 損失
積分キャパシタC26が、設定値より下回るまで放電され
る時にロウ状態となる、UV／相 損失信号（ライン72）
を供給する。これは、一つの入力相が、約３／２周期を
超える間消失する場合である。
号（ライン74）がロウ状態の時、または（ii）相 損失
積分キャパシタC26が、設定値より下回るまで放電され
る時にロウ状態となる、UV／相 損失信号（ライン72）
を供給する。これは、一つの入力相が、約３／２周期を
超える間消失する場合である。
【０１９１】UV／相 損失信号（ライン72）がロウ状態
の時、クランプイネーブルMOSFET M8は、オフ状態にス
イッチされ、閉ループランプクランプ回路32は、ランプ
電圧VRAMPをVoFBの所定割合へクランプする。タイミン
グ波コンパレータ（具体的には、図１１のI1）の出力も
同様にロウ状態とされ、SCR点弧パルス（具体的には、
ライン37）を抑制する。
の時、クランプイネーブルMOSFET M8は、オフ状態にス
イッチされ、閉ループランプクランプ回路32は、ランプ
電圧VRAMPをVoFBの所定割合へクランプする。タイミン
グ波コンパレータ（具体的には、図１１のI1）の出力も
同様にロウ状態とされ、SCR点弧パルス（具体的には、
ライン37）を抑制する。
【０１９２】ライン消失検出回路 ソフトスタート回路17は、好ましくはライン消失検出回
路78を具え（図１２）、かつ以下の機能を果たす。
路78を具え（図１２）、かつ以下の機能を果たす。
【０１９３】単相損失の検出と停止 一入力相が消失した際に、ライン周波数の二倍周波数
で、固定時間幅のパルス列が、相損失放電MOSFET M19の
ゲートに供給される。MOSFET M19がオンされる度に、相
損失積分キャパシタC26は、所定量放電される。放電
パルスに挟まれた間での、R168を介するC26の再充電
は、時定数C26×R168は、半周期より遥かに長いため、
相対的に僅かである。
で、固定時間幅のパルス列が、相損失放電MOSFET M19の
ゲートに供給される。MOSFET M19がオンされる度に、相
損失積分キャパシタC26は、所定量放電される。放電
パルスに挟まれた間での、R168を介するC26の再充電
は、時定数C26×R168は、半周期より遥かに長いため、
相対的に僅かである。
【０１９４】２〜３の連続した単相損失パルスの後に
は、相損失禁止コンパレータ76の出力がロウ状態になる
に十分な程相損失積分キャパシタC26は放電される。こ
れが、ランプ電圧VRAMPをクランプし、SCR点弧パルスを
デイネーブル化（無効化）する、ランプクランプ回路32
をイネーブル化（有効化）する。
は、相損失禁止コンパレータ76の出力がロウ状態になる
に十分な程相損失積分キャパシタC26は放電される。こ
れが、ランプ電圧VRAMPをクランプし、SCR点弧パルスを
デイネーブル化（無効化）する、ランプクランプ回路32
をイネーブル化（有効化）する。
【０１９５】SCRの停止に到るまでに２または３の連続
する単相損失パルスが必要であることは、好ましからざ
る誤動作を防止する。単相が消失した際、整流器を速や
かに停止することが重要なのは、もし出力電圧Voを比較
的に低い水準に調整しており、かつ消失している相は復
旧した場合、再投入時導通（点弧）角は過度に伸長され
ることがあり、出力電圧Voの大きなジャンプおよびDCバ
ス・キャパシタCへの過度の再充電電流の原因となるか
らである。
する単相損失パルスが必要であることは、好ましからざ
る誤動作を防止する。単相が消失した際、整流器を速や
かに停止することが重要なのは、もし出力電圧Voを比較
的に低い水準に調整しており、かつ消失している相は復
旧した場合、再投入時導通（点弧）角は過度に伸長され
ることがあり、出力電圧Voの大きなジャンプおよびDCバ
ス・キャパシタCへの過度の再充電電流の原因となるか
らである。
【０１９６】固定時間幅の単相損失パルス列は、合成タ
イミング波（ライン39）をVPKの割合と比較する３−相
／１−相コンパレータ80により得られる。通常動作中
は、合成タイミング波（ライン39）は、VPKの設定割合
より常に大きいため、３−相／１−相コンパレータ80の
出力は、定常的にハイ状態である。しかしながら、もし
一つの相が消失したなたば、３−相／１−相コンパレー
タ80の出力は、ライン周波数の二倍周波数で切り替わ
る。
イミング波（ライン39）をVPKの割合と比較する３−相
／１−相コンパレータ80により得られる。通常動作中
は、合成タイミング波（ライン39）は、VPKの設定割合
より常に大きいため、３−相／１−相コンパレータ80の
出力は、定常的にハイ状態である。しかしながら、もし
一つの相が消失したなたば、３−相／１−相コンパレー
タ80の出力は、ライン周波数の二倍周波数で切り替わ
る。
【０１９７】３−相／１−相コンパレータ80の出力がロ
ウ状態に切り替わると、C23に印加される電圧は放電さ
れる、但し、コンパレータ80の出力がロウ状態でいる限
り、これは単相損失コンパレータ82の出力（D26により
ロウ状態にされている）に影響を与えない。
ウ状態に切り替わると、C23に印加される電圧は放電さ
れる、但し、コンパレータ80の出力がロウ状態でいる限
り、これは単相損失コンパレータ82の出力（D26により
ロウ状態にされている）に影響を与えない。
【０１９８】３−相／１−相コンパレータ80の出力がハ
イ状態に切り替わると、単相損失コンパレータ82の出力
は、単相損失コンパレータ82のスイッチング閾値として
設定されている時間（R234によりC23を充電するに要す
る時間により決定される）で、ハイ状態になる。この時
点で、このコンパレータの出力はロウ状態になる。
イ状態に切り替わると、単相損失コンパレータ82の出力
は、単相損失コンパレータ82のスイッチング閾値として
設定されている時間（R234によりC23を充電するに要す
る時間により決定される）で、ハイ状態になる。この時
点で、このコンパレータの出力はロウ状態になる。
【０１９９】単相損失コンパレータ82の出力がハイ状態
である時（即ち、一つの入力相は消失している時）、MO
SFET M18は、設定された時間幅で、一周期に二度オン状
態になる。光カプラーの入力をグラウンド（正極）と１
−相損失端子（ライン40）の間に結合できる。これは、
一つの入力相の消失中、オンとオフが切り替わる絶縁さ
れたフィードバック信号を与える。相損失積分器放電MO
SFET M19は、１−相停止デイネーブル化（無効化）端子
（ライン41）をVssに結合することで、デイネーブル化
（無効化）できる。
である時（即ち、一つの入力相は消失している時）、MO
SFET M18は、設定された時間幅で、一周期に二度オン状
態になる。光カプラーの入力をグラウンド（正極）と１
−相損失端子（ライン40）の間に結合できる。これは、
一つの入力相の消失中、オンとオフが切り替わる絶縁さ
れたフィードバック信号を与える。相損失積分器放電MO
SFET M19は、１−相停止デイネーブル化（無効化）端子
（ライン41）をVssに結合することで、デイネーブル化
（無効化）できる。
【０２００】三相損失の検出 通常動作中は、３−相／１−相コンパレータ80の出力は
ハイ状態、M22はオン状態、三相損失コンパレータ84の
出力はハイ状態、M21はオン状態である。もし、３−相
電力は消失すると、三相損失コンパレータ84の出力は、
約１ 1/2周期間の遅延後（遅延はR240およびC32で設定
される）、ロウ状態になる。このコンパレータ84の出力
がロウ状態になると、M21がオフ状態にスイッチされ
る。
ハイ状態、M22はオン状態、三相損失コンパレータ84の
出力はハイ状態、M21はオン状態である。もし、３−相
電力は消失すると、三相損失コンパレータ84の出力は、
約１ 1/2周期間の遅延後（遅延はR240およびC32で設定
される）、ロウ状態になる。このコンパレータ84の出力
がロウ状態になると、M21がオフ状態にスイッチされ
る。
【０２０１】絶縁されたフィードバック信号を与えるた
めに、光カプラーの入力をグラウンド（正極）と３−相
損失端子（ライン85）の間に結合できる。３−相電力が
存在する時、M21はオン状態で、この光カプラーは通電
状態にある。３−相電力が消失する時、M21はオフ状態
で、光カプラーは非通電状態となる。
めに、光カプラーの入力をグラウンド（正極）と３−相
損失端子（ライン85）の間に結合できる。３−相電力が
存在する時、M21はオン状態で、この光カプラーは通電
状態にある。３−相電力が消失する時、M21はオフ状態
で、光カプラーは非通電状態となる。
【０２０２】三相損失コンパレータ84の出力は、VPK放
電MOSFET M20のゲートを駆動するレベルシフトコンパレ
ータ86に供給される。３−相電力の損失が検出される
時、レベルシフトコンパレータ86の出力はロウ状態にな
り、VPK放電MOSFET M20をオフ状態に変え、VPK記録キャ
パシタC6の放電を阻止する（図１１）。
電MOSFET M20のゲートを駆動するレベルシフトコンパレ
ータ86に供給される。３−相電力の損失が検出される
時、レベルシフトコンパレータ86の出力はロウ状態にな
り、VPK放電MOSFET M20をオフ状態に変え、VPK記録キャ
パシタC6の放電を阻止する（図１１）。
【０２０３】１−相／３−相端子（ライン87）を１−相
損失端子（ライン40）を結合することで、グラウンドと
３−相損失端子（ライン85）の間に結合された一つ光ア
イソレータは１−相および３−相損失の双方について複
合された信号を与える。光カプラーの継続した通電は、
通常動作を意味し、一方光カプラーの切り替わりは、一
つの入力相が消失していることを意味する。光カプラー
の継続した非通電は、三つの入力相全てが消失している
ことを意味する。
損失端子（ライン40）を結合することで、グラウンドと
３−相損失端子（ライン85）の間に結合された一つ光ア
イソレータは１−相および３−相損失の双方について複
合された信号を与える。光カプラーの継続した通電は、
通常動作を意味し、一方光カプラーの切り替わりは、一
つの入力相が消失していることを意味する。光カプラー
の継続した非通電は、三つの入力相全てが消失している
ことを意味する。
【０２０４】特定用途単相動作 ソフトスタート回路17は、１−相SCRブリッヂの特定用
途動作を設定できる。ＵおよびＶ入力端子は、単相AC電
源へ結合され、一方Ｗ入力端子へは何も結合しない（図
１０）。選択された１−相端子（ライン21）はVssへ結
合される。
途動作を設定できる。ＵおよびＶ入力端子は、単相AC電
源へ結合され、一方Ｗ入力端子へは何も結合しない（図
１０）。選択された１−相端子（ライン21）はVssへ結
合される。
【０２０５】これは、以下の効果を有する：図１０を参
照すると、ＶＷ′、ＷＶ′、WU′およびUＷ′はVssとさ
れ、UVおよびVUライン電圧をそれぞれ表すUV′およびV
U′のみが有効な信号として残されている。図１１を参
照すると、ラインUV′およびUＷ′のダイオードORは、U
Vライン電圧の正半周期を表す正180°半正弦波であり、
ならびにラインVW′およびVU′のダイオードORは、UVラ
イン電圧の負半周期を表す正180°半正弦波である。
照すると、ＶＷ′、ＷＶ′、WU′およびUＷ′はVssとさ
れ、UVおよびVUライン電圧をそれぞれ表すUV′およびV
U′のみが有効な信号として残されている。図１１を参
照すると、ラインUV′およびUＷ′のダイオードORは、U
Vライン電圧の正半周期を表す正180°半正弦波であり、
ならびにラインVW′およびVU′のダイオードORは、UVラ
イン電圧の負半周期を表す正180°半正弦波である。
【０２０６】そして、積分器C1は、U SCR導通（点弧）
角のための180°タイミング波を与える。V相端子の積分
器は、V SCR導通（点弧）角のための180°タイミング波
を与える。W相端子の積分器は、入力が無く、タイミン
グ波を与えない。
角のための180°タイミング波を与える。V相端子の積分
器は、V SCR導通（点弧）角のための180°タイミング波
を与える。W相端子の積分器は、入力が無く、タイミン
グ波を与えない。
【０２０７】図１１を参照すると、MOSFET M16はオフ状
態であり、R65をR223との並列接続から切り離し、VPK放
電抵抗の総抵抗値を増加させている。単相動作におい
て、放電抵抗が所定値の場合、VPK蓄積キャパシタC6の
電圧降下は、三相動作の際より大きくなる。単相動作に
おいては、より高い値の放電抵抗が、VPKと比例し、三
相動作において得られる値と同じ値のVPK蓄積キャパシ
タC6電圧を与える。
態であり、R65をR223との並列接続から切り離し、VPK放
電抵抗の総抵抗値を増加させている。単相動作におい
て、放電抵抗が所定値の場合、VPK蓄積キャパシタC6の
電圧降下は、三相動作の際より大きくなる。単相動作に
おいては、より高い値の放電抵抗が、VPKと比例し、三
相動作において得られる値と同じ値のVPK蓄積キャパシ
タC6電圧を与える。
【０２０８】MOSFET M11がオン状態に変わる。これは、
R179をR85に並列接続し、ウォッチドック（監視）コン
パレータ（具体的には、U相のE1）のスイッチング閾値
電圧を減少させる。ウォッチドック（監視）タイム−ア
ウト時間は、そのため三相動作の際には240°タイミン
グ波であったものが、単相動作における180°タイミン
グ波と同程度に減少する。
R179をR85に並列接続し、ウォッチドック（監視）コン
パレータ（具体的には、U相のE1）のスイッチング閾値
電圧を減少させる。ウォッチドック（監視）タイム−ア
ウト時間は、そのため三相動作の際には240°タイミン
グ波であったものが、単相動作における180°タイミン
グ波と同程度に減少する。
【０２０９】図１２を参照すると、相損失放電MOSFET M
19はオフ状態である。単相動作の際、起こり易いM19の
切り替わりを防いでいる。もし切り替わりが起こると、
C26が放電され、相損失禁止コンパレータ76は、ロウ状
態となり、SCR導通（点弧）パルスが、抑制されてしま
う。
19はオフ状態である。単相動作の際、起こり易いM19の
切り替わりを防いでいる。もし切り替わりが起こると、
C26が放電され、相損失禁止コンパレータ76は、ロウ状
態となり、SCR導通（点弧）パルスが、抑制されてしま
う。
【０２１０】ライン電圧振幅の影響 設定されたライン周波数において、タイミング波（具体
的には、C1などの積分器の出力）、VPK、VPKL−L、VoFB
の最大値、およびランプ電圧VRAMP（即ち、ＶＰＫ）
は、それらの大きさは、ＡＣライン電圧と直接比例して
おり、ACライン電圧により定まっている。上記の信号全
ての大きさは、相互に依存し、ライン電圧に依存して変
化するので、それらは、常に互い対する相対的な大きさ
は同じになる。
的には、C1などの積分器の出力）、VPK、VPKL−L、VoFB
の最大値、およびランプ電圧VRAMP（即ち、ＶＰＫ）
は、それらの大きさは、ＡＣライン電圧と直接比例して
おり、ACライン電圧により定まっている。上記の信号全
ての大きさは、相互に依存し、ライン電圧に依存して変
化するので、それらは、常に互い対する相対的な大きさ
は同じになる。
【０２１１】SCR導通（点弧）角は、これらの信号の相
対値で決定されるため、ならびにこれらの相対値は変化
しないため、システム動作は、下記する点では、ライン
電圧振幅に依存しない。
対値で決定されるため、ならびにこれらの相対値は変化
しないため、システム動作は、下記する点では、ライン
電圧振幅に依存しない。
【０２１２】１． ランプ電圧VRAMP（そのライン電圧
における最大値を単位として）と出力電圧Vo（そのライ
ン電圧における最大値を単位として）の関係 ２． １の結果として、ランプ−アップ時間は、ライン
電圧振幅に依存しない。
における最大値を単位として）と出力電圧Vo（そのライ
ン電圧における最大値を単位として）の関係 ２． １の結果として、ランプ−アップ時間は、ライン
電圧振幅に依存しない。
【０２１３】３． 誤差電圧（そのライン電圧における
最大値を単位として）と出力電圧Vo（そのライン電圧に
おける最大値を単位として）の関係 ４． ３の結果として、電圧調整ループ利得は、ライン
電圧振幅に依存しない。
最大値を単位として）と出力電圧Vo（そのライン電圧に
おける最大値を単位として）の関係 ４． ３の結果として、電圧調整ループ利得は、ライン
電圧振幅に依存しない。
【０２１４】５． −VoFB（図１２）（そのライン電圧
における最大値を単位として）とランプ電圧VRAMPがク
ランプされる電圧レベル（そのライン電圧におけるラン
プ電圧VRAMPの最大値を単位として）の関係 ６． ５の結果として、ライン損失後の再投入時導通
（点弧）角は、Vo最大値を単位として、Voの何れの設定
値においても、一定に保たれる。
における最大値を単位として）とランプ電圧VRAMPがク
ランプされる電圧レベル（そのライン電圧におけるラン
プ電圧VRAMPの最大値を単位として）の関係 ６． ５の結果として、ライン損失後の再投入時導通
（点弧）角は、Vo最大値を単位として、Voの何れの設定
値においても、一定に保たれる。
【０２１５】ライン周波数の影響 ソフトスタート回路17は、50あるいは60 Hzの何れでも
動作する。ライン周波数は、その動作に対し、以下の影
響を持っている。
動作する。ライン周波数は、その動作に対し、以下の影
響を持っている。
【０２１６】50 Hzにおいて、タイミング波の大きさ
（同じくVPKおよびランプ電圧VRAMPの最大値）は、60 H
zにおける値の６/5＝1.2倍である。従って、誤差バッフ
ァ増幅器48の誤差電圧におけるある変動は、比例的に、
60 Hzにおける値よりも小さな出力電圧の変動を引き起
こす。50 Hzにおけるループ利得は、そのため、60 Hzに
おける値の1/1.2＝0.833倍である。これは、幸いなこと
にも、閉ループ電圧調整回路の動作に対して、無視でき
る程度の影響しか持たない。
（同じくVPKおよびランプ電圧VRAMPの最大値）は、60 H
zにおける値の６/5＝1.2倍である。従って、誤差バッフ
ァ増幅器48の誤差電圧におけるある変動は、比例的に、
60 Hzにおける値よりも小さな出力電圧の変動を引き起
こす。50 Hzにおけるループ利得は、そのため、60 Hzに
おける値の1/1.2＝0.833倍である。これは、幸いなこと
にも、閉ループ電圧調整回路の動作に対して、無視でき
る程度の影響しか持たない。
【０２１７】50 Hzにおけるウォッチドック（監視）ラ
ンプ電圧の大きさ（具体的には、C5での）は、60 Hzに
おける値の1.2倍である。ウォッチドック（監視）コン
パレータ（具体的には、E1）のスイッチング閾値は、50
Hzにおいて、ウォッチドック（監視）ランプのピーク
値より若干（約10％）高く設定する。そのため、60 Hz
においては、ウォッチドック（監視）ランプのピーク値
とスイッチング閾値の間のマージンは、約32％まで増大
する。従って、60 Hzにおいて、ウォッチドック（監
視）動作により停止されるまでに、タイミング波は、約
72°行き過ぎることになる（50 Hzにおいては、約24°
であるのに対して）。60 Hzにおいて、より大きな行き
過ぎは、タイミング波積分器C1の出力の増加を引き起こ
し、その結果、過渡的なライン電圧損失の間におけるVP
Kの増大を引き起こす。逆に、これは、50 Hzに対して60
Hzにおいては、入力ライン電圧が復旧する際、ある程
度遅延した（ライン損失後の）再投入時導通（点弧）角
および出力電圧Voの回復における遅延の増大を意味す
る。
ンプ電圧の大きさ（具体的には、C5での）は、60 Hzに
おける値の1.2倍である。ウォッチドック（監視）コン
パレータ（具体的には、E1）のスイッチング閾値は、50
Hzにおいて、ウォッチドック（監視）ランプのピーク
値より若干（約10％）高く設定する。そのため、60 Hz
においては、ウォッチドック（監視）ランプのピーク値
とスイッチング閾値の間のマージンは、約32％まで増大
する。従って、60 Hzにおいて、ウォッチドック（監
視）動作により停止されるまでに、タイミング波は、約
72°行き過ぎることになる（50 Hzにおいては、約24°
であるのに対して）。60 Hzにおいて、より大きな行き
過ぎは、タイミング波積分器C1の出力の増加を引き起こ
し、その結果、過渡的なライン電圧損失の間におけるVP
Kの増大を引き起こす。逆に、これは、50 Hzに対して60
Hzにおいては、入力ライン電圧が復旧する際、ある程
度遅延した（ライン損失後の）再投入時導通（点弧）角
および出力電圧Voの回復における遅延の増大を意味す
る。
【０２１８】低出力周波数 ソフトスタート回路17の電圧制御機能は、整流器の出力
電圧Voから供給を受けるモーター駆動インバータの出力
電流を、低い出力周波数において増加させることができ
る。しばしば、この電流の増加は、所定のモーター回転
におけるインバータダイサイズの縮小を引き起こすに十
分なぼどに顕著である。更に、利点であるが、多くの場
合、ダイサイズにおける負担を負うことなく、全速時の
値を上回る低速スタート時トルクを増加することが可能
である。
電圧Voから供給を受けるモーター駆動インバータの出力
電流を、低い出力周波数において増加させることができ
る。しばしば、この電流の増加は、所定のモーター回転
におけるインバータダイサイズの縮小を引き起こすに十
分なぼどに顕著である。更に、利点であるが、多くの場
合、ダイサイズにおける負担を負うことなく、全速時の
値を上回る低速スタート時トルクを増加することが可能
である。
【０２１９】低いモーター速度において、インバータIG
BTの瞬間的な接合温度は、低周波数モーター電流の振幅
変動に繋がる傾向がある。低速では、出力サイクル時間
を超えた接合温度の平均は殆どないため、高速より低速
においては、許容インバータ出力電圧は、顕著に小さく
なる。
BTの瞬間的な接合温度は、低周波数モーター電流の振幅
変動に繋がる傾向がある。低速では、出力サイクル時間
を超えた接合温度の平均は殆どないため、高速より低速
においては、許容インバータ出力電圧は、顕著に小さく
なる。
【０２２０】もし低速においてDCバス電圧が抑えられる
ならば、対応して、インバータスイッチングロスも抑え
られる。与えられたピークTJ−Cにおいて、全バス電圧
時の許容値に従って、インバータ出力電流を増加させる
ことができる。抑制したバス電圧において、低速におけ
る出力電流の増加は、インバータスイッチングロスが顕
著であるような設計を行う時、最大の利点となる。
ならば、対応して、インバータスイッチングロスも抑え
られる。与えられたピークTJ−Cにおいて、全バス電圧
時の許容値に従って、インバータ出力電流を増加させる
ことができる。抑制したバス電圧において、低速におけ
る出力電流の増加は、インバータスイッチングロスが顕
著であるような設計を行う時、最大の利点となる。
【０２２１】なお、説明および図示の煩雑さを軽減する
観点から、本発明の好ましい態様のみにつき、以上に述
べた。これは、本発明が、上記の明示された事項に限定
される、それ以外を除外するものであることを意図する
ものではない。上述の開示に従い、多くの変形ならびに
多様化を行い本発明を実施することができる。本発明の
技術的範囲は、これら具体的に記述した例に限られるも
のでなく、本願明細書全体によって詳細な説明がなされ
ている特許請求の範囲の記載に基づき理解されるべきも
のである。
観点から、本発明の好ましい態様のみにつき、以上に述
べた。これは、本発明が、上記の明示された事項に限定
される、それ以外を除外するものであることを意図する
ものではない。上述の開示に従い、多くの変形ならびに
多様化を行い本発明を実施することができる。本発明の
技術的範囲は、これら具体的に記述した例に限られるも
のでなく、本願明細書全体によって詳細な説明がなされ
ている特許請求の範囲の記載に基づき理解されるべきも
のである。
【０２２２】
【発明の効果】本発明によれば、ダイオードとラッチ動
作が可能なMOSゲートスイッチを組み合わせて構成され
る整流器ブリッジを用いて、単相又はそれより多い相を
有するAC電源よりDC電力への変換を行う整流器回路制御
のためのソフトスタート回路において、当該ソフトスタ
ート回路は、（i）該DC出力電圧が、低い初期値から相
対的に高い最終値へと実質的に直線的に上昇する、且つ
（ii）DC出力端間を結合するバス・キャパシタへの充電
電流を制御するべく、前記ラッチ動作が可能なMOSゲー
トスイッチ個々の導通（点弧）角の制御動作が可能であ
ることを特徴とする構成をとるので、整流器回路を極め
て有効にスタートアップ時に突入電流から保護し、動作
期間に短絡から保護する。加えて、前記の効果を達成す
る上で、大きなコスト・プレミアムを要しないという利
点を持つ。加えて、本発明のソフトスタート回路を適用
した自蔵(self-contained)ブリッジ整流器回路は、AC電
源の周波数、振幅による影響を排除した安定な動作が達
成できる利点を持ち、更には、該整流器回路により得ら
れるDC電力を、モーター駆動インバータなどのDC電流源
に利用すると、該インバータ出力の周波数が低い際に
も、安定した動作をさせることができ、その回路設計を
容易にする付加的な利点も生じる。
作が可能なMOSゲートスイッチを組み合わせて構成され
る整流器ブリッジを用いて、単相又はそれより多い相を
有するAC電源よりDC電力への変換を行う整流器回路制御
のためのソフトスタート回路において、当該ソフトスタ
ート回路は、（i）該DC出力電圧が、低い初期値から相
対的に高い最終値へと実質的に直線的に上昇する、且つ
（ii）DC出力端間を結合するバス・キャパシタへの充電
電流を制御するべく、前記ラッチ動作が可能なMOSゲー
トスイッチ個々の導通（点弧）角の制御動作が可能であ
ることを特徴とする構成をとるので、整流器回路を極め
て有効にスタートアップ時に突入電流から保護し、動作
期間に短絡から保護する。加えて、前記の効果を達成す
る上で、大きなコスト・プレミアムを要しないという利
点を持つ。加えて、本発明のソフトスタート回路を適用
した自蔵(self-contained)ブリッジ整流器回路は、AC電
源の周波数、振幅による影響を排除した安定な動作が達
成できる利点を持ち、更には、該整流器回路により得ら
れるDC電力を、モーター駆動インバータなどのDC電流源
に利用すると、該インバータ出力の周波数が低い際に
も、安定した動作をさせることができ、その回路設計を
容易にする付加的な利点も生じる。
【図１】本発明による整流器回路制御のためのソフトス
タート回路が適用されるブリッジ型整流器回路の構成概
要を示すブロック図である。
タート回路が適用されるブリッジ型整流器回路の構成概
要を示すブロック図である。
【図２】本発明による整流器回路において、ソフトスタ
ート回路およびその周辺コンポーネントと共に、整流器
回路を構成する整流器ブリッジ、スナバ回路、SCRドラ
イバ回路、直流電源回路の一例を示す部分ブロック図で
ある。
ート回路およびその周辺コンポーネントと共に、整流器
回路を構成する整流器ブリッジ、スナバ回路、SCRドラ
イバ回路、直流電源回路の一例を示す部分ブロック図で
ある。
【図３】本発明のソフトスタート回路の具体例におい
て、ライン電圧処理回路に関し、ディスクリート回路コ
ンポーネントが実装されている部分回路構成を示す概略
図である。
て、ライン電圧処理回路に関し、ディスクリート回路コ
ンポーネントが実装されている部分回路構成を示す概略
図である。
【図４】本発明のソフトスタート回路の具体例におい
て、タイミング波回路に関し、ディスクリート回路コン
ポーネントが実装されている部分回路構成を示す概略図
である。
て、タイミング波回路に関し、ディスクリート回路コン
ポーネントが実装されている部分回路構成を示す概略図
である。
【図５】本発明のソフトスタート回路の具体例におい
て、SCRタイミングコンパレータ回路を含む部分に関
し、ディスクリート回路コンポーネントが実装されてい
る部分回路構成を示す概略図である。
て、SCRタイミングコンパレータ回路を含む部分に関
し、ディスクリート回路コンポーネントが実装されてい
る部分回路構成を示す概略図である。
【図６】本発明のソフトスタート回路の具体例におい
て、ウォッチドッグ回路を含む部分に関し、ディスクリ
ート回路コンポーネントが実装されている部分回路構成
を示す概略図である。
て、ウォッチドッグ回路を含む部分に関し、ディスクリ
ート回路コンポーネントが実装されている部分回路構成
を示す概略図である。
【図７】本発明のソフトスタート回路の具体例におい
て、閉ループ電圧調整回路に関し、ディスクリート回路
コンポーネントが実装されている部分回路構成を示す概
略図である。
て、閉ループ電圧調整回路に関し、ディスクリート回路
コンポーネントが実装されている部分回路構成を示す概
略図である。
【図８】本発明のソフトスタート回路の具体例におい
て、ライン損失検出回路に関し、ディスクリート回路コ
ンポーネントが実装されている部分回路構成を示す概略
図である。
て、ライン損失検出回路に関し、ディスクリート回路コ
ンポーネントが実装されている部分回路構成を示す概略
図である。
【図９】本発明のソフトスタート回路の具体例におい
て、電圧低下回路を含む部分に関し、ディスクリート回
路コンポーネントが実装されている部分回路構成を示す
概略図である。
て、電圧低下回路を含む部分に関し、ディスクリート回
路コンポーネントが実装されている部分回路構成を示す
概略図である。
【図１０】本発明のソフトスタート回路の具体例におい
て、ライン電圧処理回路、VPKL−L蓄積回路、ライン検
出回路に関し、部分的にその回路構成を示す簡略概略図
である。
て、ライン電圧処理回路、VPKL−L蓄積回路、ライン検
出回路に関し、部分的にその回路構成を示す簡略概略図
である。
【図１１】本発明のソフトスタート回路の具体例におい
て、タイミング波／ウォッチドッグ回路、SCRタイミン
グコンパレータ回路、VPK蓄積回路に関し、部分的にそ
の回路構成を示す簡略概略図である。
て、タイミング波／ウォッチドッグ回路、SCRタイミン
グコンパレータ回路、VPK蓄積回路に関し、部分的にそ
の回路構成を示す簡略概略図である。
【図１２】本発明のソフトスタート回路の具体例におい
て、ランプジェネレータ回路、閉ループ・ランプクラン
プ回路、電圧低下（ディップ）回路、閉ループ電圧調整
回路、ライン損失検出回路、単相損失禁止回路に関し、
部分的に回路構成を示す簡略概略図である。
て、ランプジェネレータ回路、閉ループ・ランプクラン
プ回路、電圧低下（ディップ）回路、閉ループ電圧調整
回路、ライン損失検出回路、単相損失禁止回路に関し、
部分的に回路構成を示す簡略概略図である。
【図１３】本発明のソフトスタート回路を具えた整流器
回路の動作を示す波形図であり、UV′、VU′信号および
U SCR、V SCR出力電圧を示す図である。
回路の動作を示す波形図であり、UV′、VU′信号および
U SCR、V SCR出力電圧を示す図である。
【図１４】本発明のソフトスタート回路を具えた整流器
回路の動作を示す波形図であり、UV′、UW′信号および
B1入力、B1出力、C1出力の波形を示す図である。
回路の動作を示す波形図であり、UV′、UW′信号および
B1入力、B1出力、C1出力の波形を示す図である。
【図１５】本発明のソフトスタート回路を具えた整流器
回路の動作を示す波形図であり、B1出力、C1出力、閾値
レベルおよびC5電圧の波形を示す図である。
回路の動作を示す波形図であり、B1出力、C1出力、閾値
レベルおよびC5電圧の波形を示す図である。
【図１６】本発明のソフトスタート回路を具えた整流器
回路の動作を示す波形図であり、C5電圧、その閾値レベ
ル、E1出力、電圧低下（ディップ）出力の波形を示す図
である。
回路の動作を示す波形図であり、C5電圧、その閾値レベ
ル、E1出力、電圧低下（ディップ）出力の波形を示す図
である。
【図１７】本発明のソフトスタート回路を具えた整流器
回路の動作を示す波形図であり、（a）C1出力、−Voの
低下（ディップ）および(b) C5電圧、単相損失時のU
V′、UW′信号の波形を示す図である。
回路の動作を示す波形図であり、（a）C1出力、−Voの
低下（ディップ）および(b) C5電圧、単相損失時のU
V′、UW′信号の波形を示す図である。
【図１８】本発明のソフトスタート回路を具えた整流器
回路の動作を示す波形図であり、VRAMP、ライン３３の
タイミング波基準信号および−Vo、C1出力の波形を示す
図である。
回路の動作を示す波形図であり、VRAMP、ライン３３の
タイミング波基準信号および−Vo、C1出力の波形を示す
図である。
【図１９】本発明のソフトスタート回路を具えた整流器
回路の動作を示す波形図であり、ライン損失と復旧時に
おけるC1出力、ライン損失信号および−Vo、ライン３３
出力の波形を示す図である。
回路の動作を示す波形図であり、ライン損失と復旧時に
おけるC1出力、ライン損失信号および−Vo、ライン３３
出力の波形を示す図である。
【図２０】本発明のソフトスタート回路を具えた整流器
回路の動作を示す波形図であり、ライン損失と復旧時に
おけるC1出力、ライン損失信号および−Vo、ライン３３
出力の波形を示す図である。
回路の動作を示す波形図であり、ライン損失と復旧時に
おけるC1出力、ライン損失信号および−Vo、ライン３３
出力の波形を示す図である。
２ ＡＣ電源 ３ 整流器ブリッジの出力 １１ 整流器ブリッジ １３ スナバ回路 １５ スナバ派生電源 １７ ソフトスタート回路 １９ ＳＣＲドライバ回路 ２０ ライン電圧処理回路 ２４ ライン検出回路 ２６ タイミング波／ウォッチドッグ回路 ２８ VPK蓄積回路 ３０ ランプジェネレータ回路 ３２ ランプクランプ回路 ３４ 閉ループ電圧調整回路 ３６ タイミング基準加算増幅器 ４４ 誤差極性コンパレータ ５０ タイミング基準クランプ増幅器 ５２ 反転コンパレータ ５４ 電圧低下（ディップ）回路 ７０ 単相損失禁止回路 ７８ ライン損失検出回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年８月２０日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正内容】
【図１２】
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正内容】
【図１３】
【手続補正１４】
【補正対象書類名】図面
【補正対象項目名】図１４
【補正方法】変更
【補正内容】
【図１４】
【手続補正１５】
【補正対象書類名】図面
【補正対象項目名】図１５
【補正方法】変更
【補正内容】
【図１５】
【手続補正１６】
【補正対象書類名】図面
【補正対象項目名】図１６
【補正方法】変更
【補正内容】
【図１６】
【手続補正１７】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】変更
【補正内容】
【図１７】
【手続補正１８】
【補正対象書類名】図面
【補正対象項目名】図１８
【補正方法】変更
【補正内容】
【図１８】
【手続補正１９】
【補正対象書類名】図面
【補正対象項目名】図１９
【補正方法】変更
【補正内容】
【図１９】
【手続補正２０】
【補正対象書類名】図面
【補正対象項目名】図２０
【補正方法】変更
【補正内容】
【図２０】
Claims (12)
- 【請求項１】 整流器回路制御のためのソフトスタート
回路であって、 単相又はそれより多い相を有するAC電源より、Vo＋節点
からVo−節点への間に出力電圧Voを有するDC電力への変
換を行う当該整流器回路は、（１）少なくともVo−節点
からVo＋節点への間に繋がれた第一及び第二の整流足、
当該各整流足は、ダイオード一つとラッチ動作が可能な
MOSゲートスイッチ一つを有し、その際、当該ダイオー
ドの負極は前記Vo−節点へ結合され、当該ダイオードの
正極は、交流入力節点において、ラッチ動作が可能なMO
Sゲートスイッチの一方の末端へ結合され、ラッチ動作
が可能なMOSゲートスイッチの他の末端は、Vo＋節点と
結合される；および（２）Vo＋節点からVo−節点への間
に繋がれたバス・キャパシタ、前記ラッチ動作が可能な
MOSゲートスイッチ個々の導通（点弧）角の制御動作が
可能な当該ソフトスタート回路を具えており、該ソフト
スタート回路は、（i）該出力電圧が、低い初期値から
相対的に高い最終値へと実質的に直線的に上昇する、且
つ（ii）前記バス・キャパシタへの充電電流を制御する
べく、前記ラッチ動作が可能なMOSゲートスイッチ個々
の導通（点弧）角の制御動作が可能であることを特徴と
する整流器回路制御のためのソフトスタート回路。 - 【請求項２】 ソフトスタート回路は、更に該単相又は
それより多い相を有するAC電源それぞれにつき、その最
初の半周期の積分値に対応するタイミング波を発生し、
該単相又はそれより多い相を有するAC電源が負の時は、
同時に該タイミング波をリセットする動作が可能な積分
器回路、 該タイミング波のピーク値に対応するピーク電圧VPKを
発生する動作が可能なピーク記憶回路、 前記VPKと実質的に等しい初期値から該初期値より低い
最終値へランプすることが可能なタイミングランプ信号
を発生する動作が可能なランプ回路、および前記タイミ
ングランプ信号の関数であるタイミング基準信号とそれ
ぞれのタイミング波が実質的に一致する時に立ち上るパ
ルス出力信号を発生し、該パルス出力信号は該ラッチ動
作が可能なMOSゲートスイッチ個々の導通（点弧）角の
制御を行う動作が可能なコンパレータ回路を含むことを
特徴とする請求項１に記載のソフトスタート回路。 - 【請求項３】 タイミングランプ信号は、恰も低い初期
値から相対的に高い最終値へ実質的に直線的に出力電圧
がランプするかのような実質的に放物線的であることを
特徴とする請求項２に記載のソフトスタート回路。 - 【請求項４】 ソフトスタート回路は、更に該タイミン
グ波が、所定の時間間隔内にリセットしない時、タイミ
ング波のリセットをする動作が可能なウォッチドック
（監視）回路を含むことを特徴とする請求項２に記載の
ソフトスタート回路。 - 【請求項５】 ウォッチドック（監視）回路は、実質的
に対応するタイミング波と合せて立ち上るそれぞれのウ
ォッチドック（監視）ランプ信号を発生する動作が可能
であり、対応するウォッチドック（監視）ランプ信号が
閾値に達した時、該ウォッチドック（監視）回路は、タ
イミング波のリセットをするものであることを特徴とす
る請求項４に記載のソフトスタート回路。 - 【請求項６】 ソフトスタート回路は、更に該出力電圧
が閾値より下回った時、該タイミング基準信号を出力電
圧の関数として制御する動作が可能なクランプ回路を含
むことを特徴とする請求項２に記載のソフトスタート回
路。 - 【請求項７】 ソフトスタート回路は、更に該出力電圧
Voが調整状態にある時、該タイミング基準電圧が該VPK
を超えることを防ぐ動作が可能なタイミング基準電圧最
大値クランプ回路を含むことを特徴とする請求項２に記
載のソフトスタート回路。 - 【請求項８】 ソフトスタート回路は、更に該AC電源の
一つの相が、電圧を生成していない時に一連のパルスを
発生するように、該タイミング波のORを一方の入力とし
て、該VPKの一部を他の入力として受け取るライン損失
コンパレータを内に含むライン損失回路を含むことを特
徴とする請求項２に記載のソフトスタート回路。 - 【請求項９】 ソフトスタート回路は、更に出力電圧基
準および出力電圧Voを代表するフィードバック信号を受
信し、該出力電圧基準と該フィードバック信号の間の差
異に比例する強度を持つ誤差電圧を発生する動作が可能
な誤差増幅器を内に含む出力電圧調整回路、 初期値から最終値へランプすることが可能なタイミング
ランプ信号を発生する動作が可能なランプ回路、 該誤差電圧および該タイミングランプ信号の少なくとも
一つの関数である強度を持つタイミング基準信号を発生
する動作が可能な制御回路、 該制御基準信号の強度の関数として立ち上るパルス出力
信号であり、ラッチ動作が可能なMOSゲートスイッチの
導通（点弧）角をそれぞれ制御するための該パルス出力
信号を発生する動作が可能なコンパレータ回路、および
（i）該誤差電圧が予め定めた極性の時は、該制御回路
に用いられる該誤差電圧の強度を減衰させ、（ii）該誤
差電圧が逆の極性の時は、該制御回路に用いられる該誤
差電圧の強度を変化させない動作が可能な誤差電圧イネ
ーブル回路を含むことを特徴とする請求項１に記載のソ
フトスタート回路。 - 【請求項１０】 ソフトスタート回路は、更に該単相又
はそれより多い相を有するAC電源それぞれにつき、その
最初の半周期の積分値に対応するタイミング波を発生
し、該単相又はそれより多い相を有するAC電源が負の時
は、同時に該タイミング波をリセットする動作が可能な
積分器回路、 該タイミング波のピーク値に対応するピーク電圧VPKを
発生する動作が可能なピーク記憶回路、 前記VPKと実質的に等しい初期値から該初期値より低い
最終値へランプすることが可能なタイミングランプ信号
を発生する動作が可能なランプ回路、および前記タイミ
ングランプ信号の関数であるタイミング基準信号とそれ
ぞれのタイミング波が実質的に一致する時に立ち上るパ
ルス出力信号を発生し、該パルス出力信号は該ラッチ動
作が可能なMOSゲートスイッチ個々の導通（点弧）角の
制御を行う動作が可能なコンパレータ回路を含むことを
特徴とする請求項９に記載のソフトスタート回路。 - 【請求項１１】 ソフトスタート回路は、更に該出力電
圧が閾値より下回った時、該タイミング基準信号を出力
電圧の関数として制御する動作が可能なクランプ回路を
含むことを特徴とする請求項２に記載のソフトスタート
回路。 - 【請求項１２】 ソフトスタート回路は、更に該Vo＋節
点及び該Vo−節点の少なくとも一つから該バス・キャパ
シタの一つの端子へを結合するインダクターを含み、該
出力電圧Voは、該バス・キャパシタに印加されることを
特徴とする請求項１に記載のソフトスタート回路。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US8395098P | 1998-05-01 | 1998-05-01 | |
| US10711098P | 1998-11-04 | 1998-11-04 | |
| US60/083,950 | 1998-11-04 | ||
| US60/107,110 | 1998-11-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11341811A true JPH11341811A (ja) | 1999-12-10 |
Family
ID=26769949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12633799A Pending JPH11341811A (ja) | 1998-05-01 | 1999-05-06 | 整流器回路制御のためのソフトスタ―ト回路 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH11341811A (ja) |
| DE (1) | DE19919918A1 (ja) |
| FR (1) | FR2778287B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004016062A1 (de) * | 2004-03-30 | 2005-10-27 | Bosch Rexroth Ag | Verfahren zur Aufladung eines Gleichstromzwischenkreises |
| DE102018221630B3 (de) | 2018-12-13 | 2019-12-05 | Hashtrend AG | Stromversorgungseinheit für eine Mehrzahl an Rechensystemen |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3305763A (en) * | 1963-01-29 | 1967-02-21 | Forbro Design Corp | Voltage/current regulated power supplies |
| US3320512A (en) * | 1963-11-13 | 1967-05-16 | Martin Marietta Corp | Regulated power supply with high speed transient response |
| US3562621A (en) * | 1967-07-26 | 1971-02-09 | Technipower Inc | Inrush current limiting circuit for rectifier circuits with capacitive load |
| US3787756A (en) * | 1973-01-19 | 1974-01-22 | Pioneer Magnetics Inc | Inrush current limiting circuit |
| GB1589662A (en) * | 1977-06-08 | 1981-05-20 | Gould Advance Ltd | Power supply circuits |
| US4376968A (en) * | 1981-02-13 | 1983-03-15 | Borg-Warner Corporation | Protection system for immunizing an inverter system against A-C line voltage disturbances |
| DE3712244A1 (de) * | 1987-04-10 | 1988-10-27 | Danfoss As | Wechselstromgespeiste gleichrichterschaltung |
| JPH0393473A (ja) * | 1989-09-02 | 1991-04-18 | Fuji Electric Co Ltd | 整流回路の始動方法 |
| KR930001548A (ko) * | 1991-06-13 | 1993-01-16 | 강진구 | 돌입 전류방지 장치를 갖춘 커패시터 입력형 정류 평활기 |
-
1999
- 1999-04-30 DE DE1999119918 patent/DE19919918A1/de not_active Withdrawn
- 1999-05-03 FR FR9905596A patent/FR2778287B1/fr not_active Expired - Fee Related
- 1999-05-06 JP JP12633799A patent/JPH11341811A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| DE19919918A1 (de) | 1999-11-25 |
| FR2778287A1 (fr) | 1999-11-05 |
| FR2778287B1 (fr) | 2002-03-08 |
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