JP2630471B2

JP2630471B2 - トランスの突入電流防止回路

Info

Publication number: JP2630471B2
Application number: JP1214071A
Authority: JP
Inventors: 彰浜田
Original assignee: Fujitsu Telecom Networks Ltd
Current assignee: Fujitsu Telecom Networks Ltd
Priority date: 1989-08-22
Filing date: 1989-08-22
Publication date: 1997-07-16
Anticipated expiration: 2012-07-16
Also published as: JPH0382330A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、交流電源投入時にトランスの一次巻線に流
入する突入電流を防止するトランスの突入電流防止回路
に関するものである。

トランスの小型化を図る為に、鉄心の磁束密度は比較
的大きく設計されている。その為に、トランスの二次巻
線に負荷が接続されていない状態に於いても、トランス
の一次巻線に交流電圧を印加するタイミングによって
は、定常時に流れる電流の数10倍の電流が流れることが
ある。従って、このような突入電流を防止することが要
望されている。

〔従来の技術〕

従来例のトランスの突入電流防止回路は、例えば、第
４図に示す構成を有するものであり、トランス41の一次
巻線N1に、サイリスタ42と抵抗43との並列回路を接続
し、電源スイッチ50をオンとした時に、サイリスタ42を
オフとして、抵抗43を介してトランス41の一次巻線N1に
交流電圧を印加し、所定時間後に、サイリスタ42をオン
として、抵抗43を短絡した状態とするものである。又ト
ランス41の二次巻線N2に負荷49が接続される。

抵抗43に並列に接続されたサイリスタ42を制御する為
に、トランス41の補助巻線N3に整流回路44、コンデンサ
45、抵抗46,51、トランジスタ47及びツェナーダイオー
ド48からなる回路を設けている。

電源スイッチ50をオンとすると、前述のように、サイ
リスタ42はオフであるから、抵抗43を介してトランス４
の一次巻線N1に交流電圧が印加され、一次巻線N1に流れ
る電流が抑制される。

又補助巻線N3に誘起された電圧は、整流回路44により
整流され、コンデンサ45と抵抗46との直列回路に加えら
れ、コンデンサ45の端子電圧は徐々に上昇し、この端子
電圧はツェナーダイオード48により一定値以上に上昇し
ないように制限される。又このコンデンサ45の端子電圧
がトランジスタ47のベースに加えられているので、所定
電圧以上となると、トランジスタ47がオン状態となり、
サイリスタ42のゲートにトリガ電圧を印加し、抵抗51に
より制限されたトリガ電流を供給するので、サイリスタ
42はオン状態となり、抵抗43を短絡して、トランス41の
一次巻線N1に通常の交流電圧を印加することになる。

従って、電源スイッチ50をオンとした時のトランス41
の一次巻線N1に流れる電流は、抵抗43により制限され、
所定の時間後にサイリスタ42をオンとして抵抗43を短絡
するから、通常状態に於ける抵抗43による電力損失を無
くすことができる。

〔発明が解決しようとする課題〕

前述の従来例の動作説明図を第５図に示す。同図の
（ａ）は等価的な印加電圧、（ｂ）はトランス41の一次
巻線N1の印加電圧、（ｃ）はトランス41の一次巻線N1の
電流を示し、時刻t1に電源スイッチ50をオンとすると、
トランス41の一次巻線N1に交流電圧が印加され、その時
に、（ｃ）のi1で示す第１次の突入電流は抵抗43により
制限されることになる。

しかし、次の時刻t2に於いてサイリスタ42をオンとし
て抵抗43を短絡すると、（ｃ）のi2で示す第２次の突入
電流が流れる場合がある。特にトランス41の磁束密度を
大きく設計した場合に於いて、トランス41の磁束密度が
最大に近い状態のタイミングでサイリスタ42をオンとす
ると、トランス41の磁気飽和により第２次の突入電流i2
は非常に大きな値となる。その為に、トランス41の磁束
密度を大きく設計して小型化を図ることが困難であっ
た。

本発明は、第１次の突入電流を抵抗によって抑制し、
第２次の突入電流をサイリスタのターンオンのタイミン
グを制御して制御することを目的とするものである。

〔課題を解決するための手段〕

本発明のトランスの突入電流防止回路は、抵抗を短絡
する為のサイリスタを、トランスの磁束密度が０に近い
状態い於いてターンオンさせるものであり、第１図を参
照して説明する。

一次巻線と二次巻線と補助巻線とを有するトランス１
の一次巻線に、サイリスタ２と突入電流防止用の抵抗３
との並列回路を接続し、二次巻線に負荷８を接続し、補
助巻線に全波整流回路４を接続し、その全波整流回路４
の出力電圧のピーク検出をピーク検出回路５により行
い、前記トランス１の一次巻線に交流電圧を印加してか
ら一定時間後に遅延回路６から信号を出力し、この信号
によりピーク検出信号を有効とし、このピーク検出信号
を用いてトリガ制御回路７からサイリスタ２をターンオ
ンさせて、突入電流防止用の抵抗３を短絡させる構成を
有するものである。

〔作用〕

電源スイッチをオンとした時、サイリスタ２はオフ状
態であるから、トランス１の一次巻線に直列に抵抗３が
接続された状態となり、第１次の突入電流はその抵抗３
により制限される。

又全波整流回路４によりトランス１の補助巻線に誘起
した電圧が全波整流され、その出力電圧は脈流であるか
ら、ピーク検出回路５によりピーク検出を行う。即ち、
交流電圧の正負極性に於けるピークのタイミングを検出
する。

又遅延回路６は、トランス１の補助巻線の誘起電圧を
用いて、電源スイッチをオンとしてから一定時間後に信
号を出力し、その信号をトリガ制御回路７に加え、ピー
ク検出信号を有効とする。従って、次のピーク検出信号
のタイミングに、サイリスタ２にトリガ信号を加えてタ
ーンオンさせることができる。即ち、交流電圧のピーク
のタイミングでサイリスタ２をオンとし、トランス１の
磁束密度が０に近い状態（電流が０に近い状態）で抵抗
３を短絡するから、第２次の突入電流を抑制することが
できる。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説
明する。

第２図は本発明の実施例の要部回路図であり、第１図
と同一符号は同一符号を示し、D1〜D3はダイオード、R1
〜R20は抵抗、C1〜C3はコンデンサ、CMP1〜CMP3は比較
器、９は電源スイッチ、N1は一次巻線、N2は二次巻線、
N3は補助巻線、Q1〜Q3はトランジスタである。

トランス１の一次巻線N1に、サイリスタ２と抵抗３と
の並列回路を接続し、電源スイッチ９を介して交流電源
に接続する。又トランス１の二次巻線N2に図示を省略し
た負荷を接続し、補助巻線N3に全波整流回路４を接続す
る。この全波整流回路４は、ダイオード・ブリッジ構成
とするか、或いは、補助巻線N3の中点タップを有する場
合は、補助巻線N3の両端にそれぞれダイオードを接続し
て、中点タップとの間に整流電圧を出力する構成とする
ことができる。

又ピーク検出回路５は、抵抗R6〜R12と比較器CMP2に
より構成し、遅延回路６は、抵抗R13〜R15とコンデンサ
C3とトランジスタQ3とにより構成し、トリガ制御回路７
は、抵抗R16〜R18とダイオードD3とトランジスタQ1,Q2
と比較器CMP1とにより構成した場合を示している。

電源スイッチ９をオンとすると、サイリスタ２はオフ
状態であるから、抵抗３を介してトランス１の一次巻線
N1に交流電圧が印加され、抵抗３により第１次の突入電
流が抑制される。又トランス１の補助巻線N3に誘起した
電圧が全波整流回路４により全波整流される。比較器CM
P3は、この全波整流出力電圧の立上りを検出するもので
あり、その出力信号は遅延回路６に加えられ、コンデン
サC3と抵抗R14,R15とによる時定数に従って低下する出
力電圧を比較器CMP1に加えることになる。

なお、抵抗R13はトランジスタQ3のオン時にコンデン
サC3の放電電流を制限して、トランジスタQ3の瞬時の過
大電流から保護する為のものであり、抵抗R14,R15に比
較して充分に低い抵抗値に設定されたものである。

又比較器CMP2により全波整流出力電圧と平滑化した電
圧とを比較してピーク検出を行うものであり、ピーク検
出回路５の出力信号はトリガ制御回路７の比較器CMP1の
一方の入力となる。又遅延回路６の出力信号が比較器CM
P1の他方の入力となり、この比較器CMP1の出力によりト
ランジスタQ2がオンとなると、トランジスタQ1もオンと
なって、サイリスタ２にトリガ信号が加えられ、交流電
圧の正負何れかのピーク点に於いてサイリスタ２がター
ンオンされ、第２次の突入電流を抑制することができ
る。

なお、抵抗R18〜R20は各回路の電流制限用の抵抗であ
る。

第３図は本発明の実施例の動作説明図であり、（ａ）
は電源スイッチ９の動作を示し、ONのタイミングで電源
スイッチ９をオンとした場合を示す。又（ｂ）はトラン
ス１の一次巻線N1への印加交流電圧、（ｃ）は比較器CM
P3の動作を示し、抵抗R4,R5の分圧電圧（１）は急速に
上昇し、抵抗R2,R3の分圧電圧（２）はコンデンサC1と
抵抗R1との時定数に従って徐々に上昇し、分圧電圧
（１）より分圧電圧（２）が高くなると、比較器CMP3の
出力信号は（ｄ）に示すように“1"となり、電源スイッ
チ９をオンした時のトランス１の補助巻線N3の誘起電圧
の立上りを検出することになる。

（ｅ）は、抵抗R8,R9により分圧された全波整流電圧
（３）と、コンデンサC2により全波整流電圧が平滑化さ
れて抵抗R6,R7により分圧された直流電圧（４）とを示
し、比較器CMP2により比較される。（ｆ）は比較器CMP2
の出力信号を示し、全波整流電圧のピーク検出信号とな
る。

（ｇ）は、遅延回路６の出力電圧（５）と、比較器CM
P1の＋端子への入力電圧（６）とを示し、この電圧
（６）は、比較器CMP2の出力信号と同一タイミング、即
ちピーク検出信号に相当し、このピーク検出信号が“0"
の時に、抵抗R10,R12との並列抵抗と、抵抗R11とによる
分圧電圧が最低レベルとなっている。又（７）は抵抗R1
4,R15による分圧電圧を示す。（ｈ）は比較器CMP1の出
力信号、（ｉ）サイリスタ２のオン，オフを示す。又
（ｊ），（ｋ）は、（ｇ）に於ける各部の信号を拡大し
て示し、（Q2）はトランジスタQ2のオン，オフ動作を示
す。

電源スイッチ９をオンとした後、比較器CMP3の出力信
号が“0"の時は、トランジスタQ3はオンであるから、比
較器CMP1の−端子へ加えられる電圧（５）はほぼダイオ
ードD2を介した直流電圧と同一となる。従って、比較器
CMP2の出力信号が（ｆ）に示すパルス信号であっても、
比較器CMP1の出力信号は“0"となり、トランジスタQ2,Q
1及びサイリスタ２はオフを継続している。

次に、比較器CMP3の出力信号が、（ｄ）に示すよう
に、“1"となると、トランジスタQ3がオフとなり、遅延
回路６の出力信号、即ち、比較器CMP2の−端子に加えら
れる電圧（５）は、抵抗R15とコンデンサC3との時定数
に従って抵抗R14,R15の分圧電圧（７）になるまで低下
する。そして、（ｊ）に示すように、比較器CMP1の＋端
子に加えられる電圧（６）（パルス電圧）より電圧
（５）が低くなると、比較器CMP1の出力信号は（ｈ），
（ｋ）に示すように“1"となる。

そして、トランジスタQ2が（Q2）で示すようにオンと
なり、ダイオードD3を介して比較器CMP1の−端子に加え
らえる電圧（５）をほぼ0Vに近い値に低下させて、比較
器CMP1の出力信号を“1"に継続させる。又トランジスタ
Q2がオンとなることにより、トランジスタQ1がオンとな
り、サイリスタ２にトリガ信号を加えることにより、
（ｉ）に示すように、交流電圧のピーク点に於いてター
ンオンさせることができる。

この交流電圧の正負極性のピーク点については、電源
の交流電圧のピーク点を直接的に検出するよりも、トラ
ンス１の補助巻線N3により低電圧化した交流電圧を、全
波整流回路４により全波整流して検出することにより、
低電圧回路構成を用いて容易に検出することができる。
又トランス１の一次巻線N1に交流電圧を印加したこと
を、この全波整流回路４の出力電圧により検出すること
ができ、この出力電圧の立上り後の交流電圧のピーク点
を用いてサイリスタ２をターンオンして、抵抗３を短絡
した時の第２次の突入電流を抑制することができる。

本発明は、前述の実施例にのみ限定されるものではな
く、各部は種々の論理回路構成を用いることができる。

〔発明の効果〕

以上説明したように、本発明は、ピーク検出回路５に
より、全波整流回路４の出力電圧と、この出力電圧を平
滑化した直流電圧とを比較して、その出力電圧のピーク
点を検出し、交流電圧の正負極性のピーク点のタイミン
グのピーク検出信号を得ると共に、全波整流回路４の出
力電圧の立上りを検出した信号を遅延回路６により遅延
され、その遅延した信号が、電源スイッチをオンしてか
ら一定時間後をオンしてから一定時間後を示すから、そ
の信号によってピーク検出信号を有効とし、有効となっ
たピーク検出信号のタイミングでサイリスタ２をトリガ
制御回路７からトリガして、トランス１の磁棚密度が零
又は零に近い状態のタイミングで抵抗３を短絡するもの
であるから、電源スイッチをオンした時の第１次の突入
電流を、突入電流防止用の抵抗３によって制御し、且つ
この突入電流防止用の抵抗３を短絡するサイリスタ２の
ターンオン時の第２次の突入電流を、サイリスタ２のタ
ーンオンのタイミングによって確実に抑制することがで
きる利点がある。従って、磁束密度が大きくなるように
設計してトランス１の小型化を図り、且つ突入電流を抑
制することができる。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の実施例
の要部回路図、第３図は本発明の実施例の動作説明図、
第４図は来例の要部回路図、第５図は従来例の動作説明
図である。１はトランス、２はサイリスタ、３は抵抗、４は全波整
流回路、５はピーク検出回路、６は遅延回路、７はトリ
ガ制御回路、８は負荷である。

Claims

(57)【特許請求の範囲】

【請求項１】一次巻線と二次巻線と補助巻線とを有する
トランス（１）の前記一次巻線に接続したサイリスタ
（２）と突入電流防止用の抵抗（３）との並列回路と、前記トランス（１）の補助巻線に接続した全波整流回路
（４）と、該全波整流回路（４）の出力電圧と、該出力電圧を平滑
化した直流電圧とを比較して、該出力電圧のピーク点を
検出したピーク検出信号を出力するピーク検出回路
（５）と、前記全波整流回路（４）の出力電圧の立上りを検出した
信号を遅延させる遅延回路（６）と、該遅延回路（６）により遅延された前記信号により前記
ピーク検出回路（５）のピーク検出信号を有効として、
該ピーク検出信号のタイミングで前記サイリスタ（２）
をトリガしてターンオンさせ、該サイリスタ（２）によ
って前記突入電流防止用の抵抗（３）を短絡させるトリ
ガ制御回路（７）とを備えたことを特徴とするトランスの突入電流防止回
路。