JPH11328098A - Ｐｃｉバスをサポ―トする方法およびシステム - Google Patents
Ｐｃｉバスをサポ―トする方法およびシステムInfo
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- JPH11328098A JPH11328098A JP11060042A JP6004299A JPH11328098A JP H11328098 A JPH11328098 A JP H11328098A JP 11060042 A JP11060042 A JP 11060042A JP 6004299 A JP6004299 A JP 6004299A JP H11328098 A JPH11328098 A JP H11328098A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
- G06F13/4045—Coupling between buses using bus bridges where the bus bridge performs an extender function
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
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Abstract
(57)【要約】
【課題】 データ処理装置内で単一ＰＣＩホスト・ブリ
ッジによって多重周辺コンポーネント相互接続（ＰＣ
Ｉ）バスをサポートする方法およびシステムを提供。 【解決手段】本発明の方法およびシステムは、プロセッ
サおよびシステム・メモリがシステム・バスに接続す
る。第１および第２のＰＣＩローカル・バスは、ＰＣＩ
ホスト・ブリッジを介してシステム・バスに接続する。
第１および第２のＰＣＩローカル・バスは複数の組のイ
ンライン電子スイッチを有し、ＰＣＩローカル・バスを
複数のＰＣＩ周辺コンポーネント・スロットをサポート
するＰＣＩローカル・バス・セグメントに分ける。複数
の組のインライン電子スイッチはＰＣＩホスト・ブリッ
ジ内のバス制御論理にもとづいて開閉することで、最大
で１４のＰＣＩ周辺コンポーネント・スロットを可能と
し、単一のＰＣＩホスト・ブリッジを介したシステム・
バスへのアクセスが行える。
ッジによって多重周辺コンポーネント相互接続（ＰＣ
Ｉ）バスをサポートする方法およびシステムを提供。 【解決手段】本発明の方法およびシステムは、プロセッ
サおよびシステム・メモリがシステム・バスに接続す
る。第１および第２のＰＣＩローカル・バスは、ＰＣＩ
ホスト・ブリッジを介してシステム・バスに接続する。
第１および第２のＰＣＩローカル・バスは複数の組のイ
ンライン電子スイッチを有し、ＰＣＩローカル・バスを
複数のＰＣＩ周辺コンポーネント・スロットをサポート
するＰＣＩローカル・バス・セグメントに分ける。複数
の組のインライン電子スイッチはＰＣＩホスト・ブリッ
ジ内のバス制御論理にもとづいて開閉することで、最大
で１４のＰＣＩ周辺コンポーネント・スロットを可能と
し、単一のＰＣＩホスト・ブリッジを介したシステム・
バスへのアクセスが行える。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にデータ処理
の方法および装置に関するもので、特にコンピュータ・
システムの多重周辺コンポーネント相互接続（ＰＣＩ）
ローカル・バス・アクセスを処理する方法および装置に
関する。より詳細には、本発明はコンピュータ・システ
ム内の単一ＰＣＩホスト・ブリッジ全体にわたる多重Ｐ
ＣＩローカル・バスを処理する方法およびシステムに関
する。
の方法および装置に関するもので、特にコンピュータ・
システムの多重周辺コンポーネント相互接続（ＰＣＩ）
ローカル・バス・アクセスを処理する方法および装置に
関する。より詳細には、本発明はコンピュータ・システ
ム内の単一ＰＣＩホスト・ブリッジ全体にわたる多重Ｐ
ＣＩローカル・バスを処理する方法およびシステムに関
する。
【０００２】
【従来の技術】コンピュータ・システムには、一般にシ
ステム・バス、ローカル・バス、周辺バス等のいくつか
の種類のバスが含まれる。種々の電子回路デバイスおよ
びコンポーネントは、該デバイスおよびコンポーネント
全体の間で相互通信が可能となるようにそれらのバスを
介して互いに接続している。
ステム・バス、ローカル・バス、周辺バス等のいくつか
の種類のバスが含まれる。種々の電子回路デバイスおよ
びコンポーネントは、該デバイスおよびコンポーネント
全体の間で相互通信が可能となるようにそれらのバスを
介して互いに接続している。
【０００３】一般に、中央処理装置（ＣＰＵ）は、シス
テム・バスに接続されており、該システム・バスを介し
て、同様にシステム・バスに接続されたシステム・メモ
リと直接通信する。また、ローカル・バスは、遅い標準
拡張バスよりもむしろ特定の高集積周辺コンポーネント
に接続するために使用されることもある。そのようなロ
ーカル・バスの一つは、ＰＣＩバスとして知られてい
る。ＰＣＩバス規格下では、グルー論理、「異なる集積
回路間で信号を一致させるのに必要なチップのプロフュ
ージョン」を必要とすることなく周辺コンポーネントを
ＰＣＩバスに直接接続することができる。したがって、
ＰＣＩは高性能周辺装置、例えばグラフィック装置およ
びハード・ディスク装置が該ＰＣＩ上でＣＰＵに接続す
ることができるバス規格を提供することで、拡張バスに
対応付けられた帯域幅制限および一般アクセス待ち時間
を省くことが可能となる。ＩＳＡ（Indsutry Standard
Architecture）バス等の拡張バスは、種々の周辺装置を
コンピュータ・システムに接続する。これらの周辺装置
として、一般に入出力装置（Ｉ／Ｏ）装置、例えばキー
・ボード、フロッピー・ドライブ、およびプリンタが挙
げられる。
テム・バスに接続されており、該システム・バスを介し
て、同様にシステム・バスに接続されたシステム・メモ
リと直接通信する。また、ローカル・バスは、遅い標準
拡張バスよりもむしろ特定の高集積周辺コンポーネント
に接続するために使用されることもある。そのようなロ
ーカル・バスの一つは、ＰＣＩバスとして知られてい
る。ＰＣＩバス規格下では、グルー論理、「異なる集積
回路間で信号を一致させるのに必要なチップのプロフュ
ージョン」を必要とすることなく周辺コンポーネントを
ＰＣＩバスに直接接続することができる。したがって、
ＰＣＩは高性能周辺装置、例えばグラフィック装置およ
びハード・ディスク装置が該ＰＣＩ上でＣＰＵに接続す
ることができるバス規格を提供することで、拡張バスに
対応付けられた帯域幅制限および一般アクセス待ち時間
を省くことが可能となる。ＩＳＡ（Indsutry Standard
Architecture）バス等の拡張バスは、種々の周辺装置を
コンピュータ・システムに接続する。これらの周辺装置
として、一般に入出力装置（Ｉ／Ｏ）装置、例えばキー
・ボード、フロッピー・ドライブ、およびプリンタが挙
げられる。
【０００４】さらに、３３ＭＨｚ動作用ＰＣＩローカル
・バス規格下では、バスに制約条件がロードされるた
め、一つのＰＣＩバスに接続可能な周辺コンポーネント
・コネクタ・スロットの数はたったの４つである。この
技術的制約条件を克服するため、コンピュータ・システ
ムのエンド・ユーザに対してバス一つあたりさらに４つ
のスロットを付加するという特徴を与える第２の、ある
いはそれ以上の数のＰＣＩローカル・バスを追加するこ
とが設計者によって考えられよう。しかし、ＰＣＩホス
ト・ブリッジは、ＰＣＩバスからシステム・バスへ情報
を転送する上で必要とされる。したがって、一つ以上の
ＰＣＩローカル・バスを加えることで、設計者は多重Ｐ
ＣＩバスをサポートするために多重ＰＣＩホスト・ブリ
ッジおよび（または）ＰＣＩ−ＰＣＩ間（PCI to PCI）
ブリッジを増設しなければならず、それによってシステ
ムのコストおよび複雑性が増大する。
・バス規格下では、バスに制約条件がロードされるた
め、一つのＰＣＩバスに接続可能な周辺コンポーネント
・コネクタ・スロットの数はたったの４つである。この
技術的制約条件を克服するため、コンピュータ・システ
ムのエンド・ユーザに対してバス一つあたりさらに４つ
のスロットを付加するという特徴を与える第２の、ある
いはそれ以上の数のＰＣＩローカル・バスを追加するこ
とが設計者によって考えられよう。しかし、ＰＣＩホス
ト・ブリッジは、ＰＣＩバスからシステム・バスへ情報
を転送する上で必要とされる。したがって、一つ以上の
ＰＣＩローカル・バスを加えることで、設計者は多重Ｐ
ＣＩバスをサポートするために多重ＰＣＩホスト・ブリ
ッジおよび（または）ＰＣＩ−ＰＣＩ間（PCI to PCI）
ブリッジを増設しなければならず、それによってシステ
ムのコストおよび複雑性が増大する。
【０００５】したがって、多重ＰＣＩバスをサポートす
る多重ＰＣＩホスト・ブリッジおよび（または）ＰＣＩ
−ＰＣＩ間ブリッジを必要とするＰＣＩをベースとする
システムにおいて、単一ＰＣＩホスト・ブリッジが多重
ＰＣＩバスをサポートすることで、必要とするブリッジ
の数を最小にすることが求められている。さらに、４を
上回る数の周辺コンポーネント・スロットをサポートす
ることが可能な３３ＭＨｚで動作する単一ＰＣＩホスト
・ブリッジを持つことが求められている。本発明は、従
来技術の一部を構成するものではない新規で、かつ独特
な方法でもってこれらの問題のすべてを解決するもので
ある。
る多重ＰＣＩホスト・ブリッジおよび（または）ＰＣＩ
−ＰＣＩ間ブリッジを必要とするＰＣＩをベースとする
システムにおいて、単一ＰＣＩホスト・ブリッジが多重
ＰＣＩバスをサポートすることで、必要とするブリッジ
の数を最小にすることが求められている。さらに、４を
上回る数の周辺コンポーネント・スロットをサポートす
ることが可能な３３ＭＨｚで動作する単一ＰＣＩホスト
・ブリッジを持つことが求められている。本発明は、従
来技術の一部を構成するものではない新規で、かつ独特
な方法でもってこれらの問題のすべてを解決するもので
ある。
【０００６】
【発明が解決しようとする課題】したがって、上述のこ
とから本発明の第１の目的はデータ処理のための改善さ
れた方法および装置を提供することである。
とから本発明の第１の目的はデータ処理のための改善さ
れた方法および装置を提供することである。
【０００７】また、本発明の第２の目的はデータ処理装
置内において一つのＰＣＩホスト・ブリッジに対して多
重ＰＣＩローカル・バスを処理する改善された方法およ
び装置を提供することである。
置内において一つのＰＣＩホスト・ブリッジに対して多
重ＰＣＩローカル・バスを処理する改善された方法およ
び装置を提供することである。
【０００８】さらに、本発明の第３の目的はデータ処理
装置内で３３ＭＨｚで動作する各々のＰＣＩバスに対し
て４を上回る数の周辺コンポーネント・スロットをサポ
ートする改善された方法および装置を提供することであ
る。
装置内で３３ＭＨｚで動作する各々のＰＣＩバスに対し
て４を上回る数の周辺コンポーネント・スロットをサポ
ートする改善された方法および装置を提供することであ
る。
【０００９】
【課題を解決するための手段】本発明の方法および装置
によれば、プロセッサおよびシステム・メモリはシステ
ム・バスに接続している。複数のＰＣＩローカル・バス
がＰＣＩホスト・ブリッジを介してシステム・バスに接
続している。複数のＰＣＩローカル・バスは、インライ
ン電子スイッチ一組を有しており、それによって複数の
ＰＣＩ周辺コンポーネント・スロットをサポートするＰ
ＣＩローカル・バス・セグメントに各々のＰＣＩローカ
ル・バスが分けられる。インライン電子スイッチは、Ｐ
ＣＩホスト・ブリッジ内のバス制御論理にもとづいて開
閉し、最大８つのＰＣＩ周辺コンポーネント・スロット
がＰＣＩホスト・ブリッジを介することで３３ＭＨｚで
動作するシステム・バスにアクセスすることが可能とな
る。
によれば、プロセッサおよびシステム・メモリはシステ
ム・バスに接続している。複数のＰＣＩローカル・バス
がＰＣＩホスト・ブリッジを介してシステム・バスに接
続している。複数のＰＣＩローカル・バスは、インライ
ン電子スイッチ一組を有しており、それによって複数の
ＰＣＩ周辺コンポーネント・スロットをサポートするＰ
ＣＩローカル・バス・セグメントに各々のＰＣＩローカ
ル・バスが分けられる。インライン電子スイッチは、Ｐ
ＣＩホスト・ブリッジ内のバス制御論理にもとづいて開
閉し、最大８つのＰＣＩ周辺コンポーネント・スロット
がＰＣＩホスト・ブリッジを介することで３３ＭＨｚで
動作するシステム・バスにアクセスすることが可能とな
る。
【００１０】本発明のすべての目的、態様、および特徴
は以下の詳細な記述によって明らかになろう。
は以下の詳細な記述によって明らかになろう。
【００１１】
【発明の実施の形態】本発明はいくつかの異なるオペレ
ーティング・システムのもとで種々のコンピュータに適
用可能である。例えば、そのようなコンピュータとして
は、パーソナル・コンピュータ、ミニ・コンピュータ、
またはメインフレーム・コンピュータが挙げられる。説
明のために、本発明の好ましい実施形態例は、以下に記
述するように、ＲＳ／６０００（International Busine
ss Machine Corporationによって製造されたシリーズ）
等のミニ・コンピュータで実現される。
ーティング・システムのもとで種々のコンピュータに適
用可能である。例えば、そのようなコンピュータとして
は、パーソナル・コンピュータ、ミニ・コンピュータ、
またはメインフレーム・コンピュータが挙げられる。説
明のために、本発明の好ましい実施形態例は、以下に記
述するように、ＲＳ／６０００（International Busine
ss Machine Corporationによって製造されたシリーズ）
等のミニ・コンピュータで実現される。
【００１２】以下、図面を参照しながら説明するが、図
中の同一符号は同一構成要素を示す。図１は、本発明の
好ましい実施形態例に適用可能なＰＣＩローカル・バス
を有する典型的なコンピュータ・システム１０のブロッ
ク図である。図１に示すように、プロセッサ１２、キャ
ッシュ・メモリ１４、メモリ・コントローラ１６、およ
びダイナミックＲＡＭ（ＤＲＡＭ）１８はすべてコンピ
ュータ・システム１０のシステム・バス２０に接続して
いる。プロセッサ１２、キャッシュ・メモリ１４、メモ
リ・コントローラ１６、およびＤＲＡＭ１８はＰＣＩホ
スト・ブリッジ２４を介してコンピュータ・システム１
０のＰＣＩローカル・バス２２にも接続している。ＰＣ
Ｉホスト・ブリッジ２４は低遅延パスを提供するもの
で、該低遅延パスを介してプロセッサはバス・メモリお
よび（または）Ｉ／Ｏアドレス空間の任意の場所にマッ
ピングされたＰＣＩ装置に直接アクセスすることができ
よう。ＰＣＩホスト・ブリッジ２４は、ＰＣＩデバイス
がＤＲＡＭ１８に直接アクセスできるように高帯域幅パ
スも提供する。一例として、もちろん限定するためのも
のではないが、ＰＣＩホスト・ブリッジ２４は、データ
・バッファリング／ポスティング、およびバス裁定等の
種々の機能を有するものであってもよい。
中の同一符号は同一構成要素を示す。図１は、本発明の
好ましい実施形態例に適用可能なＰＣＩローカル・バス
を有する典型的なコンピュータ・システム１０のブロッ
ク図である。図１に示すように、プロセッサ１２、キャ
ッシュ・メモリ１４、メモリ・コントローラ１６、およ
びダイナミックＲＡＭ（ＤＲＡＭ）１８はすべてコンピ
ュータ・システム１０のシステム・バス２０に接続して
いる。プロセッサ１２、キャッシュ・メモリ１４、メモ
リ・コントローラ１６、およびＤＲＡＭ１８はＰＣＩホ
スト・ブリッジ２４を介してコンピュータ・システム１
０のＰＣＩローカル・バス２２にも接続している。ＰＣ
Ｉホスト・ブリッジ２４は低遅延パスを提供するもの
で、該低遅延パスを介してプロセッサはバス・メモリお
よび（または）Ｉ／Ｏアドレス空間の任意の場所にマッ
ピングされたＰＣＩ装置に直接アクセスすることができ
よう。ＰＣＩホスト・ブリッジ２４は、ＰＣＩデバイス
がＤＲＡＭ１８に直接アクセスできるように高帯域幅パ
スも提供する。一例として、もちろん限定するためのも
のではないが、ＰＣＩホスト・ブリッジ２４は、データ
・バッファリング／ポスティング、およびバス裁定等の
種々の機能を有するものであってもよい。
【００１３】図１に示すように、ＰＣＩローカル・バス
２２に対してローカル・エリア・ネットワーク（ＬＡ
Ｎ）インタフェース２６、ＳＣＳＩインタフェース２
８、および拡張バス・インタフェース等の他の装置も接
続することができよう。ＬＡＮインタフェース２６は、
コンピュータ・システム１０をローカル・エリア・ネッ
トワーク３２、例えばイーサネットまたはトークン・リ
ングに接続するためのものである。ＳＣＳＩインタフェ
ース２８は、高速ＳＣＳＩディスク・ドライブ３４を制
御するのに利用される。拡張バス・インタフェース３０
は、任意の別の拡張バス３６、例えばＩＳＡバス、ＥＩ
ＳＡバス、および（または）マイクロチャネル・アーキ
テクチャ（ＭＣＡ）バスをＰＣＩローカル・バス２２に
接続する。一般に、特定のベーシックＩ／Ｏ機能４６を
実行するための種々の周辺装置が拡張バス３６の一つに
接続している。
２２に対してローカル・エリア・ネットワーク（ＬＡ
Ｎ）インタフェース２６、ＳＣＳＩインタフェース２
８、および拡張バス・インタフェース等の他の装置も接
続することができよう。ＬＡＮインタフェース２６は、
コンピュータ・システム１０をローカル・エリア・ネッ
トワーク３２、例えばイーサネットまたはトークン・リ
ングに接続するためのものである。ＳＣＳＩインタフェ
ース２８は、高速ＳＣＳＩディスク・ドライブ３４を制
御するのに利用される。拡張バス・インタフェース３０
は、任意の別の拡張バス３６、例えばＩＳＡバス、ＥＩ
ＳＡバス、および（または）マイクロチャネル・アーキ
テクチャ（ＭＣＡ）バスをＰＣＩローカル・バス２２に
接続する。一般に、特定のベーシックＩ／Ｏ機能４６を
実行するための種々の周辺装置が拡張バス３６の一つに
接続している。
【００１４】一般に、バスに対するローディング効果の
せいでＰＣＩローカル・バス２２は最大で４つの増設ボ
ード・コネクタを不図示の第２ＰＣＩローカル・バスを
追加する等のいかなる拡張機能を必要とすることなくサ
ポートする。モニタ４４に接続されたオーディオ・アダ
プタ・ボード３８、動画アダプタ・ボード４０、および
グラフィック・アダプタ・ボード４２が図１に示すよう
な増設ボード・コネクタを介したＰＣＩローカル・バス
に接続可能ないくつかのデバイスの一例である。
せいでＰＣＩローカル・バス２２は最大で４つの増設ボ
ード・コネクタを不図示の第２ＰＣＩローカル・バスを
追加する等のいかなる拡張機能を必要とすることなくサ
ポートする。モニタ４４に接続されたオーディオ・アダ
プタ・ボード３８、動画アダプタ・ボード４０、および
グラフィック・アダプタ・ボード４２が図１に示すよう
な増設ボード・コネクタを介したＰＣＩローカル・バス
に接続可能ないくつかのデバイスの一例である。
【００１５】図２は、分離ＰＣＩホスト・ブリッジのも
とにある分離ＰＣＩローカル・バスを有する従来の構成
を示す。図に示すように、通信を行うためにプロセッサ
４８とシステム・メモリ５０とがシステム・バス２０を
介して接続している。一例として、限定されるものでは
ないが、システム・バス２０は３２ビット・メモリ・ア
ドレス空間および１６ビット・メモリ・アドレス空間を
提供する。ＰＣＩホスト・ブリッジ５２はシステム・バ
ス２０に接続したバス・エージェント間の通信を可能と
する。さらに、ＰＣＩ−ＩＳＡ間ブリッジ６０はＩＳＡ
バス６２（ＩＳＡバス６２は拡張バス）およびシステム
・メモリ５０に接続したバス・エージェント（ＩＳＡデ
バイス６４）間の通信を可能とする。ＰＣＩ−ＩＳＡ間
ブリッジ６０もまた、ＩＳＡバス６２に接続したプロセ
ッサ４８とバス・エージェント（ＩＳＡデバイス６４）
との間の通信を可能とする。
とにある分離ＰＣＩローカル・バスを有する従来の構成
を示す。図に示すように、通信を行うためにプロセッサ
４８とシステム・メモリ５０とがシステム・バス２０を
介して接続している。一例として、限定されるものでは
ないが、システム・バス２０は３２ビット・メモリ・ア
ドレス空間および１６ビット・メモリ・アドレス空間を
提供する。ＰＣＩホスト・ブリッジ５２はシステム・バ
ス２０に接続したバス・エージェント間の通信を可能と
する。さらに、ＰＣＩ−ＩＳＡ間ブリッジ６０はＩＳＡ
バス６２（ＩＳＡバス６２は拡張バス）およびシステム
・メモリ５０に接続したバス・エージェント（ＩＳＡデ
バイス６４）間の通信を可能とする。ＰＣＩ−ＩＳＡ間
ブリッジ６０もまた、ＩＳＡバス６２に接続したプロセ
ッサ４８とバス・エージェント（ＩＳＡデバイス６４）
との間の通信を可能とする。
【００１６】図２に示すように、ＰＣＩデバイス６６、
６８、および７０は通信のためにＰＣＩローカル・バス
Ａ５６を介して接続している。また、ＰＣＩホスト・ブ
リッジとＰＣＩ−ＩＳＡブリッジ６０はバス・エージェ
ントとして通信のためにＰＣＩローカル・バス５６を介
して接続している。ＰＣＩホスト・ブリッジ５２および
ＰＣＩ−ＩＳＡブリッジ６０は、ＰＣＩローカル・バス
５６を介したアクセス・サイクルのためのイニシエータ
およびターゲットとなる機能を有する。ＰＣＩホスト・
ブリッジ５２に加えて、図２に示すように、第２ＰＣＩ
ホスト・ブリッジ５４もまたシステム・バス２０に接続
している。ＰＣＩホスト・ブリッジ５２と同様に、第２
ＰＣＩホスト・ブリッジ５４はシステム・バス２０に接
続したバス・エージェントと第２ＰＣＩローカル・バス
Ｂ５８に接続したバス・エージェントとの間の通信を可
能とする。ＰＣＩローカル・バスＢ５８に接続するの
は、ＰＣＩデバイス７２およびＰＣＩデバイス７４等の
ＰＣＩデバイスである。
６８、および７０は通信のためにＰＣＩローカル・バス
Ａ５６を介して接続している。また、ＰＣＩホスト・ブ
リッジとＰＣＩ−ＩＳＡブリッジ６０はバス・エージェ
ントとして通信のためにＰＣＩローカル・バス５６を介
して接続している。ＰＣＩホスト・ブリッジ５２および
ＰＣＩ−ＩＳＡブリッジ６０は、ＰＣＩローカル・バス
５６を介したアクセス・サイクルのためのイニシエータ
およびターゲットとなる機能を有する。ＰＣＩホスト・
ブリッジ５２に加えて、図２に示すように、第２ＰＣＩ
ホスト・ブリッジ５４もまたシステム・バス２０に接続
している。ＰＣＩホスト・ブリッジ５２と同様に、第２
ＰＣＩホスト・ブリッジ５４はシステム・バス２０に接
続したバス・エージェントと第２ＰＣＩローカル・バス
Ｂ５８に接続したバス・エージェントとの間の通信を可
能とする。ＰＣＩローカル・バスＢ５８に接続するの
は、ＰＣＩデバイス７２およびＰＣＩデバイス７４等の
ＰＣＩデバイスである。
【００１７】図３は、本発明の好ましい実施形態例にも
とづくＰＣＩホスト・ブリッジ７６のブロック図であ
る。図に示すように、ＰＣＩホスト・ブリッジ７６は複
数のＰＣＩローカル・バス、すなわちＰＣＩローカル・
バスＡ５６およびＰＣＩローカル・バスＢ５８をサポー
トするものであってもよい。図３に示すように、２組の
インライン電子スイッチが各々のＰＣＩバスに設けられ
ており、それによって所定のバスで利用されるＰＣＩデ
バイスを４を上回る数とすることが可能となるバス・セ
グメントが与えられる。そのようなインライン電子スイ
ッチの組は、さらに以下に詳細に説明するようなバス上
での分離のためのＰＣＩバスに対応した適当なＰＣＩ信
号のすべてに対する全体的なスイッチング機構を提供す
る。
とづくＰＣＩホスト・ブリッジ７６のブロック図であ
る。図に示すように、ＰＣＩホスト・ブリッジ７６は複
数のＰＣＩローカル・バス、すなわちＰＣＩローカル・
バスＡ５６およびＰＣＩローカル・バスＢ５８をサポー
トするものであってもよい。図３に示すように、２組の
インライン電子スイッチが各々のＰＣＩバスに設けられ
ており、それによって所定のバスで利用されるＰＣＩデ
バイスを４を上回る数とすることが可能となるバス・セ
グメントが与えられる。そのようなインライン電子スイ
ッチの組は、さらに以下に詳細に説明するようなバス上
での分離のためのＰＣＩバスに対応した適当なＰＣＩ信
号のすべてに対する全体的なスイッチング機構を提供す
る。
【００１８】図３に示すように、２組のインライン電子
スイッチ、すなわち符号８６のＳＷ−Ｂ１と符号８８の
ＳＷ−Ｂ２がＰＣＩローカル・バスＢ５８に挿入され
て、それぞれ符号９０のＰＣＩローカル・バス・セグメ
ントＢ１と符号９２のＰＣＩローカル・バス・セグメン
トＢ２を生成する。ＰＣＩ仕様によれば、ＰＣＩローカ
ル・バスＢ５８のバス・ローディング設計要求は、３３
ＭＨｚ動作で３３ＭＨｚまでの最大周波数に対する常時
１０回のロードである。ＰＣＩバスＢ５８へのＰＣＩス
ロットの接続は、それ自身２回のロードを表す。図３に
示すように、符号９０のｐローカル・バス・セグメント
Ｂ１と符号９２のローカル・バス・セグメントＢ２は、
それぞれ各バス・セグメント上に全体で８回のロードの
ための４つの周辺コンポーネント・スロット１１２およ
び１１４に接続している。ＰＣＩホスト・ブリッジ７６
は、１回のロードを加え、さらに他のバス・セグメント
上でスイッチを開き、ＰＣＩローカル・バスＡ５６は、
以下により詳細に説明するように、１を越える数の追加
のロードを加え、それぞれ符号９０のＰＣＩローカル・
バス・セグメントＢ１および符号９２のＰＣＩローカル
・バス・セグメントＢ２の各々に合計で１０回のロード
とする。
スイッチ、すなわち符号８６のＳＷ−Ｂ１と符号８８の
ＳＷ−Ｂ２がＰＣＩローカル・バスＢ５８に挿入され
て、それぞれ符号９０のＰＣＩローカル・バス・セグメ
ントＢ１と符号９２のＰＣＩローカル・バス・セグメン
トＢ２を生成する。ＰＣＩ仕様によれば、ＰＣＩローカ
ル・バスＢ５８のバス・ローディング設計要求は、３３
ＭＨｚ動作で３３ＭＨｚまでの最大周波数に対する常時
１０回のロードである。ＰＣＩバスＢ５８へのＰＣＩス
ロットの接続は、それ自身２回のロードを表す。図３に
示すように、符号９０のｐローカル・バス・セグメント
Ｂ１と符号９２のローカル・バス・セグメントＢ２は、
それぞれ各バス・セグメント上に全体で８回のロードの
ための４つの周辺コンポーネント・スロット１１２およ
び１１４に接続している。ＰＣＩホスト・ブリッジ７６
は、１回のロードを加え、さらに他のバス・セグメント
上でスイッチを開き、ＰＣＩローカル・バスＡ５６は、
以下により詳細に説明するように、１を越える数の追加
のロードを加え、それぞれ符号９０のＰＣＩローカル・
バス・セグメントＢ１および符号９２のＰＣＩローカル
・バス・セグメントＢ２の各々に合計で１０回のロード
とする。
【００１９】図３に示すように、符号９０のＰＣＩロー
カル・バス・セグメントＢ１と符号９２のＰＣＩローカ
ル・バス・セグメントＢ２は、不図示のＰＣＩデバイス
を受け入るためにそれぞれ４つのＰＣＩ周辺コンポーネ
ント・スロット１１２および１１４（増設ボード・コネ
クタ）をサポートする。１０回のロード要求に応ずるた
めに、任意の１回で一組のスイッチがＰＣＩローカル・
バスＢ５８上で閉じることで全体として１０回のロード
が生ずる。したがって、符号８６のスイッチＳＷ−Ｂ１
および符号８８のスイッチＳＷ−Ｂ２の開閉は効果的に
セグメントの局所的影響からＰＣＩローカル・バスＢ５
８を効果的に隔離する。さらに、スイッチが開くことで
４つの追加の周辺コンポーネント・スロットはＰＣＩロ
ーカル・バスＢ５８上で利用される８つのスロットを可
能とする。それによって、図２に示す第２ＰＣＩホスト
・ブリッジ５４に対する必要性が取り除かれる。
カル・バス・セグメントＢ１と符号９２のＰＣＩローカ
ル・バス・セグメントＢ２は、不図示のＰＣＩデバイス
を受け入るためにそれぞれ４つのＰＣＩ周辺コンポーネ
ント・スロット１１２および１１４（増設ボード・コネ
クタ）をサポートする。１０回のロード要求に応ずるた
めに、任意の１回で一組のスイッチがＰＣＩローカル・
バスＢ５８上で閉じることで全体として１０回のロード
が生ずる。したがって、符号８６のスイッチＳＷ−Ｂ１
および符号８８のスイッチＳＷ−Ｂ２の開閉は効果的に
セグメントの局所的影響からＰＣＩローカル・バスＢ５
８を効果的に隔離する。さらに、スイッチが開くことで
４つの追加の周辺コンポーネント・スロットはＰＣＩロ
ーカル・バスＢ５８上で利用される８つのスロットを可
能とする。それによって、図２に示す第２ＰＣＩホスト
・ブリッジ５４に対する必要性が取り除かれる。
【００２０】図３に示すように、２組のインライン電子
スイッチＳＷ−Ａ１ ７８およびＳＷ−Ａ２ ８０をＰ
ＣＩローカル・バスＡ５６に沿って挿入し、それぞれＰ
ＣＩローカル・バス・セグメントＡ１ ８２およびＡ２
８４を生成する。すでに言及したように、ＰＣＩロー
カル・バスＡ ５６に対するバス・ローディング設計要
求は、３３ＭＨｚ動作で３３ＭＨｚまでの最大周波数に
対する常時１０回のロードである。再度、ＰＣＩスロッ
トをＰＣＩバスＡ ５６に接続することで、それ自身２
回のロードを与える。図３に示すように、ローカル・バ
ス・セグメントＡ１ ８２およびＡ２ ８４は、それぞ
れ３つの周辺コンポーネント・スロット９６および９８
に接続し、各バス上に全体で６回のロードを与える。Ｐ
ＣＩホスト・ブリッジ７６は１回のロードを付与し、さ
らにＰＣＩローカル・バスＢ ５８上のスイッチＳＷ−
Ｂ１ ８６およびＳＷ−Ｂ２ ８８を開くことで、もう
一つロードを追加することで、各ＰＣＩローカル・バス
・セグメントＡ１ ８２およびＡ２ ８４に全体で８回
のロードをそれぞれ与える。すでに述べたように、開い
たスイッチＳＷ−Ａ１ ７８およびＳＷ−Ａ２ ８０は
ＰＣＩローカル・バスＢ上に追加のロードを加える。ス
イッチＳＷ−Ａ１ ７８およびＳＷ−Ａ２８０のどちら
か一方が閉じている場合、ＰＣＩローカル・バス・セグ
メントＡ１８２およびＡ２ ８４の各々の側にある３つ
の周辺コンポーネント・スロット９６および９８は、６
つのロードを提供し、各々のバス・セグメント上で一つ
少ないスロットに制限されることで、所望のパスであろ
う配線の付加トレース長に対してＰＣＩローカル・バス
Ｂ ５８（そのバス・セグメントに対してほぼ同等の追
加のロードを加える）のスロットを可能にする。
スイッチＳＷ−Ａ１ ７８およびＳＷ−Ａ２ ８０をＰ
ＣＩローカル・バスＡ５６に沿って挿入し、それぞれＰ
ＣＩローカル・バス・セグメントＡ１ ８２およびＡ２
８４を生成する。すでに言及したように、ＰＣＩロー
カル・バスＡ ５６に対するバス・ローディング設計要
求は、３３ＭＨｚ動作で３３ＭＨｚまでの最大周波数に
対する常時１０回のロードである。再度、ＰＣＩスロッ
トをＰＣＩバスＡ ５６に接続することで、それ自身２
回のロードを与える。図３に示すように、ローカル・バ
ス・セグメントＡ１ ８２およびＡ２ ８４は、それぞ
れ３つの周辺コンポーネント・スロット９６および９８
に接続し、各バス上に全体で６回のロードを与える。Ｐ
ＣＩホスト・ブリッジ７６は１回のロードを付与し、さ
らにＰＣＩローカル・バスＢ ５８上のスイッチＳＷ−
Ｂ１ ８６およびＳＷ−Ｂ２ ８８を開くことで、もう
一つロードを追加することで、各ＰＣＩローカル・バス
・セグメントＡ１ ８２およびＡ２ ８４に全体で８回
のロードをそれぞれ与える。すでに述べたように、開い
たスイッチＳＷ−Ａ１ ７８およびＳＷ−Ａ２ ８０は
ＰＣＩローカル・バスＢ上に追加のロードを加える。ス
イッチＳＷ−Ａ１ ７８およびＳＷ−Ａ２８０のどちら
か一方が閉じている場合、ＰＣＩローカル・バス・セグ
メントＡ１８２およびＡ２ ８４の各々の側にある３つ
の周辺コンポーネント・スロット９６および９８は、６
つのロードを提供し、各々のバス・セグメント上で一つ
少ないスロットに制限されることで、所望のパスであろ
う配線の付加トレース長に対してＰＣＩローカル・バス
Ｂ ５８（そのバス・セグメントに対してほぼ同等の追
加のロードを加える）のスロットを可能にする。
【００２１】図３に示すように、ＰＣＩローカル・バス
・セグメントＡ１ ８２およびＡ２８４は、ＰＣＩロー
カル・バスＢ ５８のスロットをバイパスするのに必要
な余分な配線によって与えられる追加のロードを考慮す
る一方で、不図示のＰＣＩデバイスを受ける３つのＰＣ
Ｉ周辺コンポーネント・スロット９６および９８（増設
ボード・コネクタ）を各々サポートする。１０回のロー
ド要求に応じるために、いかなる時でもＰＣＩローカル
・バスＡ ５６上で一組のスイッチが閉じられよう。し
たがって、スイッチＳＷ−Ａ１ ７８およびＳＷ−Ａ２
８０の開閉は、セグメントのローカル効果からＰＣＩ
ローカル・バスＡ ５６を効果的に分離し、開いたスイ
ッチの後にある追加の周辺コンポーネント・スロットは
ＰＣＩローカル・バスＡ ５６上で利用される６つのス
ロットを可能とする。図示していないが、ＰＣＩローカ
ル・バスＡ ５８なしにＰＣＩローカル・バスＡ ５６
もまた、８つのデバイス・スロットをサポートすること
を理解すべきである。さらに、単一のプル・ダブル・ス
ロー・スイッチもまた２組のインライン電子スイッチを
置き換えるであろう。このような構成によって、１４の
周辺コンポーネント・スロットが各々のＰＣＩホスト・
ブリッジによってサポートされる。
・セグメントＡ１ ８２およびＡ２８４は、ＰＣＩロー
カル・バスＢ ５８のスロットをバイパスするのに必要
な余分な配線によって与えられる追加のロードを考慮す
る一方で、不図示のＰＣＩデバイスを受ける３つのＰＣ
Ｉ周辺コンポーネント・スロット９６および９８（増設
ボード・コネクタ）を各々サポートする。１０回のロー
ド要求に応じるために、いかなる時でもＰＣＩローカル
・バスＡ ５６上で一組のスイッチが閉じられよう。し
たがって、スイッチＳＷ−Ａ１ ７８およびＳＷ−Ａ２
８０の開閉は、セグメントのローカル効果からＰＣＩ
ローカル・バスＡ ５６を効果的に分離し、開いたスイ
ッチの後にある追加の周辺コンポーネント・スロットは
ＰＣＩローカル・バスＡ ５６上で利用される６つのス
ロットを可能とする。図示していないが、ＰＣＩローカ
ル・バスＡ ５８なしにＰＣＩローカル・バスＡ ５６
もまた、８つのデバイス・スロットをサポートすること
を理解すべきである。さらに、単一のプル・ダブル・ス
ロー・スイッチもまた２組のインライン電子スイッチを
置き換えるであろう。このような構成によって、１４の
周辺コンポーネント・スロットが各々のＰＣＩホスト・
ブリッジによってサポートされる。
【００２２】図３に示すように、ＰＣＩホスト・ブリッ
ジ７９は、アドレス・デコード１００を持つバス制御論
理９４と、範囲レジスタ１０１と、バス動作の最中にス
イッチＳＷ−Ａ１ ７８、ＳＷ−Ａ２ ８０、ＳＷ−Ｂ
１ ８６と、ＳＷ−Ｂ２ ８８とを、それぞれオンおよ
びオフするシークエンスを制御するためのアービタとを
有する。すでに述べたように、ＰＣＩローカル・バスＡ
５６またはバスＢ５８のいずれか一方を使用する場
合、バスＡ５６またはバスＢ５８のいずれか一方でのバ
ス動作中にマスターおよびターゲットある場所に応じ
て、一組のスイッチ、ＳＷ−Ａ１ ７８およびＳＷ−Ａ
２ ８０またはＳＷ−Ｂ１ ８６およびＳＷ−Ｂ２ ８
８が一度に閉じる。一例として、もちろん限定されるも
のではないが、バスＡ５６のバス制御論理９４を説明す
る。
ジ７９は、アドレス・デコード１００を持つバス制御論
理９４と、範囲レジスタ１０１と、バス動作の最中にス
イッチＳＷ−Ａ１ ７８、ＳＷ−Ａ２ ８０、ＳＷ−Ｂ
１ ８６と、ＳＷ−Ｂ２ ８８とを、それぞれオンおよ
びオフするシークエンスを制御するためのアービタとを
有する。すでに述べたように、ＰＣＩローカル・バスＡ
５６またはバスＢ５８のいずれか一方を使用する場
合、バスＡ５６またはバスＢ５８のいずれか一方でのバ
ス動作中にマスターおよびターゲットある場所に応じ
て、一組のスイッチ、ＳＷ−Ａ１ ７８およびＳＷ−Ａ
２ ８０またはＳＷ−Ｂ１ ８６およびＳＷ−Ｂ２ ８
８が一度に閉じる。一例として、もちろん限定されるも
のではないが、バスＡ５６のバス制御論理９４を説明す
る。
【００２３】一例として、もちろん限定されるものでは
ないが、バスＡ５６のバス制御論理９４は、配線マスタ
がバス５６上にあるかどうかを判断する。もし、現行制
御マスタがバス・セグメントＡ１ ８２上にあるなら
ば、スイッチングＳＷ−Ａ１７８が閉じられ、マスタが
バス・セグメントＡ１の制御を確保した場合にスイッチ
ＳＷ−Ａ２ ８０が開かれる。もし、つぎの獲得アービ
タがセグメントＡ２８４にあるならば、グラフト回線
（ＧＮＴ＃）がセグメントＡ１ ８２上のマスタから取
り除かれ、待ち時間タイマが切れるとバス５６から取り
除かれてバス５６上にアイドル・サイクルが生ずる。バ
ス５６がアイドル状態になるとスイッチＳＷ−Ａ１ ７
８が開き、ＳＷ−Ａ２ ８０が閉じ、さらにセグメント
Ａ２ ８４上で待つ獲得マスタに対してＧＮＴ＃がアク
ティブ状態となる。セグメントＡ２ ８４の獲得マスタ
がバス５６上でそのＧＮＴ＃回線がアクティブであるこ
とを認識すると、システム・バス２０動作を介してシス
テム・メモリ５０に対してダイレクト・メモリ・アクセ
ス（ＤＭＡ）を開始する。注目すべきことは、要求回線
（ＲＥＱ＃）およびＧＮＴ＃回線（不図示）がバスで接
続されていないので、インライン・スイッチＳＷ−Ａ１
７８およびＳＷ−Ａ２ ８０によってスイッチされな
いことである。説明はされてはいないが、上述の等価バ
ス制御論理９４もまたＰＣＩローカル・バスＢ ５８に
沿って挿入されたインライン電子スイッチＳＷ−Ｂ１
８６およびＳＷ−Ｂ２ ８８に対して設けられることを
認識すべきである。
ないが、バスＡ５６のバス制御論理９４は、配線マスタ
がバス５６上にあるかどうかを判断する。もし、現行制
御マスタがバス・セグメントＡ１ ８２上にあるなら
ば、スイッチングＳＷ−Ａ１７８が閉じられ、マスタが
バス・セグメントＡ１の制御を確保した場合にスイッチ
ＳＷ−Ａ２ ８０が開かれる。もし、つぎの獲得アービ
タがセグメントＡ２８４にあるならば、グラフト回線
（ＧＮＴ＃）がセグメントＡ１ ８２上のマスタから取
り除かれ、待ち時間タイマが切れるとバス５６から取り
除かれてバス５６上にアイドル・サイクルが生ずる。バ
ス５６がアイドル状態になるとスイッチＳＷ−Ａ１ ７
８が開き、ＳＷ−Ａ２ ８０が閉じ、さらにセグメント
Ａ２ ８４上で待つ獲得マスタに対してＧＮＴ＃がアク
ティブ状態となる。セグメントＡ２ ８４の獲得マスタ
がバス５６上でそのＧＮＴ＃回線がアクティブであるこ
とを認識すると、システム・バス２０動作を介してシス
テム・メモリ５０に対してダイレクト・メモリ・アクセ
ス（ＤＭＡ）を開始する。注目すべきことは、要求回線
（ＲＥＱ＃）およびＧＮＴ＃回線（不図示）がバスで接
続されていないので、インライン・スイッチＳＷ−Ａ１
７８およびＳＷ−Ａ２ ８０によってスイッチされな
いことである。説明はされてはいないが、上述の等価バ
ス制御論理９４もまたＰＣＩローカル・バスＢ ５８に
沿って挿入されたインライン電子スイッチＳＷ−Ｂ１
８６およびＳＷ−Ｂ２ ８８に対して設けられることを
認識すべきである。
【００２４】上述のことにつづいて、また再び図３を参
照すると、もし獲得アービタ１０２がＰＣＩローカル・
バスＡ５６に対するＰＣＩホスト・ブリッジ７６である
ならば、ＰＣＩホスト・ブリッジ７６に位置したバス・
コントローラ９４（バスＡに対する）のアドレス・デコ
ーダ１００およびアドレス範囲レジスタ１０１は、ＰＣ
Ｉホスト・ブリッジ７６がアクセスを求めるターゲット
を発見することに使用される。このアドレス・デコード
１００およびアドレス範囲レジスタ１０１の関数は、上
記獲得アービタ１０２のバス裁定に並行して処理され
る。ターゲットが置かれるいなや、ＰＣＩホスト・ブリ
ッジ７６はどの組のインライン・スイッチＳＷ−Ａ１
７８およびＳＷ−Ａ２ ８０が正しいターゲットにＰＣ
Ｉホスト・ブリッジ７６を接続するために閉じられる必
要があるかを知るであろう。もし、つぎのターゲットが
現行制御マスタと同様のバス・セグメントであるなら
ば、スイッチ状態はバス・コントロールが次の制御マス
タに与えられるまで変化しないであろう。アドレス・デ
コード１００が、ブリッジがバス裁定を獲得する場合、
ＰＣＩローカル・バスＡ ５６に対してＰＣＩホスト・
ブリッジ７６が裁定する場合に位置決めのために実行さ
れる。現行制御マスタがセグメントＡ１ ８２上にあ
り、獲得アービタ１０２はＰＣＩホスト・ブリッジ７６
であり、さらにターゲットはセグメントＡ２ ８４上に
ある場合、ＧＮＴ＃はセグメントＡ１ ８２上のマスタ
から取り除かれる。また、その待ち時間タイマが切れる
と、ＰＣＩローカル・バス５６から取り除かれ、ＰＣＩ
ローカル・バス５６上にアイドル・サイクルが生ずる。
ＰＣＩローカル・バス５６がアイドル状態になると、ス
イッチＳＷ−Ａ１ ７８が開き、さらにスイッチＳＷ−
Ａ２ ８０が閉じて、ＰＣＩホスト・ブリッジ７６がＰ
ＣＩローカル・バス・セグメントＡ２ ８４上のターゲ
ットにアクセスを開始する。説明はされてはいないが、
上述の等価バス制御論理９４もまたＰＣＩローカル・バ
スＢ ５８に沿って挿入されたインライン電子スイッチ
ＳＷ−Ｂ１ ８６およびＳＷ−Ｂ２ ８８に対して設け
られることを認識すべきである。
照すると、もし獲得アービタ１０２がＰＣＩローカル・
バスＡ５６に対するＰＣＩホスト・ブリッジ７６である
ならば、ＰＣＩホスト・ブリッジ７６に位置したバス・
コントローラ９４（バスＡに対する）のアドレス・デコ
ーダ１００およびアドレス範囲レジスタ１０１は、ＰＣ
Ｉホスト・ブリッジ７６がアクセスを求めるターゲット
を発見することに使用される。このアドレス・デコード
１００およびアドレス範囲レジスタ１０１の関数は、上
記獲得アービタ１０２のバス裁定に並行して処理され
る。ターゲットが置かれるいなや、ＰＣＩホスト・ブリ
ッジ７６はどの組のインライン・スイッチＳＷ−Ａ１
７８およびＳＷ−Ａ２ ８０が正しいターゲットにＰＣ
Ｉホスト・ブリッジ７６を接続するために閉じられる必
要があるかを知るであろう。もし、つぎのターゲットが
現行制御マスタと同様のバス・セグメントであるなら
ば、スイッチ状態はバス・コントロールが次の制御マス
タに与えられるまで変化しないであろう。アドレス・デ
コード１００が、ブリッジがバス裁定を獲得する場合、
ＰＣＩローカル・バスＡ ５６に対してＰＣＩホスト・
ブリッジ７６が裁定する場合に位置決めのために実行さ
れる。現行制御マスタがセグメントＡ１ ８２上にあ
り、獲得アービタ１０２はＰＣＩホスト・ブリッジ７６
であり、さらにターゲットはセグメントＡ２ ８４上に
ある場合、ＧＮＴ＃はセグメントＡ１ ８２上のマスタ
から取り除かれる。また、その待ち時間タイマが切れる
と、ＰＣＩローカル・バス５６から取り除かれ、ＰＣＩ
ローカル・バス５６上にアイドル・サイクルが生ずる。
ＰＣＩローカル・バス５６がアイドル状態になると、ス
イッチＳＷ−Ａ１ ７８が開き、さらにスイッチＳＷ−
Ａ２ ８０が閉じて、ＰＣＩホスト・ブリッジ７６がＰ
ＣＩローカル・バス・セグメントＡ２ ８４上のターゲ
ットにアクセスを開始する。説明はされてはいないが、
上述の等価バス制御論理９４もまたＰＣＩローカル・バ
スＢ ５８に沿って挿入されたインライン電子スイッチ
ＳＷ−Ｂ１ ８６およびＳＷ−Ｂ２ ８８に対して設け
られることを認識すべきである。
【００２５】ふたたび図３にもどると、ローカル・バス
・セグメントＡ１ ８２およびＡ２８４に対して、スイ
ッチ７８および８０のスロット９６および９８側に付加
プルアップ・レジスタ１０４および１１０が配置されて
いる。同様に、ローカル・バス・セグメントＢ１ ９０
およびＢ２ ９２に対して、スイッチ８６および８８の
周辺コンポーネント・スロット１１２および１１４側に
付加プルアップ・レジスタ１０６および１０８が配置さ
れている。さらに、ＰＣＩバスに対して２を越える数の
バス・セグメントが、全体的なバス・ローディング要求
およびタイミング・バジェットが所定周波数の動作に対
して合うかぎり、インライン・スイッチの組によって分
離されてもよい。以上、本発明を特に好ましい実施形態
例に関連させて図示および説明をしてきたが、当業者は
本発明の精神および範囲から離れることなく形態および
詳細の種々の変更が可能であることを理解するであろ
う。
・セグメントＡ１ ８２およびＡ２８４に対して、スイ
ッチ７８および８０のスロット９６および９８側に付加
プルアップ・レジスタ１０４および１１０が配置されて
いる。同様に、ローカル・バス・セグメントＢ１ ９０
およびＢ２ ９２に対して、スイッチ８６および８８の
周辺コンポーネント・スロット１１２および１１４側に
付加プルアップ・レジスタ１０６および１０８が配置さ
れている。さらに、ＰＣＩバスに対して２を越える数の
バス・セグメントが、全体的なバス・ローディング要求
およびタイミング・バジェットが所定周波数の動作に対
して合うかぎり、インライン・スイッチの組によって分
離されてもよい。以上、本発明を特に好ましい実施形態
例に関連させて図示および説明をしてきたが、当業者は
本発明の精神および範囲から離れることなく形態および
詳細の種々の変更が可能であることを理解するであろ
う。
【００２６】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）周辺コンポーネント相互接続（ＰＣＩ）バスを持
つコンピュータ・システムであって、プロセッサおよび
システム・メモリに接続されたシステム・バスと、ＰＣ
Ｉホスト・ブリッジを介して前記システム・バスに接続
された複数のＰＣＩローカル・バスと、前記複数のＰＣ
Ｉローカル・バスに接続した複数のＰＣＩ周辺コンポー
ネント・スロットとを有し、さらに、前記ＰＣＩ周辺コ
ンポーネント・スロットの少なくとも１つは、前記プロ
セッサおよび前記システム・メモリとデータを共有する
コンピュータ・システム。 （２）第１のＰＣＩローカル・バスを定める前記複数の
ＰＣＩローカル・バスは、第１のインライン電子スイッ
チと第２組のインライン電子スイッチとを有し、前記第
１の組のインライン電子スイッチは、第１のＰＣＩロー
カル・バス・セグメントを定め、また前記第２組のイン
ライン電子スイッチは第２のＰＣＩローカル・バス・セ
グメントを定める上記（１）に記載のコンピュータ・シ
ステム。 （３）前記第１のＰＣＩローカル・バス・セグメント
は、３３ＭＨｚまでで動作する場合、最大で４つのＰＣ
Ｉ周辺コンポーネント・スロットを有し、また、前記第
２のＰＣＩローカル・バス・セグメントは、３３ＭＨｚ
までで動作する場合、最大で４つの周辺コンポーネント
・スロットを有し、さらに、前記第１組のインライン電
子スイッチおよび前記第２組のインライン電子スイッチ
のうちの一組が閉じる場合、他方の組のインライン電子
スイッチが開く上記（２）に記載のコンピュータ・シス
テム。 （４）前記ＰＣＩホスト・ブリッジはバス制御論理を有
し、該バス制御論理は、マスタおよびターゲットが前記
第１のＰＣＩローカル・バス・セグメントおよび前記第
２のＰＣＩローカル・バス・セグメント上にある場合に
応じて前記第１のインライン電子スイッチおよび前記第
２のインライン電子スイッチがいつ開閉するを決定する
ために、アドレス・デコード、範囲レジスタ、およびア
ービタ制御を有する上記（３）に記載のコンピュータ・
システム。 （５）前記第１のＰＣＩローカル・バス・セグメント
は、３３ＭＨｚまでで動作する場合、最大で３つのＰＣ
Ｉ周辺コンポーネント・スロットを有し、また前記第２
のＰＣＩローカル・バス・セグメントは、３３ＭＨｚま
でで動作する場合、最大で３つの周辺コンポーネント・
スロットを有し、さらに、前記第１組のインライン電子
スイッチおよび前記第２組のインライン電子スイッチの
うちの一組が閉じる場合、他方の組のインライン電子ス
イッチが開く上記（２）に記載のコンピュータ・システ
ム。 （６）前記第２のＰＣＩローカル・バスは、第３組のイ
ンライン電子スイッチと第４組のインライン電子スイッ
チとを有し、前記第３組の組のインライン電子スイッチ
は、第３のＰＣＩローカル・バス・セグメントを定め、
また前記第４組の組のインライン電子スイッチは、第４
のＰＣＩローカル・バス・セグメントを定める上記
（５）に記載のコンピュータ・システム。 （７）前記第３のＰＣＩローカル・バス・セグメント
は、３３ＭＨｚまでで動作する場合、最大で４つのＰＣ
Ｉ周辺コンポーネント・スロットを有し、また前記第４
のＰＣＩローカル・バス・セグメントは、３３ＭＨｚま
でで動作する場合、最大で４つの周辺コンポーネント・
スロットを有し、さらに、前記第３組のインライン電子
スイッチおよび前記第４組のインライン電子スイッチの
うちの一組が閉じる場合、他方の組のインライン電子ス
イッチが開く上記（６）に記載のコンピュータ・システ
ム。 （８）前記ＰＣＩホスト・ブリッジはバス制御論理を有
し、また、該バス制御論理は、マスタおよびターゲット
が前記第１のＰＣＩローカル・バス・セグメント、前記
第２のＰＣＩローカル・バス・セグメント、前記第３の
ＰＣＩローカル・バス・セグメント、および前記第４の
ＰＣＩローカル・バス・セグメント上にある場合に応じ
て前記第１のインライン電子スイッチ、前記第２のイン
ライン電子スイッチ、前記第３のインライン電子スイッ
チ、および前記第４のインライン電子スイッチがいつ開
閉するを決定するために、アドレス・デコード、範囲レ
ジスタ、およびアービタ制御を有し、さらに前記第１の
ローカル・バスから３つの前記ＰＣＩローカル・バス・
セグメントおよび前記第２のローカル・バスから４つの
前記ＰＣＩローカル・バス・セグメントのみが任意の与
えられた時間でＰＣＩバスに電気的に接続する上記
（７）に記載のコンピュータ・システム。 （９）前記第１のＰＣＩローカル・バス・セグメント、
前記第２のＰＣＩローカル・バス・セグメント、前記第
３のＰＣＩローカル・バス・セグメント、および前記第
４のＰＣＩローカル・バス・セグメントは、プルアップ
・レジスタを有する上記（８）に記載のコンピュータ・
システム。 （１０）前記第１のＰＣＩローカル・バスおよび前記第
２のＰＣＩローカル・バスは、複数の組のインライン電
子スイッチを有し、前記複数の組のインライン電子スイ
ッチは、複数のＰＣＩローカル・バス・セグメントを定
める上記（１）に記載のコンピュータ・システム。 （１１）データ処理装置内で周辺コンポーネント相互接
続（ＰＣＩ）ホスト・ブリッジをサポートする方法であ
って、システムにプロセッサおよびシステム・メモリを
接続するステップと、ＰＣＩホスト・ブリッジを介して
前記システム・バスに複数のＰＣＩローカル・バスを接
続するステップと、前記複数のＰＣＩローカル・バスに
沿って１を上回る数の組のインライン電子スイッチを接
続するステップと、前記複数のＰＣＩローカル・バスに
対して、少なくとも一つのＰＣＩ周辺コンポーネント・
スロットを接続するステップとを有し、さらに、前駆周
辺コンポーネント・スロットの少なくとも一つは、前記
１を上回る数の組のインライン電子スイッチを開閉する
ことによって前記プロセッサおよび前記システム・メモ
リを共有する方法。 （１２）前記複数のＰＣＩローカル・バスによって定め
られる第１のＰＣＩローカル・バスに沿って第１組のイ
ンライン電子スイッチおよび第２組のインライン電子ス
イッチを挿入するステップをさらに有し、また、前記第
１の組のインライン電子スイッチは、第１のＰＣＩロー
カル・バス・セグメントを定め、また前記第２組のイン
ライン電子スイッチは第２のＰＣＩローカル・バス・セ
グメントを定める上記（１１）に記載のコンピュータ・
システム。 （１３）最大で３３ＭＨｚで前記データ処理システムが
動作する場合、最大で４つのＰＣＩ周辺コンポーネント
・スロットを前記第１のＰＣＩローカル・バス・セグメ
ントに接続し、最大で４つのＰＣＩ周辺コンポーネント
・スロットを前記第２のＰＣＩローカル・バス・セグメ
ントに接続するステップをさらに有し、また、前記第１
組のインライン電子スイッチおよび前記第２組のインラ
イン電子スイッチのうちの一組が閉じる場合、他方の組
のインライン電子スイッチが開く上記（１２）に記載の
方法。 （１４）前記第１のインライン電子スイッチおよび前記
第２のインライン電子スイッチの開閉を、前記ＰＣＩホ
スト・ブリッジ内のバス制御論理にもとづいて行うステ
ップをさらに有し、また、該バス制御論理は、マスタお
よびターゲットが前記第１のＰＣＩローカル・バス・セ
グメントおよび前記第２のＰＣＩローカル・バス・セグ
メント上にある場合を判断するために、アドレス・デコ
ード、範囲レジスタ、およびアービタ制御を有し、さら
に、前記データ処理装置が最大で３３ＭＨｚで動作する
場合に、４つの前記ＰＣＩデバイスのみが任意の与えら
れた時間でＰＣＩバスに電気的に接続する上記（１３）
に記載の方法。 （１５）最大で３つのＰＣＩ周辺コンポーネント・スロ
ットを前記第１のＰＣＩローカル・バス・セグメントに
接続し、最大で３つのＰＣＩ周辺コンポーネント・スロ
ットを前記第２のＰＣＩローカル・バス・セグメントに
接続するステップをさらに有し、また、前記第１組のイ
ンライン電子スイッチおよび前記第２組のインライン電
子スイッチのうちの一組が閉じる場合、他方の組のイン
ライン電子スイッチが開く上記（１２）に記載の方法。 （１６）前記ＰＣＩホスト・ブリッジを介して前記デー
タ処理装置に第２のＰＣＩローカル・バスを接続するス
テップと、前記第２のＰＣＩローカル・バスに沿って第
３組のインライン電子スイッチおよび第４組のインライ
ン電子スイッチを挿入するステップとをさらに有し、さ
らに、前記第３組のインライン電子スイッチは第３のＰ
ＣＩローカル・バス・セグメントを定め、また前記第４
組のインライン電子スイッチは第４のＰＣＩローカル・
バス・セグメントを定める上記（１５）に記載の方法。 （１７）最大で４つのＰＣＩ周辺コンポーネント・スロ
ットを前記第３のＰＣＩローカル・バス・セグメントに
接続し、最大で４つのＰＣＩ周辺コンポーネント・スロ
ットを前記第４のＰＣＩローカル・バス・セグメントに
接続するステップをさらに有し、また、前記第３組のイ
ンライン電子スイッチおよび前記第４組のインライン電
子スイッチのうちの一組が閉じる場合、他方の組のイン
ライン電子スイッチが開く上記（１６）に記載の方法。 （１８）前記第１のインライン電子スイッチ、前記第２
のインライン電子スイッチ、前記第３のインライン電子
スイッチ、および前記第４のインライン電子スイッチの
開閉を、前記ＰＣＩホスト・ブリッジ内のバス制御論理
にもとづいて行うステップをさらに有し、また、前記バ
ス制御論理は、マスタおよびターゲットが前記第１のＰ
ＣＩローカル・バス・セグメント、前記第２のＰＣＩロ
ーカル・バス・セグメント、前記第３のＰＣＩローカル
・バス・セグメント、および前記第４のＰＣＩローカル
・バス・セグメント上にあることに応じて、前記第１の
インライン電子スイッチ、前記第２のインライン電子ス
イッチ、前記第３のインライン電子スイッチ、および前
記第４のインライン電子スイッチが開閉がいつされたか
を判断するために、アドレス・デコード、範囲レジス
タ、およびアービタ制御を有し、さらに、前記第１のロ
ーカル・バスから３つの前記ＰＣＩ周辺コンポーネント
・スロットおよび前記第２のローカル・バスから４つの
前記ＰＣＩ周辺コンポーネント・スロットのみが所定の
時間でＰＣＴバスに電気的に接続する上記（１７）に記
載の方法。 （１９）前記第１のＰＣＩローカル・バス・セグメン
ト、前記第２のＰＣＩローカル・バス・セグメント、前
記第３のＰＣＩローカル・バス・セグメント、および前
記第４のＰＣＩローカル・バス・セグメントに沿ってプ
ルアップ・レジスタを挿入するステップをさらに有する
上記（１８）に記載の方法。 （２０）周辺コンポーネント相互接続（ＰＣＩ）バスを
有するコンピュータ・システムであって、プロセッサお
よびシステム・メモリに接続したシステム・バスと、第
１組のインライン電子スイッチおよび第２組のインライ
ン電子スイッチを有し、前記第１組のインライン電子ス
イッチは第１のＰＣＩローカル・バス・セグメントを定
め、また前記第２組のインライン電子スイッチは第２の
ＰＣＩローカル・バス・セグメントを定め、前記第１の
ＰＣＩローカル・バス・セグメントは３つのＰＣＩ周辺
コンポーネントを有し、また前記第２のＰＣＩローカル
・バス・セグメントは３つのＰＣＩ周辺コンポーネント
・スロットを有し、さらにＰＣＩホスト・ブリッジを介
して前記システム・バスに接続した第１のＰＣＩローカ
ル・バスと、第３組のインライン電子スイッチと第４組
のインライン電子とを有し、前記第３組のインライン電
子スイッチは第３のＰＣＩローカル・バス・セグメント
を定め、また前記第４組のインライン電子スイッチは第
４のＰＣＩローカル・バス・セグメントを定め、前記第
３のＰＣＩローカル・バス・セグメントは４つのＰＣＩ
周辺コンポーネントを有し、また前記第４のＰＣＩロー
カル・バス・セグメントは４つのＰＣＩ周辺コンポーネ
ント・スロットを有し、さらに前記ＰＣＩホスト・ブリ
ッジを介して前記システム・バスに接続した第２のＰＣ
Ｉローカル・バスとを備え、さらに、前記ＰＣＩホスト
・ブリッジは、バス制御論理を持ち、該バス制御論理
は、マスタおよびターゲットが前記第１のＰＣＩローカ
ル・バス・セグメント、前記第２のＰＣＩローカル・バ
ス・セグメント、前記第３のＰＣＩローカル・バス・セ
グメント、および前記第４のＰＣＩローカル・バス・セ
グメント上にあることに応じて前記第１のインライン電
子スイッチ、前記第２のインライン電子スイッチ、前記
第３のインライン電子スイッチ、および前記第４のイン
ライン電子スイッチがいつ開閉するかを判断するため
に、アドレス・デコード、範囲レジスタ、およびアービ
タ制御を有し、前記コンピュータ・システムが最大で３
３ＭＨｚで動作する場合に、前記第１のローカル・バス
から３つの前記ＰＣＩ周辺コンポーネント・スロットお
よび前記第２のローカル・バスから４つの前記ＰＣＩデ
バイスのみが任意の与えられた時間でＰＣＩバスに電気
的に接続するコンピュータ・システム。
の事項を開示する。 （１）周辺コンポーネント相互接続（ＰＣＩ）バスを持
つコンピュータ・システムであって、プロセッサおよび
システム・メモリに接続されたシステム・バスと、ＰＣ
Ｉホスト・ブリッジを介して前記システム・バスに接続
された複数のＰＣＩローカル・バスと、前記複数のＰＣ
Ｉローカル・バスに接続した複数のＰＣＩ周辺コンポー
ネント・スロットとを有し、さらに、前記ＰＣＩ周辺コ
ンポーネント・スロットの少なくとも１つは、前記プロ
セッサおよび前記システム・メモリとデータを共有する
コンピュータ・システム。 （２）第１のＰＣＩローカル・バスを定める前記複数の
ＰＣＩローカル・バスは、第１のインライン電子スイッ
チと第２組のインライン電子スイッチとを有し、前記第
１の組のインライン電子スイッチは、第１のＰＣＩロー
カル・バス・セグメントを定め、また前記第２組のイン
ライン電子スイッチは第２のＰＣＩローカル・バス・セ
グメントを定める上記（１）に記載のコンピュータ・シ
ステム。 （３）前記第１のＰＣＩローカル・バス・セグメント
は、３３ＭＨｚまでで動作する場合、最大で４つのＰＣ
Ｉ周辺コンポーネント・スロットを有し、また、前記第
２のＰＣＩローカル・バス・セグメントは、３３ＭＨｚ
までで動作する場合、最大で４つの周辺コンポーネント
・スロットを有し、さらに、前記第１組のインライン電
子スイッチおよび前記第２組のインライン電子スイッチ
のうちの一組が閉じる場合、他方の組のインライン電子
スイッチが開く上記（２）に記載のコンピュータ・シス
テム。 （４）前記ＰＣＩホスト・ブリッジはバス制御論理を有
し、該バス制御論理は、マスタおよびターゲットが前記
第１のＰＣＩローカル・バス・セグメントおよび前記第
２のＰＣＩローカル・バス・セグメント上にある場合に
応じて前記第１のインライン電子スイッチおよび前記第
２のインライン電子スイッチがいつ開閉するを決定する
ために、アドレス・デコード、範囲レジスタ、およびア
ービタ制御を有する上記（３）に記載のコンピュータ・
システム。 （５）前記第１のＰＣＩローカル・バス・セグメント
は、３３ＭＨｚまでで動作する場合、最大で３つのＰＣ
Ｉ周辺コンポーネント・スロットを有し、また前記第２
のＰＣＩローカル・バス・セグメントは、３３ＭＨｚま
でで動作する場合、最大で３つの周辺コンポーネント・
スロットを有し、さらに、前記第１組のインライン電子
スイッチおよび前記第２組のインライン電子スイッチの
うちの一組が閉じる場合、他方の組のインライン電子ス
イッチが開く上記（２）に記載のコンピュータ・システ
ム。 （６）前記第２のＰＣＩローカル・バスは、第３組のイ
ンライン電子スイッチと第４組のインライン電子スイッ
チとを有し、前記第３組の組のインライン電子スイッチ
は、第３のＰＣＩローカル・バス・セグメントを定め、
また前記第４組の組のインライン電子スイッチは、第４
のＰＣＩローカル・バス・セグメントを定める上記
（５）に記載のコンピュータ・システム。 （７）前記第３のＰＣＩローカル・バス・セグメント
は、３３ＭＨｚまでで動作する場合、最大で４つのＰＣ
Ｉ周辺コンポーネント・スロットを有し、また前記第４
のＰＣＩローカル・バス・セグメントは、３３ＭＨｚま
でで動作する場合、最大で４つの周辺コンポーネント・
スロットを有し、さらに、前記第３組のインライン電子
スイッチおよび前記第４組のインライン電子スイッチの
うちの一組が閉じる場合、他方の組のインライン電子ス
イッチが開く上記（６）に記載のコンピュータ・システ
ム。 （８）前記ＰＣＩホスト・ブリッジはバス制御論理を有
し、また、該バス制御論理は、マスタおよびターゲット
が前記第１のＰＣＩローカル・バス・セグメント、前記
第２のＰＣＩローカル・バス・セグメント、前記第３の
ＰＣＩローカル・バス・セグメント、および前記第４の
ＰＣＩローカル・バス・セグメント上にある場合に応じ
て前記第１のインライン電子スイッチ、前記第２のイン
ライン電子スイッチ、前記第３のインライン電子スイッ
チ、および前記第４のインライン電子スイッチがいつ開
閉するを決定するために、アドレス・デコード、範囲レ
ジスタ、およびアービタ制御を有し、さらに前記第１の
ローカル・バスから３つの前記ＰＣＩローカル・バス・
セグメントおよび前記第２のローカル・バスから４つの
前記ＰＣＩローカル・バス・セグメントのみが任意の与
えられた時間でＰＣＩバスに電気的に接続する上記
（７）に記載のコンピュータ・システム。 （９）前記第１のＰＣＩローカル・バス・セグメント、
前記第２のＰＣＩローカル・バス・セグメント、前記第
３のＰＣＩローカル・バス・セグメント、および前記第
４のＰＣＩローカル・バス・セグメントは、プルアップ
・レジスタを有する上記（８）に記載のコンピュータ・
システム。 （１０）前記第１のＰＣＩローカル・バスおよび前記第
２のＰＣＩローカル・バスは、複数の組のインライン電
子スイッチを有し、前記複数の組のインライン電子スイ
ッチは、複数のＰＣＩローカル・バス・セグメントを定
める上記（１）に記載のコンピュータ・システム。 （１１）データ処理装置内で周辺コンポーネント相互接
続（ＰＣＩ）ホスト・ブリッジをサポートする方法であ
って、システムにプロセッサおよびシステム・メモリを
接続するステップと、ＰＣＩホスト・ブリッジを介して
前記システム・バスに複数のＰＣＩローカル・バスを接
続するステップと、前記複数のＰＣＩローカル・バスに
沿って１を上回る数の組のインライン電子スイッチを接
続するステップと、前記複数のＰＣＩローカル・バスに
対して、少なくとも一つのＰＣＩ周辺コンポーネント・
スロットを接続するステップとを有し、さらに、前駆周
辺コンポーネント・スロットの少なくとも一つは、前記
１を上回る数の組のインライン電子スイッチを開閉する
ことによって前記プロセッサおよび前記システム・メモ
リを共有する方法。 （１２）前記複数のＰＣＩローカル・バスによって定め
られる第１のＰＣＩローカル・バスに沿って第１組のイ
ンライン電子スイッチおよび第２組のインライン電子ス
イッチを挿入するステップをさらに有し、また、前記第
１の組のインライン電子スイッチは、第１のＰＣＩロー
カル・バス・セグメントを定め、また前記第２組のイン
ライン電子スイッチは第２のＰＣＩローカル・バス・セ
グメントを定める上記（１１）に記載のコンピュータ・
システム。 （１３）最大で３３ＭＨｚで前記データ処理システムが
動作する場合、最大で４つのＰＣＩ周辺コンポーネント
・スロットを前記第１のＰＣＩローカル・バス・セグメ
ントに接続し、最大で４つのＰＣＩ周辺コンポーネント
・スロットを前記第２のＰＣＩローカル・バス・セグメ
ントに接続するステップをさらに有し、また、前記第１
組のインライン電子スイッチおよび前記第２組のインラ
イン電子スイッチのうちの一組が閉じる場合、他方の組
のインライン電子スイッチが開く上記（１２）に記載の
方法。 （１４）前記第１のインライン電子スイッチおよび前記
第２のインライン電子スイッチの開閉を、前記ＰＣＩホ
スト・ブリッジ内のバス制御論理にもとづいて行うステ
ップをさらに有し、また、該バス制御論理は、マスタお
よびターゲットが前記第１のＰＣＩローカル・バス・セ
グメントおよび前記第２のＰＣＩローカル・バス・セグ
メント上にある場合を判断するために、アドレス・デコ
ード、範囲レジスタ、およびアービタ制御を有し、さら
に、前記データ処理装置が最大で３３ＭＨｚで動作する
場合に、４つの前記ＰＣＩデバイスのみが任意の与えら
れた時間でＰＣＩバスに電気的に接続する上記（１３）
に記載の方法。 （１５）最大で３つのＰＣＩ周辺コンポーネント・スロ
ットを前記第１のＰＣＩローカル・バス・セグメントに
接続し、最大で３つのＰＣＩ周辺コンポーネント・スロ
ットを前記第２のＰＣＩローカル・バス・セグメントに
接続するステップをさらに有し、また、前記第１組のイ
ンライン電子スイッチおよび前記第２組のインライン電
子スイッチのうちの一組が閉じる場合、他方の組のイン
ライン電子スイッチが開く上記（１２）に記載の方法。 （１６）前記ＰＣＩホスト・ブリッジを介して前記デー
タ処理装置に第２のＰＣＩローカル・バスを接続するス
テップと、前記第２のＰＣＩローカル・バスに沿って第
３組のインライン電子スイッチおよび第４組のインライ
ン電子スイッチを挿入するステップとをさらに有し、さ
らに、前記第３組のインライン電子スイッチは第３のＰ
ＣＩローカル・バス・セグメントを定め、また前記第４
組のインライン電子スイッチは第４のＰＣＩローカル・
バス・セグメントを定める上記（１５）に記載の方法。 （１７）最大で４つのＰＣＩ周辺コンポーネント・スロ
ットを前記第３のＰＣＩローカル・バス・セグメントに
接続し、最大で４つのＰＣＩ周辺コンポーネント・スロ
ットを前記第４のＰＣＩローカル・バス・セグメントに
接続するステップをさらに有し、また、前記第３組のイ
ンライン電子スイッチおよび前記第４組のインライン電
子スイッチのうちの一組が閉じる場合、他方の組のイン
ライン電子スイッチが開く上記（１６）に記載の方法。 （１８）前記第１のインライン電子スイッチ、前記第２
のインライン電子スイッチ、前記第３のインライン電子
スイッチ、および前記第４のインライン電子スイッチの
開閉を、前記ＰＣＩホスト・ブリッジ内のバス制御論理
にもとづいて行うステップをさらに有し、また、前記バ
ス制御論理は、マスタおよびターゲットが前記第１のＰ
ＣＩローカル・バス・セグメント、前記第２のＰＣＩロ
ーカル・バス・セグメント、前記第３のＰＣＩローカル
・バス・セグメント、および前記第４のＰＣＩローカル
・バス・セグメント上にあることに応じて、前記第１の
インライン電子スイッチ、前記第２のインライン電子ス
イッチ、前記第３のインライン電子スイッチ、および前
記第４のインライン電子スイッチが開閉がいつされたか
を判断するために、アドレス・デコード、範囲レジス
タ、およびアービタ制御を有し、さらに、前記第１のロ
ーカル・バスから３つの前記ＰＣＩ周辺コンポーネント
・スロットおよび前記第２のローカル・バスから４つの
前記ＰＣＩ周辺コンポーネント・スロットのみが所定の
時間でＰＣＴバスに電気的に接続する上記（１７）に記
載の方法。 （１９）前記第１のＰＣＩローカル・バス・セグメン
ト、前記第２のＰＣＩローカル・バス・セグメント、前
記第３のＰＣＩローカル・バス・セグメント、および前
記第４のＰＣＩローカル・バス・セグメントに沿ってプ
ルアップ・レジスタを挿入するステップをさらに有する
上記（１８）に記載の方法。 （２０）周辺コンポーネント相互接続（ＰＣＩ）バスを
有するコンピュータ・システムであって、プロセッサお
よびシステム・メモリに接続したシステム・バスと、第
１組のインライン電子スイッチおよび第２組のインライ
ン電子スイッチを有し、前記第１組のインライン電子ス
イッチは第１のＰＣＩローカル・バス・セグメントを定
め、また前記第２組のインライン電子スイッチは第２の
ＰＣＩローカル・バス・セグメントを定め、前記第１の
ＰＣＩローカル・バス・セグメントは３つのＰＣＩ周辺
コンポーネントを有し、また前記第２のＰＣＩローカル
・バス・セグメントは３つのＰＣＩ周辺コンポーネント
・スロットを有し、さらにＰＣＩホスト・ブリッジを介
して前記システム・バスに接続した第１のＰＣＩローカ
ル・バスと、第３組のインライン電子スイッチと第４組
のインライン電子とを有し、前記第３組のインライン電
子スイッチは第３のＰＣＩローカル・バス・セグメント
を定め、また前記第４組のインライン電子スイッチは第
４のＰＣＩローカル・バス・セグメントを定め、前記第
３のＰＣＩローカル・バス・セグメントは４つのＰＣＩ
周辺コンポーネントを有し、また前記第４のＰＣＩロー
カル・バス・セグメントは４つのＰＣＩ周辺コンポーネ
ント・スロットを有し、さらに前記ＰＣＩホスト・ブリ
ッジを介して前記システム・バスに接続した第２のＰＣ
Ｉローカル・バスとを備え、さらに、前記ＰＣＩホスト
・ブリッジは、バス制御論理を持ち、該バス制御論理
は、マスタおよびターゲットが前記第１のＰＣＩローカ
ル・バス・セグメント、前記第２のＰＣＩローカル・バ
ス・セグメント、前記第３のＰＣＩローカル・バス・セ
グメント、および前記第４のＰＣＩローカル・バス・セ
グメント上にあることに応じて前記第１のインライン電
子スイッチ、前記第２のインライン電子スイッチ、前記
第３のインライン電子スイッチ、および前記第４のイン
ライン電子スイッチがいつ開閉するかを判断するため
に、アドレス・デコード、範囲レジスタ、およびアービ
タ制御を有し、前記コンピュータ・システムが最大で３
３ＭＨｚで動作する場合に、前記第１のローカル・バス
から３つの前記ＰＣＩ周辺コンポーネント・スロットお
よび前記第２のローカル・バスから４つの前記ＰＣＩデ
バイスのみが任意の与えられた時間でＰＣＩバスに電気
的に接続するコンピュータ・システム。
【図１】本発明の好ましい実施形態例が適用可能なＰＣ
Ｉローカル・バス・アーキテクチャを有する典型的なコ
ンピュータ・システムの構成を示すブロック図である。
Ｉローカル・バス・アーキテクチャを有する典型的なコ
ンピュータ・システムの構成を示すブロック図である。
【図２】分離ＰＣＩホスト・ブリッジのもとにある分離
ＰＣＩローカル・バスを有する従来の構成を示すブロッ
ク図である。
ＰＣＩローカル・バスを有する従来の構成を示すブロッ
ク図である。
【図３】本発明の好ましい実施形態例にもとづく分離Ｐ
ＣＩローカル・バスを有するＰＣＩホスト・ブリッジの
ブロック図である。
ＣＩローカル・バスを有するＰＣＩホスト・ブリッジの
ブロック図である。
１０ コンピュータ・システム １２ プロセッサ １４ キャッシュ・メモリ １６ メモリ・コントローラ １８ ＤＲＡＭ ２０ システム・バス ２２ ＰＣＩローカル・バス ２４ ＰＣＩホスト・ブリッジ ２６ ローカル・エリア・ネットワーク（ＬＡＮ）イ
ンタフェース ２８ スカジー（ＳＣＳＩ）インタフェース ３０ 拡張バス・インタフェース ３２ ローカル・エリア・ネットワーク ３４ 高速ＳＣＳＩディスク・ドライブ ３６ 拡張バス ３８ アダプタ・ボード ４０ 画像アダプタ・ボード ４２ グラフィック・ボード ４４ モニタ ４８ プロセッサ ５０ システム・バス ５２ ＰＣＩホスト・ブリッジ ５４ 第２ＰＣＩホスト・ブリッジ ５６ ＰＣＩローカル・バスＡ ５８ 第２ＰＣＩローカル・バスＢ ６０ ＰＣＩ−ＩＳＡ間ブリッジ ６２ ＩＳＡバス ６４ ＩＳＡバス ６６ ＰＣＩバス ６８ ＰＣＩバス ７０ ＰＣＩバス ７２ ＰＣＩデバイス ７４ ＰＣＩデバイス ７６ ＰＣＩホスト・ブリッジ ７８ ＳＷ−Ａ１ ８０ ＳＷ−Ａ２ ８２ ＰＣＩローカル・バス・セグメントＡ１ ８４ ＰＣＩローカル・バス・セグメントＡ２ ８６ ＳＷ−Ｂ１ ８８ ＳＷ−Ｂ２ ９０ ＰＣＩローカル・バス・セグメントＢ１ ９２ ＰＣＩローカル・バス・セグメントＢ２ ９４ 等価バス制御論理 ９６ 周辺コンポーネント・スロット ９８ 周辺コンポーネント・スロット １００ アドレス・デコード １０１ 範囲レジスタ １０２ 獲得アービタ １０４ 付加プルアップ・レジスタ １０６ 付加プルアップ・レジスタ １０８ 付加プルアップ・レジスタ １１０ 付加プルアップ・レジスタ １１２ 周辺コンポーネント・スロット １１４ 周辺コンポーネント・スロット
ンタフェース ２８ スカジー（ＳＣＳＩ）インタフェース ３０ 拡張バス・インタフェース ３２ ローカル・エリア・ネットワーク ３４ 高速ＳＣＳＩディスク・ドライブ ３６ 拡張バス ３８ アダプタ・ボード ４０ 画像アダプタ・ボード ４２ グラフィック・ボード ４４ モニタ ４８ プロセッサ ５０ システム・バス ５２ ＰＣＩホスト・ブリッジ ５４ 第２ＰＣＩホスト・ブリッジ ５６ ＰＣＩローカル・バスＡ ５８ 第２ＰＣＩローカル・バスＢ ６０ ＰＣＩ−ＩＳＡ間ブリッジ ６２ ＩＳＡバス ６４ ＩＳＡバス ６６ ＰＣＩバス ６８ ＰＣＩバス ７０ ＰＣＩバス ７２ ＰＣＩデバイス ７４ ＰＣＩデバイス ７６ ＰＣＩホスト・ブリッジ ７８ ＳＷ−Ａ１ ８０ ＳＷ−Ａ２ ８２ ＰＣＩローカル・バス・セグメントＡ１ ８４ ＰＣＩローカル・バス・セグメントＡ２ ８６ ＳＷ−Ｂ１ ８８ ＳＷ−Ｂ２ ９０ ＰＣＩローカル・バス・セグメントＢ１ ９２ ＰＣＩローカル・バス・セグメントＢ２ ９４ 等価バス制御論理 ９６ 周辺コンポーネント・スロット ９８ 周辺コンポーネント・スロット １００ アドレス・デコード １０１ 範囲レジスタ １０２ 獲得アービタ １０４ 付加プルアップ・レジスタ １０６ 付加プルアップ・レジスタ １０８ 付加プルアップ・レジスタ １１０ 付加プルアップ・レジスタ １１２ 周辺コンポーネント・スロット １１４ 周辺コンポーネント・スロット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダニー・マーヴィン・ニール アメリカ合衆国78681 テキサス州、 ラ ウンド・ロック、 ハイタワー・ドライブ 4604 (72)発明者 スティーブン・マーク・サーバー アメリカ合衆国78717 テキサス州、 オ ースティン、 エフラァイム・ロード 8308
Claims (20)
- 【請求項１】周辺コンポーネント相互接続（ＰＣＩ）バ
スを持つコンピュータ・システムであって、 プロセッサおよびシステム・メモリに接続されたシステ
ム・バスと、 ＰＣＩホスト・ブリッジを介して前記システム・バスに
接続された複数のＰＣＩローカル・バスと、 前記複数のＰＣＩローカル・バスに接続した複数のＰＣ
Ｉ周辺コンポーネント・スロットとを有し、さらに、 前記ＰＣＩ周辺コンポーネント・スロットの少なくとも
１つは、前記プロセッサおよび前記システム・メモリと
データを共有するコンピュータ・システム。 - 【請求項２】第１のＰＣＩローカル・バスを定める前記
複数のＰＣＩローカル・バスは、第１のインライン電子
スイッチと第２組のインライン電子スイッチとを有し、
前記第１の組のインライン電子スイッチは、第１のＰＣ
Ｉローカル・バス・セグメントを定め、また前記第２組
のインライン電子スイッチは第２のＰＣＩローカル・バ
ス・セグメントを定める請求項１に記載のコンピュータ
・システム。 - 【請求項３】前記第１のＰＣＩローカル・バス・セグメ
ントは、３３ＭＨｚまでで動作する場合、最大で４つの
ＰＣＩ周辺コンポーネント・スロットを有し、また、 前記第２のＰＣＩローカル・バス・セグメントは、３３
ＭＨｚまでで動作する場合、最大で４つの周辺コンポー
ネント・スロットを有し、さらに、 前記第１組のインライン電子スイッチおよび前記第２組
のインライン電子スイッチのうちの一組が閉じる場合、
他方の組のインライン電子スイッチが開く請求項２に記
載のコンピュータ・システム。 - 【請求項４】前記ＰＣＩホスト・ブリッジはバス制御論
理を有し、 該バス制御論理は、マスタおよびターゲットが前記第１
のＰＣＩローカル・バス・セグメントおよび前記第２の
ＰＣＩローカル・バス・セグメント上にある場合に応じ
て前記第１のインライン電子スイッチおよび前記第２の
インライン電子スイッチがいつ開閉するを決定するため
に、アドレス・デコード、範囲レジスタ、およびアービ
タ制御を有する請求項３に記載のコンピュータ・システ
ム。 - 【請求項５】前記第１のＰＣＩローカル・バス・セグメ
ントは、３３ＭＨｚまでで動作する場合、最大で３つの
ＰＣＩ周辺コンポーネント・スロットを有し、また前記
第２のＰＣＩローカル・バス・セグメントは、３３ＭＨ
ｚまでで動作する場合、最大で３つの周辺コンポーネン
ト・スロットを有し、さらに、 前記第１組のインライン電子スイッチおよび前記第２組
のインライン電子スイッチのうちの一組が閉じる場合、
他方の組のインライン電子スイッチが開く請求項２に記
載のコンピュータ・システム。 - 【請求項６】前記第２のＰＣＩローカル・バスは、第３
組のインライン電子スイッチと第４組のインライン電子
スイッチとを有し、前記第３組の組のインライン電子ス
イッチは、第３のＰＣＩローカル・バス・セグメントを
定め、また前記第４組の組のインライン電子スイッチ
は、第４のＰＣＩローカル・バス・セグメントを定める
請求項５に記載のコンピュータ・システム。 - 【請求項７】前記第３のＰＣＩローカル・バス・セグメ
ントは、３３ＭＨｚまでで動作する場合、最大で４つの
ＰＣＩ周辺コンポーネント・スロットを有し、また前記
第４のＰＣＩローカル・バス・セグメントは、３３ＭＨ
ｚまでで動作する場合、最大で４つの周辺コンポーネン
ト・スロットを有し、さらに、 前記第３組のインライン電子スイッチおよび前記第４組
のインライン電子スイッチのうちの一組が閉じる場合、
他方の組のインライン電子スイッチが開く請求項６に記
載のコンピュータ・システム。 - 【請求項８】前記ＰＣＩホスト・ブリッジはバス制御論
理を有し、また、 該バス制御論理は、マスタおよびターゲットが前記第１
のＰＣＩローカル・バス・セグメント、前記第２のＰＣ
Ｉローカル・バス・セグメント、前記第３のＰＣＩロー
カル・バス・セグメント、および前記第４のＰＣＩロー
カル・バス・セグメント上にある場合に応じて前記第１
のインライン電子スイッチ、前記第２のインライン電子
スイッチ、前記第３のインライン電子スイッチ、および
前記第４のインライン電子スイッチがいつ開閉するを決
定するために、アドレス・デコード、範囲レジスタ、お
よびアービタ制御を有し、さらに前記第１のローカル・
バスから３つの前記ＰＣＩローカル・バス・セグメント
および前記第２のローカル・バスから４つの前記ＰＣＩ
ローカル・バス・セグメントのみが任意の与えられた時
間でＰＣＩバスに電気的に接続する請求項７に記載のコ
ンピュータ・システム。 - 【請求項９】前記第１のＰＣＩローカル・バス・セグメ
ント、前記第２のＰＣＩローカル・バス・セグメント、
前記第３のＰＣＩローカル・バス・セグメント、および
前記第４のＰＣＩローカル・バス・セグメントは、プル
アップ・レジスタを有する請求項８に記載のコンピュー
タ・システム。 - 【請求項１０】前記第１のＰＣＩローカル・バスおよび
前記第２のＰＣＩローカル・バスは、複数の組のインラ
イン電子スイッチを有し、前記複数の組のインライン電
子スイッチは、複数のＰＣＩローカル・バス・セグメン
トを定める請求項１に記載のコンピュータ・システム。 - 【請求項１１】データ処理装置内で周辺コンポーネント
相互接続（ＰＣＩ）ホスト・ブリッジをサポートする方
法であって、 システムにプロセッサおよびシステム・メモリを接続す
るステップと、 ＰＣＩホスト・ブリッジを介して前記システム・バスに
複数のＰＣＩローカル・バスを接続するステップと、 前記複数のＰＣＩローカル・バスに沿って１を上回る数
の組のインライン電子スイッチを接続するステップと、 前記複数のＰＣＩローカル・バスに対して、少なくとも
一つのＰＣＩ周辺コンポーネント・スロットを接続する
ステップとを有し、さらに、 前駆周辺コンポーネント・スロットの少なくとも一つ
は、前記１を上回る数の組のインライン電子スイッチを
開閉することによって前記プロセッサおよび前記システ
ム・メモリを共有する方法。 - 【請求項１２】前記複数のＰＣＩローカル・バスによっ
て定められる第１のＰＣＩローカル・バスに沿って第１
組のインライン電子スイッチおよび第２組のインライン
電子スイッチを挿入するステップをさらに有し、また、 前記第１の組のインライン電子スイッチは、第１のＰＣ
Ｉローカル・バス・セグメントを定め、また前記第２組
のインライン電子スイッチは第２のＰＣＩローカル・バ
ス・セグメントを定める請求項１１に記載のコンピュー
タ・システム。 - 【請求項１３】最大で３３ＭＨｚで前記データ処理シス
テムが動作する場合、最大で４つのＰＣＩ周辺コンポー
ネント・スロットを前記第１のＰＣＩローカル・バス・
セグメントに接続し、最大で４つのＰＣＩ周辺コンポー
ネント・スロットを前記第２のＰＣＩローカル・バス・
セグメントに接続するステップをさらに有し、また、前
記第１組のインライン電子スイッチおよび前記第２組の
インライン電子スイッチのうちの一組が閉じる場合、他
方の組のインライン電子スイッチが開く請求項１２に記
載の方法。 - 【請求項１４】前記第１のインライン電子スイッチおよ
び前記第２のインライン電子スイッチの開閉を、前記Ｐ
ＣＩホスト・ブリッジ内のバス制御論理にもとづいて行
うステップをさらに有し、また、 該バス制御論理は、マスタおよびターゲットが前記第１
のＰＣＩローカル・バス・セグメントおよび前記第２の
ＰＣＩローカル・バス・セグメント上にある場合を判断
するために、アドレス・デコード、範囲レジスタ、およ
びアービタ制御を有し、さらに、前記データ処理装置が
最大で３３ＭＨｚで動作する場合に、４つの前記ＰＣＩ
デバイスのみが任意の与えられた時間でＰＣＩバスに電
気的に接続する請求項１３に記載の方法。 - 【請求項１５】最大で３つのＰＣＩ周辺コンポーネント
・スロットを前記第１のＰＣＩローカル・バス・セグメ
ントに接続し、最大で３つのＰＣＩ周辺コンポーネント
・スロットを前記第２のＰＣＩローカル・バス・セグメ
ントに接続するステップをさらに有し、また、 前記第１組のインライン電子スイッチおよび前記第２組
のインライン電子スイッチのうちの一組が閉じる場合、
他方の組のインライン電子スイッチが開く請求項１２に
記載の方法。 - 【請求項１６】前記ＰＣＩホスト・ブリッジを介して前
記データ処理装置に第２のＰＣＩローカル・バスを接続
するステップと、 前記第２のＰＣＩローカル・バスに沿って第３組のイン
ライン電子スイッチおよび第４組のインライン電子スイ
ッチを挿入するステップとをさらに有し、さらに、 前記第３組のインライン電子スイッチは第３のＰＣＩロ
ーカル・バス・セグメントを定め、また前記第４組のイ
ンライン電子スイッチは第４のＰＣＩローカル・バス・
セグメントを定める請求項１５に記載の方法。 - 【請求項１７】最大で４つのＰＣＩ周辺コンポーネント
・スロットを前記第３のＰＣＩローカル・バス・セグメ
ントに接続し、最大で４つのＰＣＩ周辺コンポーネント
・スロットを前記第４のＰＣＩローカル・バス・セグメ
ントに接続するステップをさらに有し、また、 前記第３組のインライン電子スイッチおよび前記第４組
のインライン電子スイッチのうちの一組が閉じる場合、
他方の組のインライン電子スイッチが開く請求項１６に
記載の方法。 - 【請求項１８】前記第１のインライン電子スイッチ、前
記第２のインライン電子スイッチ、前記第３のインライ
ン電子スイッチ、および前記第４のインライン電子スイ
ッチの開閉を、前記ＰＣＩホスト・ブリッジ内のバス制
御論理にもとづいて行うステップをさらに有し、また、 前記バス制御論理は、マスタおよびターゲットが前記第
１のＰＣＩローカル・バス・セグメント、前記第２のＰ
ＣＩローカル・バス・セグメント、前記第３のＰＣＩロ
ーカル・バス・セグメント、および前記第４のＰＣＩロ
ーカル・バス・セグメント上にあることに応じて、前記
第１のインライン電子スイッチ、前記第２のインライン
電子スイッチ、前記第３のインライン電子スイッチ、お
よび前記第４のインライン電子スイッチが開閉がいつさ
れたかを判断するために、アドレス・デコード、範囲レ
ジスタ、およびアービタ制御を有し、さらに、 前記第１のローカル・バスから３つの前記ＰＣＩ周辺コ
ンポーネント・スロットおよび前記第２のローカル・バ
スから４つの前記ＰＣＩ周辺コンポーネント・スロット
のみが所定の時間でＰＣＴバスに電気的に接続する請求
項１７に記載の方法。 - 【請求項１９】前記第１のＰＣＩローカル・バス・セグ
メント、前記第２のＰＣＩローカル・バス・セグメン
ト、前記第３のＰＣＩローカル・バス・セグメント、お
よび前記第４のＰＣＩローカル・バス・セグメントに沿
ってプルアップ・レジスタを挿入するステップをさらに
有する請求項１８に記載の方法。 - 【請求項２０】周辺コンポーネント相互接続（ＰＣＩ）
バスを有するコンピュータ・システムであって、 プロセッサおよびシステム・メモリに接続したシステム
・バスと、 第１組のインライン電子スイッチおよび第２組のインラ
イン電子スイッチを有し、前記第１組のインライン電子
スイッチは第１のＰＣＩローカル・バス・セグメントを
定め、また前記第２組のインライン電子スイッチは第２
のＰＣＩローカル・バス・セグメントを定め、前記第１
のＰＣＩローカル・バス・セグメントは３つのＰＣＩ周
辺コンポーネントを有し、また前記第２のＰＣＩローカ
ル・バス・セグメントは３つのＰＣＩ周辺コンポーネン
ト・スロットを有し、さらにＰＣＩホスト・ブリッジを
介して前記システム・バスに接続した第１のＰＣＩロー
カル・バスと、 第３組のインライン電子スイッチと第４組のインライン
電子とを有し、前記第３組のインライン電子スイッチは
第３のＰＣＩローカル・バス・セグメントを定め、また
前記第４組のインライン電子スイッチは第４のＰＣＩロ
ーカル・バス・セグメントを定め、前記第３のＰＣＩロ
ーカル・バス・セグメントは４つのＰＣＩ周辺コンポー
ネントを有し、また前記第４のＰＣＩローカル・バス・
セグメントは４つのＰＣＩ周辺コンポーネント・スロッ
トを有し、さらに前記ＰＣＩホスト・ブリッジを介して
前記システム・バスに接続した第２のＰＣＩローカル・
バスとを備え、さらに、 前記ＰＣＩホスト・ブリッジは、バス制御論理を持ち、
該バス制御論理は、マスタおよびターゲットが前記第１
のＰＣＩローカル・バス・セグメント、前記第２のＰＣ
Ｉローカル・バス・セグメント、前記第３のＰＣＩロー
カル・バス・セグメント、および前記第４のＰＣＩロー
カル・バス・セグメント上にあることに応じて前記第１
のインライン電子スイッチ、前記第２のインライン電子
スイッチ、前記第３のインライン電子スイッチ、および
前記第４のインライン電子スイッチがいつ開閉するかを
判断するために、アドレス・デコード、範囲レジスタ、
およびアービタ制御を有し、前記コンピュータ・システ
ムが最大で３３ＭＨｚで動作する場合に、前記第１のロ
ーカル・バスから３つの前記ＰＣＩ周辺コンポーネント
・スロットおよび前記第２のローカル・バスから４つの
前記ＰＣＩデバイスのみが任意の与えられた時間でＰＣ
Ｉバスに電気的に接続するコンピュータ・システム。
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