JPH11317633A

JPH11317633A - 可変利得増幅器

Info

Publication number: JPH11317633A
Application number: JP10134249A
Authority: JP
Inventors: Masayuki Ozaki; 正之尾崎
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 1998-04-30
Filing date: 1998-04-30
Publication date: 1999-11-16
Anticipated expiration: 2018-04-30
Also published as: JP3834422B2

Abstract

(57)【要約】【課題】簡易な構成で低利得低の際の出力歪み特性の
劣化を抑圧する。【解決手段】第１の差動増幅回路100を介して入力信
号が印加される第２及び第３の差動増幅回路101，102に
おいては、第３及び第６のトランジスタ3,6のベースに
は、第６の抵抗器16を介して所定の第１のバイアス電圧
ＶAが、第４及び第５のトランジスタ4,5のベースには、
第７の抵抗器17を介して入力信号の大きさに伴い変化す
る第２のバイアス電圧ＶBが、それぞれ印加されて、第
３及び第６のトランジスタ3,6のエミッタ入力インピー
ダンスの変化と、第４及び第５のトランジスタ4,5の増
幅度の変化とにより、入力信号に対する利得制御がなさ
れ、また、第６及び第７の抵抗器16,17を介してバイア
ス電圧が印加されることで、出力歪みの改善が図れるも
のとなっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、いわゆるＴＶチュ
ーナやＢＳチューナ等におけるいわゆるＩＦ(Intermedi
ate Frequency)周波数帯あるいはＲＦ(Radio Frequenc
y)周波数帯等の信号を、その入力レベルに応じた増幅度
で増幅する可変利得増幅器に係り、特に、利得減衰時に
おける歪み特性の改善を図ったものに関する。

【０００２】

【従来の技術】従来、この種の回路としては、例えば、
図５に示されたようなものがある。以下、同図を参照し
つつ、この従来回路について概括的に説明する。この従
来回路は、入力信号に対して差動増幅動作するよう構成
されてなる第１の差動増幅回路１００と、この第１の差
動増幅回路１００の差動出力信号の一方に対して差動的
に動作するよう構成されてなる第２の差動増幅回路１０
１Ａと、同じく第１の差動増幅回路１００の差動出力信
号の他方に対して差動的に動作するよう構成されてなる
第３の差動増幅回路１０２Ａとを具備してなるものであ
る。第１の差動増幅回路１００を構成する第１及び第２
のトランジスタ１,２のベースには、それぞれ抵抗１９,
２０を介して所定の第３のバイアス電圧Ｖcが印加され
ると共に、入力信号が印加されるようになっており、そ
の増幅出力が第２及び第３の差動増幅回路１０１Ａ，１
０２Ａへ入力されるようになっている。また、第２の差
動増幅回路１０１Ａを構成する第３のトランジスタ３及
び第３の差動増幅回路１０２Ａを構成する第６のトラン
ジスタ６のそれぞれのベースには、所定の第１のバイア
ス電圧ＶAが印加されるようになっている一方、第２の
差動増幅回路１０１Ａを構成する第４のトランジスタ４
及び第３の差動増幅回路１０２Ａを構成する第５のトラ
ンジスタ５のそれぞれのベースには、入力信号の大きさ
に応じて変化する第２のバイアス電圧ＶBが印加される
ようになっている。そして、第２のバイアス電圧ＶBの
変化により抵抗器１１,１２に流れる電流が制御される
結果、出力利得が変わるようになっているものである。

【０００３】

【発明が解決しようとする課題】ところで、このような
増幅回路において、利得を下げるといわゆる出力歪み特
性が悪化するが、この歪み特性を良くするには、一般的
には、増幅トランジスタに十分なドライブ電流を流し、
かつ、充分なコレクタ・エミッタ間電圧ＶCEを与えて歪
みの少ない動作領域を使用するようにするとよい。すな
わち、換言すれば、良い歪み特性を得るには、高い電源
電圧と充分ないわゆるドライブ電流とが必要になるとい
うことができる。しかしながら、一般的に、使用する装
置等の条件等により電源電圧にはおのずから制限があ
り、歪み特性を考慮した充分高い電圧を用いることはで
きないことが多く、そのため、充分な電流を流せないの
が常である。本発明は、上記実情に鑑みてなされたもの
で、利得低下の際の出力歪み特性が劣化することがな
く、安定した動作が確保できる可変利得増幅回路を提供
するものである。本発明の他の目的は、簡易な構成で利
得低下の際の出力歪み特性の劣化を抑圧することのでき
る可変利得増幅器を提供することにある。

【０００４】

【課題を解決するための手段】請求項１記載の発明に係
る可変利得増幅回路は、入力信号に対して差動的に動作
するよう構成されてなる第１の差動増幅回路と、前記第
１の差動増幅回路の差動出力信号の一方に対して差動的
に動作するよう構成されてなる第２の差動増幅回路と、
前記第１の差動増幅回路の差動出力信号の他方に対して
差動的に動作するよう構成されてなる第３の差動増幅回
路とを具備し、前記第１の差動増幅回路は、第１及び第
２のトランジスタを用いてなり、これら第１及び第２の
トランジスタの各々のベースが所定バイアス状態で入力
信号が印加される入力端とされ、前記第２の差動増幅回
路は、第３及び第４のトランジスタを用いてなり、これ
ら第３及び第４のトランジスタのエミッタは、前記第１
の差動増幅回路の第１のトランジスタのコレクタに接続
され、前記第３の差動増幅回路は、第５及び第６のトラ
ンジスタを用いてなり、これら第５及び第６のトランジ
スタのエミッタは、前記第１の差動増幅回路の第２のト
ランジスタのコレクタに接続され、前記第３及び第６の
トランジスタのコレクタには電源電圧が印加され、前記
第４及び第５のトランジスタの各々のコレクタには、そ
れぞれ負荷抵抗器を介して電源電圧が印加され、前記第
３及び第６のトランジスタのベースには、所定電圧の第
１のバイアス電圧が、前記第４及び第５のトランジスタ
のベースには、入力信号に応じて変化される第２のバイ
アス電圧が、それぞれ印加されるよう構成されてなる可
変利得増幅器において、前記第３及び第６のトランジス
タのベースには、第１のバイアス用抵抗素子を介して、
前記第１のバイアス電圧を出力する第１のバイアス電源
が接続され、前記第４及び第５のトランジスタのベース
には、第２のバイアス用抵抗素子を介して、前記第２の
バイアス電圧を出力する第２のバイアス電源が接続され
てなるものである。

【０００５】かかる構成においては、特に、第３及び第
６のトランジスタのベースバイアス電圧を第１のバイア
ス用抵抗素子を介して印加するようにすると共に、第４
及び第５のトランジスタのベースバイアス電圧を第２の
バイアス用抵抗素子を介して印加するようにしたこと
で、第１の差動増幅回路における歪みと第２及び第３の
差動増幅回路における歪みとが相殺されて、利得低下の
際の出力歪み特性が劣化することがなく、安定した動作
が確保できるようになるものである。

【０００６】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１乃至図４を参照しつつ説明する。なお、以下に
説明する部材、配置等は本発明を限定するものではな
く、本発明の趣旨の範囲内で種々改変することができる
ものである。最初に、図１を参照しつつ第１の回路構成
例について説明する。なお、図５に示された従来回路と
同一の構成要素については、同一の符号を付すこととす
る。可変利得増幅回路は、入力段を構成する第１の差動
増幅回路１００と、次段を構成する第２及び第３の差動
増幅回路１０１，１０２とに大別されて構成されたもの
となっている。第１の差動増幅回路１００は、ｎｐｎ型
の第１及び第２のトランジスタ（図１においてはそれぞ
れ「Ｑ１」、「Ｑ２」と表記）１，２を主たる構成要素
としてなるもので、第１のトランジスタ１のベースに
は、第１の入力端子７が、第２のトランジスタ２のベー
スには、第２の入力端子８が、それぞれ接続されてお
り、それぞれのベースが入力端となっている。

【０００７】また、第１のトランジスタ１のベースは、
第９の抵抗器（図１においては「Ｒ９」と表記）１９を
介して、第２のトランジスタ２のベースは、第１０の抵
抗器（図１においては「Ｒ１０」と表記）２０を介し
て、共に第３のバイアス電源２７に接続されて、所定の
第３のバイアス電圧ＶCが印加されるようになってい
る。一方、第１のトランジスタ１のエミッタは、エミッ
タ抵抗器としての第３の抵抗器（図１においては「Ｒ
３」と表記）１３を介して、第２のトランジスタ２のエ
ミッタは、エミッタ抵抗器としての第４の抵抗器（図１
においては「Ｒ４」と表記）１４を介して、それぞれア
ースに接続されると共に、双方のエミッタは、電流帰還
抵抗器としての第５の抵抗器（図１においては「Ｒ５」
と表記）１５を介して相互に接続されている。

【０００８】さらに、第１のトランジスタ１のコレクタ
は、第２の差動増幅回路１０１を構成する第３及び第４
のトランジスタ（図１においてはそれぞれ「Ｑ３」、
「Ｑ４」と表記）３，４のエミッタに、第２のトランジ
スタ２のコレクタは、第３の差動増幅回路１０２を構成
する第５及び第６のトランジスタ（図１においてはそれ
ぞれ「Ｑ５」、「Ｑ６」と表記）５，６のエミッタに、
それぞれ接続されている。

【０００９】第２の差動増幅回路１０１は、ｎｐｎ型の
第３及び第４のトランジスタ３，４を主たる構成要素と
してなるもので、この第３及び第４のトランジスタ３，
４は、エミッタは、先に述べたように第１のトランジス
タ１のコレクタに共通に接続される一方、第３のトラン
ジスタ３のコレクタは、所定の電源電圧Ｖccが印加され
るようになっている。一方、第４のトランジスタ４のコ
レクタは、負荷抵抗器としての第１の抵抗器（図１にお
いては「Ｒ１」と表記）１１に接続されており、この第
１の抵抗器１１を介して電源電圧Ｖccが印加されるよう
になっていると共に、第１の出力端子９に接続されてお
り、出力端となっている。

【００１０】また、第３のトランジスタ３のベースは、
第３の差動増幅回路１０２を構成する第６のトランジス
タ６のベースと相互に接続されると共に、第１のバイア
ス用抵抗素子としての第６の抵抗器（図１においては
「Ｒ６」と表記）１６を介して第１のバイアス電源２５
に接続されて、所定の第１のバイアス電圧ＶAが印加さ
れるようになっている。一方、第４のトランジスタ４の
ベースは、第３の差動増幅回路１０２を構成する第５の
トランジスタ５のベースと相互に接続されると共に、第
２のバイアス用抵抗素子としての第７の抵抗器（図１に
おいては「Ｒ７」と表記）１７を介して第２のバイアス
電源２６に接続されて、次述するような第２のバイアス
電圧ＶBが印加されるようになっている。

【００１１】すなわち、第２のバイアス電源２６は、入
力信号の強度によって、いわゆるＡＧＣ(Automatic Gai
n Control)信号を発生するよう構成されたいわゆるＡＧ
Ｃ回路によって実現されるもので、このようなＡＧＣ信
号を発生する回路としては、例えば、平均値ＡＧＣ回
路、尖頭値ＡＧＣ回路、キードＡＧＣ回路等の公知・周
知の回路でよく、何れか特定のものに限定される必要は
ないので、ここでの詳細な説明は省略することとする。
なお、この回路構成例において、第２のバイアス電圧Ｖ
Bは、第１及び第２の入力端子７，８に外部の回路から
印加される入力信号が大きくなるに伴い、逆に小さくな
るように設定されたものとなっている。

【００１２】第３の差動増幅回路１０２は、ｎｐｎ型の
第５及び第６のトランジスタ５，６を主たる構成要素と
してなるもので、それぞれのベース、エミッタの接続
は、先に説明した通りである。そして、第５のトランジ
スタ５のコレクタは、負荷抵抗器としての第２の抵抗器
（図１においては「Ｒ２」と表記）１２に接続されてお
り、この第２の抵抗器１２を介して電源電圧Ｖccが印加
されるようになっていると共に、第２の出力端子１０に
接続されており、出力端となっている。また、第６のト
ランジスタ６のコレクタは、所定の電源電圧Ｖccが印加
されるようになっている。

【００１３】次に、上記構成における動作について説明
する。まず、前提として、第２のバイアス電源２６の電
圧ＶBは、第１及び第２の入力端子７，８に印加される
入力信号の変化に応じて変わるものであり、入力信号が
小さい場合は、電圧ＶBは大きく、入力信号が大きい場
合には、電圧ＶBは小さくなるものとする。また、第２
のバイアス電圧ＶBが小さい場合に、その大きさは、第
１のバイアス電源２５の電圧ＶA以下となるように相互
の関係が予め設定されているものとする。かかる前提の
下、第１及び第２の入力端子７，８に入力信号が印加さ
れると、その入力信号は、第１の差動増幅回路１００に
より増幅され、その増幅出力は、次段の第２及び第３の
差動増幅回路１０１，１０２に入力される。例えば、第
１及び第２の入力端子７，８に印加された入力信号が小
さくなると、それに伴い第２のバイアス電圧ＶBは大き
くなり、所定電圧の第１のバイアス電圧ＶAを越える
と、第４及び第５のトランジスタ４，５のエミッタ電流
は増加し始める一方、第３及び第６のトランジスタ３，
６のエミッタ電流は減少することとなる。

【００１４】そして、入力信号がさらに小さくなり、第
２のバイアス電圧ＶBが所定電圧の第１のバイアス電圧
ＶAに比して充分大きくなると、第３及び第６のトラン
ジスタ３，６のエミッタ電流は流れなくなる一方、第４
及び第５のトランジスタ４，５のエミッタ電流は最大と
なり、それぞれ入力段の第１及び第２のトランジスタ
１，２のコレクタ電流と等しくなる。したがって、第１
及び第２の入力端子７，８に印加され、第１の差動増幅
回路１００を介して、第２及び第３の差動増幅回路１０
１，１０２へ入力された入力信号に対する第３及び第６
のトランジスタ３，６による減衰量は最小となる。一
方、この場合、第４及び第５のトランジスタ４，５の増
幅度が最大となるため、第１の差動増幅回路１００を経
た入力信号は、この第４及び第５のトランジスタ４，５
による最大の増幅を受け、第１及び第２の出力端子９，
８には最大出力が得られることとなる。

【００１５】次に、入力信号が大きくなった場合の動作
について説明すれば、この場合は、入力信号の増大と共
に、第２のバイアス電圧ＶBは、減少してゆくこととな
る。そして、この第２のバイアス電圧ＶBが、第１のバ
イアス電圧ＶA以下となると、第４及び第５のトランジ
スタ４，５のそれぞれのエミッタ電流が減少する一方、
第３及び第６のトランジスタ３，６のエミッタ電流は、
共に増加することとなる。

【００１６】そして、入力信号がさらに大となり、それ
に伴い第２のバイアス電圧ＶBが第１のバイアス電圧ＶA
に比して充分小さくなると、第４及び第５のトランジス
タ４，５のエミッタ電流は流れなくなる一方、第３及び
第６のトランジスタ３，６のそれぞれのエミッタ電流は
最大値となり、その電流は、入力段の第１及び第２のト
ランジスタ１，２のコレクタ電流とそれぞれ等しくな
る。したがって、第３及び第６のトランジスタ３，６の
エミッタ入力インピーダンスは最小となり、これら第３
及び第６のトランジスタ３，６における入力信号に対す
る減衰量は、最大となる。すなわち、換言すれば、第３
及び第６のトランジスタ３，６は、入力信号に対して、
いわばシャント・トランジスタとして作用するようにな
っている。一方、この際、第４及び第５のトランジスタ
４，５のそれぞれのエミッタ電流は流れなくなるので、
これら第４及び第５のトランジスタ４，５における入力
信号に対する増幅度は最小となり、結局、第１及び第２
の出力端子９，８における出力信号は最小の状態とな
る。

【００１７】このように、この可変利得増幅回路におい
ては、第３及び第６のトランジスタ３，６のエミッタ入
力インピーダンスの変化と、第４及び第５のトランジス
タ４，５の電流制御による増幅度の変化との二重の効果
により、大きな利得制御が得られるようになっているも
のである。そして、この可変利得増幅回路においては、
第６の抵抗器１６を介して第３及び第６のトランジスタ
３，６のベースに第１のバイアス電圧ＶAを、第７の抵
抗器１７を介して第４及び第５のトランジスタ４，５の
ベースに第２のバイアス電圧ＶBを、それぞれ印加する
ようにしたことで、低利得時における出力歪み特性の改
善がなされるものとなっている。

【００１８】出力歪み特性の改善は、具体的には、次述
するような試験例によって確認することができる。ま
ず、図３には、上述した第１の回路構成例と、後述する
第２の回路構成例と、従来回路のそれぞれにおける第２
のバイアス電圧ＶBの変化に対する出力レベルと相互変
調歪みレベルとの差についての試験例が示されており、
以下、同図について説明する。最初に、この試験例は、
第１の入力信号として４５ＭＨｚを、第２の入力信号と
して４７ＭＨｚを、共に−３０ｄＢｍで入力した場合に
おいて、第２のバイアス電圧ＶBを変化させた際のもの
である。図３において、「FULL-GAIN」と表記された行に
おいて、「従来例」、「構成例１」、「構成例２」のそ
れぞれの欄に記載された数値は、回路を最大利得の状態
とした場合における各々の出力レベルを示すものであ
り、同図によれば、いずれも２０ｄＢの出力レベルが得
られたことを示している。また、同図において、「-10dB
mOUT-IMD」は、ー１０ｄＢｍの出力レベルと、このー１
０ｄＢｍの出力レベルが得られた際の相互変調歪みのレ
ベルとの差を意味し、その行の「従来例」、「構成例
１」、「構成例２」の各欄に記載された数値は、その差
を表すものである。なお、「-20dBmOUT-IMD」、「-30dBmOU
T-IMD」の各々の意味も上述した「-10dBmOUT-IMD」の意味
に準ずるものとする。

【００１９】しかして、かかる試験例において、従来例
及び構成例１について見れば、出力レベルがー３０ｄＢ
ｍの際、その出力レベルと相互変調歪みレベルとの差
が、従来例では、５０ｄＢであったものが、構成例１で
は、６１ｄＢと、従来例から１１ｄＢもの改善がなされ
ていることが確認できる。なお、構成例２については、
後述する。図４には、上述した試験結果の内、構成例１
について線図に表した特性線図が示されたおり、同図に
おいて、二点鎖線で示された特性曲線は、先に述べたよ
うな入力条件の下において第２のバイアス電圧変化に伴
う出力レベルの変化を示すものである。また、同図にお
いて、実線で示された特性曲線は、２つの入力信号（４
５ＭＨｚ，４７ＭＨｚ）のそれぞれについての第２のバ
イアス電圧変化に伴う相互変調歪み（インターモジュレ
ーション）レベルの変化を示すものである。なお、図４
において「ＩＭＤレベル」は、相互変調歪みレベルの意
味である。

【００２０】次に、第２の回路構成例について、図２を
参照しつつ説明する。なお、図１に示された構成例と同
一の構成要素については、同一の符号を付してその説明
を省略し、以下、異なる点を中心に説明する。この第２
の回路構成例は、第１のバイアス電源２５を第３及び第
６のトランジスタ３，６のべースに直接接続すると共
に、第１のバイアス用抵抗素子としての第８の抵抗器１
８を介して第４及び第５のトランジスタ４，５のベース
へも接続した構成としてなるものである。かかる構成に
おいては、特に、第４及び第５のトランジスタ４，５の
ベース電圧は、所定電圧である第１のバイアス電圧ＶA
に第２のバイアス電圧ＶBが重畳されものとなる。な
お、回路全体の増幅動作は、図１に示された回路構成例
と基本的に同様であるので、ここでの詳細な説明は省略
することとする。

【００２１】ここで、この第２の回路構成例について、
先の図３に示された試験例について見れば、出力レベル
がー３０ｄＢｍの際、その出力レベルと相互変調歪みレ
ベルとの差は、５８ｄＢであるのに対して、従来例で
は、５０ｄＢであり、この第２の回路構成例により８ｄ
Ｂもの改善がなされていることが確認できる。

【００２２】上述した発明の実施の形態においては、い
ずれの回路構成例も、ｎｐｎ型トランジスタを用いた
が、勿論これに限定される必要はなく、ｐｎｐ型トラン
ジスタを用いて同様に構成してもよく、さらに、バイポ
ーラトランジスタに代えて電界効果トランジスタ等の他
の形態のトランジスタを用いて構成してもよいものであ
る。また、第１及び第２のバイアス用抵抗素子は、抵抗
器に変えて、例えば、トランジスタを設けるようにし
て、このトランジスタの動作状態における抵抗を利用す
るようにしてもよい。

【００２３】

【発明の効果】以上、述べたように、本発明によれば、
コレクタが電源に接続された第３及び第６のトランジス
タのベースに第１のバイアス用抵抗素子を介して固定の
バイアス電圧を印加するようにすると共に、第３のトラ
ンジスタと差動増幅回路を構成する第４のトランジスタ
と、第６のトランジスタと差動増幅回路を構成する第５
のトランジスタの各々のベースに、第２のバイアス用抵
抗素子を介して入力信号の大きさと共に変化する第２の
バイアス電圧を印加するようにすることで、簡易な構成
により、利得低下の際の出力歪み特性が劣化することが
なく、安定した動作が確保できる。

【図面の簡単な説明】

【図１】本発明の実施の形態における第１の回路構成例
を示す回路図である。

【図２】本発明の実施の形態における第２の回路構成例
を示す回路図である。

【図３】第２のバイアス電圧の変化に対する出力レベル
と相互変調歪みレベルとの差の試験例を説明する説明図
である。

【図４】図３に示された試験例の内、第１の回路構成例
について、第２のバイアス電圧の変化に対する出力レベ
ルの変化特性及び相互変調歪みレベルの変化特性を示す
特性曲線である。

【図５】従来回路例を示す回路図である。

【符号の説明】

１６…第６の抵抗器（第１のバイアス用抵抗素子）１７…第７の抵抗器（第２のバイアス用抵抗素子）１８…第８の抵抗器（第１のバイアス用抵抗素子）２５…第１のバイアス電源２６…第２のバイアス電源１００…第１の差動増幅回路１０１…第２の差動増幅回路１０２…第３の差動増幅回路

Claims

【特許請求の範囲】

【請求項１】入力信号に対して差動的に動作するよう
構成されてなる第１の差動増幅回路と、前記第１の差動増幅回路の差動出力信号の一方に対して
差動的に動作するよう構成されてなる第２の差動増幅回
路と、前記第１の差動増幅回路の差動出力信号の他方に対して
差動的に動作するよう構成されてなる第３の差動増幅回
路とを具備し、前記第１の差動増幅回路は、第１及び第２のトランジス
タを用いてなり、これら第１及び第２のトランジスタの
各々のベースが所定バイアス状態で入力信号が印加され
る入力端とされ、前記第２の差動増幅回路は、第３及び第４のトランジス
タを用いてなり、これら第３及び第４のトランジスタの
エミッタは、前記第１の差動増幅回路の第１のトランジ
スタのコレクタに接続され、前記第３の差動増幅回路は、第５及び第６のトランジス
タを用いてなり、これら第５及び第６のトランジスタの
エミッタは、前記第１の差動増幅回路の第２のトランジ
スタのコレクタに接続され、前記第３及び第６のトランジスタのコレクタには電源電
圧が印加され、前記第４及び第５のトランジスタの各々のコレクタに
は、それぞれ負荷抵抗器を介して電源電圧が印加され、前記第３及び第６のトランジスタのベースには、所定電
圧の第１のバイアス電圧が、前記第４及び第５のトラン
ジスタのベースには、入力信号に応じて変化される第２
のバイアス電圧が、それぞれ印加されるよう構成されて
なる可変利得増幅器において、前記第３及び第６のトランジスタのベースには、第１の
バイアス用抵抗素子を介して、前記第１のバイアス電圧
を出力する第１のバイアス電源が接続され、前記第４及び第５のトランジスタのベースには、第２の
バイアス用抵抗素子を介して、前記第２のバイアス電圧
を出力する第２のバイアス電源が接続されてなることを
特徴とする可変利得増幅器。
【請求項２】第３及び第６のトランジスタのベースに
は、第１のバイアス電源を直接接続する一方、第４及び第５のトランジスタのべースには、第１のバイ
アス用抵抗素子を介して前記第１のバイアス電源を接続
すると共に、第２のバイアス用抵抗素子を介して第２の
バイアス電源を接続してなることを特徴とする請求項１
記載の可変利得増幅器。
【請求項３】第１及び第２のバイアス用抵抗素子は、
抵抗器であることを特徴とする請求項１または請求項２
記載の可変利得増幅器。
【請求項４】第１及び第２のバイアス用抵抗素子は、
半導体素子を用いてなるものであることを特徴とする請
求項１または請求項２記載の可変利得増幅器。