JPH11317630A - 増幅回路 - Google Patents
増幅回路Info
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- JPH11317630A JPH11317630A JP10122392A JP12239298A JPH11317630A JP H11317630 A JPH11317630 A JP H11317630A JP 10122392 A JP10122392 A JP 10122392A JP 12239298 A JP12239298 A JP 12239298A JP H11317630 A JPH11317630 A JP H11317630A
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Abstract
(57)【要約】
【課題】 入力信号に応じて出力トランジスタをドライ
ブして出力信号を出力する増幅回路に関し、周波数特性
を劣化させることなく、低消費電流化が行える増幅回路
を提供することを目的とする。 【解決手段】 出力電圧Ｖout に応じて第１及び第２の
出力トランジスタＱ20、Ｑ21のアイドリング電流を出力
電圧Ｖout が中心電圧Ｖref2付近のときに、固定のアイ
ドリング電流Ｉ0 のみが流れ、出力電圧Ｖout が中心電
圧Ｖref2より大きくなるにしたがって、第１の出力トラ
ンジスタＱ20のアイドリング電流を大きくし、出力電圧
Ｖout が中心電圧Ｖref2より小さくなるにしたがって、
第２の出力トランジスタＱ21のアイドリング電流を大き
くするように制御する。
ブして出力信号を出力する増幅回路に関し、周波数特性
を劣化させることなく、低消費電流化が行える増幅回路
を提供することを目的とする。 【解決手段】 出力電圧Ｖout に応じて第１及び第２の
出力トランジスタＱ20、Ｑ21のアイドリング電流を出力
電圧Ｖout が中心電圧Ｖref2付近のときに、固定のアイ
ドリング電流Ｉ0 のみが流れ、出力電圧Ｖout が中心電
圧Ｖref2より大きくなるにしたがって、第１の出力トラ
ンジスタＱ20のアイドリング電流を大きくし、出力電圧
Ｖout が中心電圧Ｖref2より小さくなるにしたがって、
第２の出力トランジスタＱ21のアイドリング電流を大き
くするように制御する。
Description
【０００１】
【発明の属する技術分野】本発明は増幅回路に係り、特
に、入力信号に応じて出力トランジスタをドライブして
出力信号を出力する増幅回路に関する。
に、入力信号に応じて出力トランジスタをドライブして
出力信号を出力する増幅回路に関する。
【０００２】
【従来の技術】図３に従来の一例の回路構成図を示す。
従来の増幅回路１は、基準電圧を供給する基準電圧源
２、入力信号を差動増幅する差動増幅回路部３、高電位
側で駆動される第１の出力トランジスタＱ20、低電位側
で駆動される第２の出力トランジスタＱ21、第１及び第
２の出力トランジスタＱ20、Ｑ21にアイドリング電流を
供給するアイドリング電流生成回路４から構成される。
従来の増幅回路１は、基準電圧を供給する基準電圧源
２、入力信号を差動増幅する差動増幅回路部３、高電位
側で駆動される第１の出力トランジスタＱ20、低電位側
で駆動される第２の出力トランジスタＱ21、第１及び第
２の出力トランジスタＱ20、Ｑ21にアイドリング電流を
供給するアイドリング電流生成回路４から構成される。
【０００３】基準電圧源２は、基準電圧Ｖref0を生成す
る。基準電圧源２で生成された基準電圧Ｖref0は、入力
抵抗Ｒ10を介して差動増幅回路部３の反転入力端子に入
力される。また、差動増幅回路部３の反転入力端子は、
帰還抵抗Ｒ11を介して出力端子Ｔout に接続されてい
る。差動増幅回路部３は、ＰＮＰトランジスタＱ1 〜Ｑ
4 、Ｑ7 、Ｑ8 、ＮＰＮトランジスタＱ5 、Ｑ6 、Ｑ9
、Ｑ10、抵抗Ｒ1 〜Ｒ6 から構成される。差動増幅回
路部３は、入力端子Ｔinに供給される入力信号と基準電
圧供給回路２から供給される基準電圧との差に応じた信
号をトランジスタＱ9 のエミッタとトランジスタＱ10の
コレクタとの接続点から出力する。
る。基準電圧源２で生成された基準電圧Ｖref0は、入力
抵抗Ｒ10を介して差動増幅回路部３の反転入力端子に入
力される。また、差動増幅回路部３の反転入力端子は、
帰還抵抗Ｒ11を介して出力端子Ｔout に接続されてい
る。差動増幅回路部３は、ＰＮＰトランジスタＱ1 〜Ｑ
4 、Ｑ7 、Ｑ8 、ＮＰＮトランジスタＱ5 、Ｑ6 、Ｑ9
、Ｑ10、抵抗Ｒ1 〜Ｒ6 から構成される。差動増幅回
路部３は、入力端子Ｔinに供給される入力信号と基準電
圧供給回路２から供給される基準電圧との差に応じた信
号をトランジスタＱ9 のエミッタとトランジスタＱ10の
コレクタとの接続点から出力する。
【０００４】差動増幅回路３のトランジスタＱ9 のエミ
ッタとトランジスタＱ10のコレクタとの接続点は、第２
の出力トランジスタＱ21のベース及びアイドリング電流
生成回路４を構成するトランジスタＱ17のエミッタに接
続される。アイドリング電流生成回路４は、ＰＮＰトラ
ンジスタＱ11、Ｑ14、Ｑ15、Ｑ18、Ｑ19、ＮＰＮトラン
ジスタＱ12、Ｑ13、Ｑ16、Ｑ17、抵抗Ｒ7 〜Ｒ9 から構
成される。アイドリング電流生成回路４では、第１の出
力トランジスタＱ20及び第２の出力トランジスタＱ21の
ベースに所定の電位を印加して、第１の出力トランジス
タＱ20及び第２の出力トランジスタＱ21にアイドリング
電流を流す。
ッタとトランジスタＱ10のコレクタとの接続点は、第２
の出力トランジスタＱ21のベース及びアイドリング電流
生成回路４を構成するトランジスタＱ17のエミッタに接
続される。アイドリング電流生成回路４は、ＰＮＰトラ
ンジスタＱ11、Ｑ14、Ｑ15、Ｑ18、Ｑ19、ＮＰＮトラン
ジスタＱ12、Ｑ13、Ｑ16、Ｑ17、抵抗Ｒ7 〜Ｒ9 から構
成される。アイドリング電流生成回路４では、第１の出
力トランジスタＱ20及び第２の出力トランジスタＱ21の
ベースに所定の電位を印加して、第１の出力トランジス
タＱ20及び第２の出力トランジスタＱ21にアイドリング
電流を流す。
【０００５】トランジスタＱ11、Ｑ12、Ｑ13、Ｑ17、抵
抗Ｒ7 は、定電流回路を構成しており、第２の出力トラ
ンジスタＱ21のベースに一定の電流を供給し、第２の出
力トランジスタＱ21にアイドリング電流を流す。また、
トランジスタＱ14、Ｑ15、Ｑ16、Ｑ19、抵抗Ｒ8 は、定
電流回路を構成しており、第１の出力トランジスタＱ20
のベースから一定の電流を引き込み、第１の出力トラン
ジスタＱ20にアイドリング電流を流す。
抗Ｒ7 は、定電流回路を構成しており、第２の出力トラ
ンジスタＱ21のベースに一定の電流を供給し、第２の出
力トランジスタＱ21にアイドリング電流を流す。また、
トランジスタＱ14、Ｑ15、Ｑ16、Ｑ19、抵抗Ｒ8 は、定
電流回路を構成しており、第１の出力トランジスタＱ20
のベースから一定の電流を引き込み、第１の出力トラン
ジスタＱ20にアイドリング電流を流す。
【０００６】従来の増幅回路１において、トランジスタ
Ｑ14のベース−エミッタ電圧をＶBEQ14 、トランジスタ
Ｑ15のベース−エミッタ間電圧をＶBEQ15 、トランジス
タＱ19のベース−エミッタ間電圧をＶBEQ19 、出力トラ
ンジスタＱ20のベース−エミッタ間電圧をＶBEQ20 とす
ると、 ＶBEQ14 ＋ＶBEQ15 ＝ＶBEQ19 ＋ＶBEQ20 ・・・（１） が成り立つ。
Ｑ14のベース−エミッタ電圧をＶBEQ14 、トランジスタ
Ｑ15のベース−エミッタ間電圧をＶBEQ15 、トランジス
タＱ19のベース−エミッタ間電圧をＶBEQ19 、出力トラ
ンジスタＱ20のベース−エミッタ間電圧をＶBEQ20 とす
ると、 ＶBEQ14 ＋ＶBEQ15 ＝ＶBEQ19 ＋ＶBEQ20 ・・・（１） が成り立つ。
【０００７】また、トランジスタＱ12のベース−エミッ
タ電圧をＶBEQ12 、トランジスタＱ13のベース−エミッ
タ間電圧をＶBEQ13 、トランジスタＱ17のベース−エミ
ッタ間電圧をＶBEQ17 、出力トランジスタＱ21のベース
−エミッタ間電圧をＶBEQ21とすると、 ＶBEQ12 ＋ＶBEQ13 ＝ＶBEQ17 ＋ＶBEQ21 ・・・（２） が成り立つ。
タ電圧をＶBEQ12 、トランジスタＱ13のベース−エミッ
タ間電圧をＶBEQ13 、トランジスタＱ17のベース−エミ
ッタ間電圧をＶBEQ17 、出力トランジスタＱ21のベース
−エミッタ間電圧をＶBEQ21とすると、 ＶBEQ12 ＋ＶBEQ13 ＝ＶBEQ17 ＋ＶBEQ21 ・・・（２） が成り立つ。
【０００８】無負荷時の出力トランジスタＱ20に流れる
電流、すなわち、アイドリング電流は、式（１）からト
ランジスタＱ14、Ｑ15に流す電流とトランジスタＱ19、
Ｑ20の面積比により決まる。また、無負荷時の出力トラ
ンジスタＱ21に流れる電流、すなわち、アイドリング電
流は、式（２）からトランジスタＱ12、Ｑ13に流す電流
とトランジスタＱ17、Ｑ21の面積比により決まる。
電流、すなわち、アイドリング電流は、式（１）からト
ランジスタＱ14、Ｑ15に流す電流とトランジスタＱ19、
Ｑ20の面積比により決まる。また、無負荷時の出力トラ
ンジスタＱ21に流れる電流、すなわち、アイドリング電
流は、式（２）からトランジスタＱ12、Ｑ13に流す電流
とトランジスタＱ17、Ｑ21の面積比により決まる。
【０００９】このように、無負荷時の第１及び第２の出
力トランジスタＱ20、Ｑ21に流れる電流、すなわち、ア
イドリング電流は式（１）、（２）の条件により固定的
に設定されていた。
力トランジスタＱ20、Ｑ21に流れる電流、すなわち、ア
イドリング電流は式（１）、（２）の条件により固定的
に設定されていた。
【００１０】
【発明が解決しようとする課題】しかるに、従来の増幅
回路では、第１及び第２の出力トランジスタに流される
アイドリング電流は、式（１）、（２）の条件により固
定的に設定されてしまうため、大振幅出力信号に対して
周波数特性を向上させようとして、アイドリング電流を
大きくすると、無負荷時や小振幅信号時に不要に大きな
アイドリング電流が流れることになるので、消費電流が
増大してしまい、また、逆に、消費電流を減少させるた
めにアイドリング電流を小さくすると、大振幅出力信号
時に周波数特性が劣化してしまう等の問題点があった。
回路では、第１及び第２の出力トランジスタに流される
アイドリング電流は、式（１）、（２）の条件により固
定的に設定されてしまうため、大振幅出力信号に対して
周波数特性を向上させようとして、アイドリング電流を
大きくすると、無負荷時や小振幅信号時に不要に大きな
アイドリング電流が流れることになるので、消費電流が
増大してしまい、また、逆に、消費電流を減少させるた
めにアイドリング電流を小さくすると、大振幅出力信号
時に周波数特性が劣化してしまう等の問題点があった。
【００１１】本発明は上記の点に鑑みてなされたもの
で、周波数特性を劣化させることなく、低消費電流化が
行える増幅回路を提供することを目的とする。
で、周波数特性を劣化させることなく、低消費電流化が
行える増幅回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明の請求項１は、入
力信号に応じて出力トランジスタを制御して、出力信号
を出力する増幅回路において、前記出力信号の振幅に応
じて前記出力トランジスタのアイドリング電流を制御す
るアイドリング電流制御回路を有することを特徴とす
る。
力信号に応じて出力トランジスタを制御して、出力信号
を出力する増幅回路において、前記出力信号の振幅に応
じて前記出力トランジスタのアイドリング電流を制御す
るアイドリング電流制御回路を有することを特徴とす
る。
【００１３】また、請求項２は、請求項１において、前
記アイドリング電流制御回路が、前記出力信号の振幅が
大きいときに、前記出力トランジスタのアイドリング電
流を大きくし、前記出力信号の振幅が小さいときに、前
記出力トランジスタのアイドリング電流を小さくするよ
うに制御することを特徴とする。請求項１、２によれ
ば、アイドリング電流制御回路により出力信号の振幅が
大きいときに、出力トランジスタのアイドリング電流を
大きくし、出力信号の振幅が小さいときに、出力トラン
ジスタのアイドリング電流を小さくするように制御する
ことにより、出力振幅が大きいときには、出力トランジ
スタのドライブ電流が増加し、大振幅時の周波数を向上
させることができ、また、出力振幅が小さいときには、
出力トランジスタのドライブ電流が減少し、不要に大き
なドライブ電流を流すことがないので、低消費電流化で
きる。
記アイドリング電流制御回路が、前記出力信号の振幅が
大きいときに、前記出力トランジスタのアイドリング電
流を大きくし、前記出力信号の振幅が小さいときに、前
記出力トランジスタのアイドリング電流を小さくするよ
うに制御することを特徴とする。請求項１、２によれ
ば、アイドリング電流制御回路により出力信号の振幅が
大きいときに、出力トランジスタのアイドリング電流を
大きくし、出力信号の振幅が小さいときに、出力トラン
ジスタのアイドリング電流を小さくするように制御する
ことにより、出力振幅が大きいときには、出力トランジ
スタのドライブ電流が増加し、大振幅時の周波数を向上
させることができ、また、出力振幅が小さいときには、
出力トランジスタのドライブ電流が減少し、不要に大き
なドライブ電流を流すことがないので、低消費電流化で
きる。
【００１４】請求項３は、入力信号の正極性側に応じて
制御され、出力信号の正極性側のレベルを制御する第１
の出力トランジスタと、該入力信号の負極性側に応じて
制御され、出力信号の負極性側のレベルを制御する第２
の出力トランジスタとを具備する増幅回路において、前
記出力信号の振幅に応じて前記第１の出力トランジスタ
のアイドリング電流を制御する第１のアイドリング電流
制御回路と、前記出力信号の振幅に応じて前記第２の出
力トランジスタのアイドリング電流を制御する第２のア
イドリング電流制御回路とを有することを特徴とする。
制御され、出力信号の正極性側のレベルを制御する第１
の出力トランジスタと、該入力信号の負極性側に応じて
制御され、出力信号の負極性側のレベルを制御する第２
の出力トランジスタとを具備する増幅回路において、前
記出力信号の振幅に応じて前記第１の出力トランジスタ
のアイドリング電流を制御する第１のアイドリング電流
制御回路と、前記出力信号の振幅に応じて前記第２の出
力トランジスタのアイドリング電流を制御する第２のア
イドリング電流制御回路とを有することを特徴とする。
【００１５】また、請求項４は、請求項３において、前
記第１のアイドリング電流制御回路は、前記出力信号の
振幅が大きいときに、前記第１の出力トランジスタのア
イドル電流を大きくし、前記出力信号の振幅が小さいと
きに、前記第１の出力トランジスタのアイドリング電流
を小さくするように制御し、前記第２のアイドリング電
流制御回路は、前記出力信号の振幅が大きいときに、前
記第２の出力トランジスタのアイドル電流を大きくし、
前記出力信号の振幅が小さいときに、前記第２の出力ト
ランジスタのアイドリング電流を小さくするように制御
することを特徴とする。
記第１のアイドリング電流制御回路は、前記出力信号の
振幅が大きいときに、前記第１の出力トランジスタのア
イドル電流を大きくし、前記出力信号の振幅が小さいと
きに、前記第１の出力トランジスタのアイドリング電流
を小さくするように制御し、前記第２のアイドリング電
流制御回路は、前記出力信号の振幅が大きいときに、前
記第２の出力トランジスタのアイドル電流を大きくし、
前記出力信号の振幅が小さいときに、前記第２の出力ト
ランジスタのアイドリング電流を小さくするように制御
することを特徴とする。
【００１６】請求項３、４によれば、第１及び第２のア
イドリング電流制御回路により出力信号の振幅が大きい
ときに、第１及び第２の出力トランジスタのアイドリン
グ電流を大きくし、出力信号の振幅が小さいときに、第
１及び第２の出力トランジスタのアイドリング電流を小
さくするように制御することにより、出力振幅が大きい
ときには、第１及び第２の出力トランジスタのドライブ
電流が増加し、大振幅時の周波数を向上させることがで
き、また、出力振幅が小さいときには、第１及び第２の
出力トランジスタのドライブ電流が減少し、不要に大き
なドライブ電流を流すことがないので、低消費電流化で
きる。
イドリング電流制御回路により出力信号の振幅が大きい
ときに、第１及び第２の出力トランジスタのアイドリン
グ電流を大きくし、出力信号の振幅が小さいときに、第
１及び第２の出力トランジスタのアイドリング電流を小
さくするように制御することにより、出力振幅が大きい
ときには、第１及び第２の出力トランジスタのドライブ
電流が増加し、大振幅時の周波数を向上させることがで
き、また、出力振幅が小さいときには、第１及び第２の
出力トランジスタのドライブ電流が減少し、不要に大き
なドライブ電流を流すことがないので、低消費電流化で
きる。
【００１７】
【発明の実施の形態】図１に本発明の一実施例の回路構
成図を示す。同図中、図 と同一構成部分には同一符号
を付し、その説明は省略する。本実施例の増幅回路１０
０は、出力信号の振幅に応じてアイドリング電流を制御
するアイドリング電流制御回路１１０を有する。
成図を示す。同図中、図 と同一構成部分には同一符号
を付し、その説明は省略する。本実施例の増幅回路１０
０は、出力信号の振幅に応じてアイドリング電流を制御
するアイドリング電流制御回路１１０を有する。
【００１８】アイドリング電流制御回路１１０は、正極
性側出力トランジスタＱ20を制御する第１のアイドリン
グ電流制御回路１１１と、負極性側出力トランジスタＱ
21を制御する第２のアイドリング電流制御回路１１２と
から構成される。第１のアイドリング電流制御回路１１
１は、ＮＰＮトランジスタＱ22、Ｑ23、、Ｑ26、ＰＮＰ
トランジスタＱ24、Ｑ25、抵抗Ｒ12〜Ｒ16から構成され
る。
性側出力トランジスタＱ20を制御する第１のアイドリン
グ電流制御回路１１１と、負極性側出力トランジスタＱ
21を制御する第２のアイドリング電流制御回路１１２と
から構成される。第１のアイドリング電流制御回路１１
１は、ＮＰＮトランジスタＱ22、Ｑ23、、Ｑ26、ＰＮＰ
トランジスタＱ24、Ｑ25、抵抗Ｒ12〜Ｒ16から構成され
る。
【００１９】トランジスタＱ26、抵抗Ｒ16は、バイアス
電圧Ｖbias2 に応じた定電流Ｉ26を引き込む定電流源を
構成している。トランジスタＱ24、Ｑ25、抵抗Ｒ14、Ｒ
15は、カレントミラー回路を構成しており、トランジス
タＱ26、抵抗Ｒ16から引き込まれる定電流Ｉ26に応じた
電流を出力する。トランジスタＱ24のエミッタは、抵抗
Ｒ14を介して出力端子Ｔout に接続されている。トラン
ジスタＱ24は出力信号レベルに応じて電流Ｉ24を出力す
る。
電圧Ｖbias2 に応じた定電流Ｉ26を引き込む定電流源を
構成している。トランジスタＱ24、Ｑ25、抵抗Ｒ14、Ｒ
15は、カレントミラー回路を構成しており、トランジス
タＱ26、抵抗Ｒ16から引き込まれる定電流Ｉ26に応じた
電流を出力する。トランジスタＱ24のエミッタは、抵抗
Ｒ14を介して出力端子Ｔout に接続されている。トラン
ジスタＱ24は出力信号レベルに応じて電流Ｉ24を出力す
る。
【００２０】トランジスタＱ22、Ｑ23、抵抗Ｒ12、Ｒ13
は、カレントミラー回路を構成しており、トランジスタ
Ｑ24から出力される電流Ｉ24に応じた電流Ｉ24をトラン
ジスタＱ22のコレクタから引き込む。トランジスタＱ22
のコレクタは、トランジスタＱ19のベースに接続され
る。電流Ｉ24の増減に応じてトランジスタＱ14、Ｑ15の
ベース−エミッタ間電圧ＶBEが増減する。トランジスタ
Ｑ14、Ｑ15のベース−エミッタ間電圧ＶBEの増減に応じ
てトランジスタＱ19のベース−エミッタ間電圧ＶBEも増
減することから出力トランジスタＱ20のアイドリング電
流が増減する。
は、カレントミラー回路を構成しており、トランジスタ
Ｑ24から出力される電流Ｉ24に応じた電流Ｉ24をトラン
ジスタＱ22のコレクタから引き込む。トランジスタＱ22
のコレクタは、トランジスタＱ19のベースに接続され
る。電流Ｉ24の増減に応じてトランジスタＱ14、Ｑ15の
ベース−エミッタ間電圧ＶBEが増減する。トランジスタ
Ｑ14、Ｑ15のベース−エミッタ間電圧ＶBEの増減に応じ
てトランジスタＱ19のベース−エミッタ間電圧ＶBEも増
減することから出力トランジスタＱ20のアイドリング電
流が増減する。
【００２１】第２のアイドリング電流制御回路１１２
は、ＰＮＰトランジスタＱ27、Ｑ28、、Ｑ31、ＮＰＮト
ランジスタＱ29、Ｑ30、抵抗Ｒ17〜Ｒ21から構成され
る。トランジスタＱ31、抵抗Ｒ21は、バイアス電圧Ｖbi
as1 に応じた定電流Ｉ31を発生する定電流源を構成して
いる。トランジスタＱ29、Ｑ30、抵抗Ｒ19、Ｒ20は、カ
レントミラー回路を構成しており、トランジスタＱ31、
抵抗Ｒ21で発生した定電流Ｉ31に応じた電流を出力す
る。トランジスタＱ29のエミッタは、抵抗Ｒ19を介して
出力端子Ｔout に接続されている。トランジスタＱ29は
出力信号レベルに応じて電流Ｉ31に対応する電流Ｉ29を
引き込む。
は、ＰＮＰトランジスタＱ27、Ｑ28、、Ｑ31、ＮＰＮト
ランジスタＱ29、Ｑ30、抵抗Ｒ17〜Ｒ21から構成され
る。トランジスタＱ31、抵抗Ｒ21は、バイアス電圧Ｖbi
as1 に応じた定電流Ｉ31を発生する定電流源を構成して
いる。トランジスタＱ29、Ｑ30、抵抗Ｒ19、Ｒ20は、カ
レントミラー回路を構成しており、トランジスタＱ31、
抵抗Ｒ21で発生した定電流Ｉ31に応じた電流を出力す
る。トランジスタＱ29のエミッタは、抵抗Ｒ19を介して
出力端子Ｔout に接続されている。トランジスタＱ29は
出力信号レベルに応じて電流Ｉ31に対応する電流Ｉ29を
引き込む。
【００２２】トランジスタＱ27、Ｑ28、抵抗Ｒ17、Ｒ18
は、カレントミラー回路を構成しており、トランジスタ
Ｑ29から引き込まれる電流Ｉ29と同等の電流Ｉ29をトラ
ンジスタＱ27のコレクタから出力する。トランジスタＱ
27のコレクタは、トランジスタＱ17のベースに接続され
る。電流Ｉ29の増減に応じてトランジスタＱ27、Ｑ28の
ベース−エミッタ間電圧ＶBEが増減する。トランジスタ
Ｑ27、Ｑ28のベース−エミッタ間電圧ＶBEの増減に応じ
てトランジスタＱ29のベース−エミッタ間電圧ＶBEも増
減することから出力トランジスタＱ20のアイドリング電
流が増減する。
は、カレントミラー回路を構成しており、トランジスタ
Ｑ29から引き込まれる電流Ｉ29と同等の電流Ｉ29をトラ
ンジスタＱ27のコレクタから出力する。トランジスタＱ
27のコレクタは、トランジスタＱ17のベースに接続され
る。電流Ｉ29の増減に応じてトランジスタＱ27、Ｑ28の
ベース−エミッタ間電圧ＶBEが増減する。トランジスタ
Ｑ27、Ｑ28のベース−エミッタ間電圧ＶBEの増減に応じ
てトランジスタＱ29のベース−エミッタ間電圧ＶBEも増
減することから出力トランジスタＱ20のアイドリング電
流が増減する。
【００２３】ここで、出力電圧をＶout とし、トランジ
スタＱ24のベース−エミッタ間電圧をＶBEQ24 、トラン
ジスタＱ25のベース−エミッタ間電圧をＶBEQ25 、トラ
ンジスタＱ26のコレクタ電流をＩ26とすると、第１のア
イドリング電流制御回路１１１について、 Ｖout ＋Ｉ24・Ｒ14＋ＶBEQ24 ＝Ｉ26・Ｒ15＋ＶBEQ25 ・・・（３） が成り立つ。
スタＱ24のベース−エミッタ間電圧をＶBEQ24 、トラン
ジスタＱ25のベース−エミッタ間電圧をＶBEQ25 、トラ
ンジスタＱ26のコレクタ電流をＩ26とすると、第１のア
イドリング電流制御回路１１１について、 Ｖout ＋Ｉ24・Ｒ14＋ＶBEQ24 ＝Ｉ26・Ｒ15＋ＶBEQ25 ・・・（３） が成り立つ。
【００２４】また、出力電圧をＶout とし、トランジス
タＱ29のベース−エミッタ間電圧をＶBEQ29 、トランジ
スタＱ30のベース−エミッタ間電圧をＶBEQ30 、トラン
ジスタＱ30のコレクタ電流をＩ30とすると、第１のアイ
ドリング電流制御回路１１１について、 Ｖout ＋Ｉ29・Ｒ19＋ＶBEQ29 ＝Ｉ30・Ｒ20＋ＶBEQ30 ・・・（４） が成り立つ。
タＱ29のベース−エミッタ間電圧をＶBEQ29 、トランジ
スタＱ30のベース−エミッタ間電圧をＶBEQ30 、トラン
ジスタＱ30のコレクタ電流をＩ30とすると、第１のアイ
ドリング電流制御回路１１１について、 Ｖout ＋Ｉ29・Ｒ19＋ＶBEQ29 ＝Ｉ30・Ｒ20＋ＶBEQ30 ・・・（４） が成り立つ。
【００２５】このとき、式（３）の右辺（Ｉ26・Ｒ15＋
ＶBEQ25 ）及び式（４）の右辺（Ｉ30・Ｒ20＋ＶBEQ30
）並びに、各抵抗Ｒ14、Ｒ15、及び、Ｒ19、Ｒ20は、
定数であるから、出力電圧Ｖout に比例して、電流Ｉ2
4、Ｉ29が増加することがわかる。電流Ｉ24は、第１の
アイドリング電流制御回路１１１で、トランジスタＱ2
2、Ｑ23、抵抗Ｒ12、Ｒ13からなるカレントミラー回路
により折り返され、トランジスタＱ14〜Ｑ16、抵抗Ｒ8
からなる定電流源から引き込まれる電流Ｉ16に加算さ
れ、トランジスタＱ19のベースから電流を引き込む。こ
のため、トランジスタＱ20のベースから電流が引き込ま
れ、第１の出力トランジスタＱ20がオンし、第１の出力
トランジスタＱ20のアイドリング電流が増加する。
ＶBEQ25 ）及び式（４）の右辺（Ｉ30・Ｒ20＋ＶBEQ30
）並びに、各抵抗Ｒ14、Ｒ15、及び、Ｒ19、Ｒ20は、
定数であるから、出力電圧Ｖout に比例して、電流Ｉ2
4、Ｉ29が増加することがわかる。電流Ｉ24は、第１の
アイドリング電流制御回路１１１で、トランジスタＱ2
2、Ｑ23、抵抗Ｒ12、Ｒ13からなるカレントミラー回路
により折り返され、トランジスタＱ14〜Ｑ16、抵抗Ｒ8
からなる定電流源から引き込まれる電流Ｉ16に加算さ
れ、トランジスタＱ19のベースから電流を引き込む。こ
のため、トランジスタＱ20のベースから電流が引き込ま
れ、第１の出力トランジスタＱ20がオンし、第１の出力
トランジスタＱ20のアイドリング電流が増加する。
【００２６】また、電流Ｉ29は、第２のアイドリング電
流制御回路１１２で、トランジスタＱ27、Ｑ28、抵抗Ｒ
17、Ｒ18からなるカレントミラー回路により折り返さ
れ、トランジスタＱ11〜Ｑ13、抵抗Ｒ7 からなる定電流
源から出力される電流Ｉ11に加算され、トランジスタＱ
17のベースに電流を供給する。このため、トランジスタ
Ｑ21のベースに電流が供給され、第２の出力トランジス
タＱ21がオンし、第２の出力トランジスタＱ21のアイド
リング電流が増加する。
流制御回路１１２で、トランジスタＱ27、Ｑ28、抵抗Ｒ
17、Ｒ18からなるカレントミラー回路により折り返さ
れ、トランジスタＱ11〜Ｑ13、抵抗Ｒ7 からなる定電流
源から出力される電流Ｉ11に加算され、トランジスタＱ
17のベースに電流を供給する。このため、トランジスタ
Ｑ21のベースに電流が供給され、第２の出力トランジス
タＱ21がオンし、第２の出力トランジスタＱ21のアイド
リング電流が増加する。
【００２７】図２に本発明の一実施例の動作説明図を示
す。図２で横軸は出力電圧Ｖout 、縦軸は第１及び第２
の出力トランジスタＱ20、Ｑ21のアイドリング電流を示
す。図２に示すように無負荷時及び小信号出力時には、
出力電圧Ｖout は、基準電圧Ｖref2＝（Ｖcc／２）とな
るので、トランジスタＱ24、Ｑ29は共にオフとなるトラ
ンジスタＱ24、Ｑ29がオフとなると、トランジスタＱ1
7、Ｑ19は固定の電流Ｉ11、Ｉ16だけで駆動され、第１
及び第２の出力トランジスタＱ20、Ｑ21も固定のアイド
リング電流Ｉ0 だけが流れることになる。
す。図２で横軸は出力電圧Ｖout 、縦軸は第１及び第２
の出力トランジスタＱ20、Ｑ21のアイドリング電流を示
す。図２に示すように無負荷時及び小信号出力時には、
出力電圧Ｖout は、基準電圧Ｖref2＝（Ｖcc／２）とな
るので、トランジスタＱ24、Ｑ29は共にオフとなるトラ
ンジスタＱ24、Ｑ29がオフとなると、トランジスタＱ1
7、Ｑ19は固定の電流Ｉ11、Ｉ16だけで駆動され、第１
及び第２の出力トランジスタＱ20、Ｑ21も固定のアイド
リング電流Ｉ0 だけが流れることになる。
【００２８】よって、固定の電流Ｉ11、Ｉ16を低減する
ことにより、無負荷時及び小信号時に第１及び第２の出
力トランジスタＱ20、Ｑ21に流れるアイドリング電流を
減少させることができ、消費電流を低減できる。また、
高電位側に大振幅信号が出力される時には、出力振幅が
増大するのに比例して、電流Ｉ24が増加し、よって、ト
ランジスタＱ19により第１の出力トランジスタＱ20のベ
ースから引き込まれる電流が増加するので、第１の出力
トランジスタＱ20に流れるドライブ電流が増加する。こ
のため、高周波の信号に応答できる。
ことにより、無負荷時及び小信号時に第１及び第２の出
力トランジスタＱ20、Ｑ21に流れるアイドリング電流を
減少させることができ、消費電流を低減できる。また、
高電位側に大振幅信号が出力される時には、出力振幅が
増大するのに比例して、電流Ｉ24が増加し、よって、ト
ランジスタＱ19により第１の出力トランジスタＱ20のベ
ースから引き込まれる電流が増加するので、第１の出力
トランジスタＱ20に流れるドライブ電流が増加する。こ
のため、高周波の信号に応答できる。
【００２９】また、低電位側に大振幅信号が出力される
時には、出力振幅が減少するのに比例して、電流Ｉ29が
増加し、よって、トランジスタＱ17により第２の出力ト
ランジスタＱ21のベースに供給される電流が増加するの
で、第２の出力トランジスタＱ21に流れるドライブ電流
が増加する。このため、高周波の信号に応答できる。こ
のように、大振幅信号出力時には、第１及び第２の出力
トランジスタＱ20、Ｑ21のドライブ電流が増大するの
で、高周波信号に応答できる。よって、周波数特性を向
上させることができる。
時には、出力振幅が減少するのに比例して、電流Ｉ29が
増加し、よって、トランジスタＱ17により第２の出力ト
ランジスタＱ21のベースに供給される電流が増加するの
で、第２の出力トランジスタＱ21に流れるドライブ電流
が増加する。このため、高周波の信号に応答できる。こ
のように、大振幅信号出力時には、第１及び第２の出力
トランジスタＱ20、Ｑ21のドライブ電流が増大するの
で、高周波信号に応答できる。よって、周波数特性を向
上させることができる。
【００３０】本実施例によれば、出力信号の振幅に応じ
て第１及び第２の出力トランジスタＱ20、Ｑ21のドライ
ブ電流を無負荷時及び小振幅信号出力時に小さく、大振
幅信号出力時に大きく制御することにより、大振幅信号
時における周波数特性を劣化させることなく、消費電流
を低減できる。なお、本実施例では、入力段に差動増幅
回路を用いた回路について説明したが、入力段の回路構
成は、差動増幅回路に限定されるものではなく、他の増
幅回路でもよい。
て第１及び第２の出力トランジスタＱ20、Ｑ21のドライ
ブ電流を無負荷時及び小振幅信号出力時に小さく、大振
幅信号出力時に大きく制御することにより、大振幅信号
時における周波数特性を劣化させることなく、消費電流
を低減できる。なお、本実施例では、入力段に差動増幅
回路を用いた回路について説明したが、入力段の回路構
成は、差動増幅回路に限定されるものではなく、他の増
幅回路でもよい。
【００３１】
【発明の効果】上述の如く、本発明の請求項１、２によ
れば、アイドリング電流制御回路により出力信号の振幅
が大きいときに、出力トランジスタのアイドリング電流
を大きくし、出力信号の振幅が小さいときに、出力トラ
ンジスタのアイドリング電流を小さくするように制御す
ることにより、出力振幅が大きいときには、出力トラン
ジスタのドライブ電流が増加し、大振幅時の周波数を向
上させることができ、また、出力振幅が小さいときに
は、出力トランジスタのドライブ電流が減少し、不要に
大きなドライブ電流を流すことがないので、低消費電流
化できる等の特長を有する。
れば、アイドリング電流制御回路により出力信号の振幅
が大きいときに、出力トランジスタのアイドリング電流
を大きくし、出力信号の振幅が小さいときに、出力トラ
ンジスタのアイドリング電流を小さくするように制御す
ることにより、出力振幅が大きいときには、出力トラン
ジスタのドライブ電流が増加し、大振幅時の周波数を向
上させることができ、また、出力振幅が小さいときに
は、出力トランジスタのドライブ電流が減少し、不要に
大きなドライブ電流を流すことがないので、低消費電流
化できる等の特長を有する。
【００３２】請求項３、４によれば、第１及び第２のア
イドリング電流制御回路により出力信号の振幅が大きい
ときに、第１及び第２の出力トランジスタのアイドリン
グ電流を大きくし、出力信号の振幅が小さいときに、第
１及び第２の出力トランジスタのアイドリング電流を小
さくするように制御することにより、出力振幅が大きい
ときには、第１及び第２の出力トランジスタのドライブ
電流が増加し、大振幅時の周波数を向上させることがで
き、また、出力振幅が小さいときには、第１及び第２の
出力トランジスタのドライブ電流が減少し、不要に大き
なドライブ電流を流すことがないので、低消費電流化で
きる等の特長を有する。
イドリング電流制御回路により出力信号の振幅が大きい
ときに、第１及び第２の出力トランジスタのアイドリン
グ電流を大きくし、出力信号の振幅が小さいときに、第
１及び第２の出力トランジスタのアイドリング電流を小
さくするように制御することにより、出力振幅が大きい
ときには、第１及び第２の出力トランジスタのドライブ
電流が増加し、大振幅時の周波数を向上させることがで
き、また、出力振幅が小さいときには、第１及び第２の
出力トランジスタのドライブ電流が減少し、不要に大き
なドライブ電流を流すことがないので、低消費電流化で
きる等の特長を有する。
【図１】本発明の一実施例の回路構成図である。
【図２】本発明の一実施例の動作説明図である。
【図３】従来の一例の回路構成図である。
２ 基準電圧供給回路 ３ 差動増幅回路 ４ アイドリング電流生成回路 １００ 増幅回路 １１０ アイドリング電流制御回路 １１１ 第１のアイドリング電流制御回路 １１２ 第２のアイドリング電流制御回路
Claims (4)
- 【請求項１】 入力信号に応じて出力トランジスタを制
御して、出力信号を出力する増幅回路において、 前記出力信号の振幅に応じて前記出力トランジスタのア
イドリング電流を制御するアイドリング電流制御回路を
有することを特徴とする増幅回路。 - 【請求項２】 前記アイドリング電流制御回路は、前記
出力信号の振幅が大きいときに、前記出力トランジスタ
のアイドリング電流を大きくし、前記出力信号の振幅が
小さいときに、前記出力トランジスタのアイドリング電
流を小さくするように制御することを特徴とする請求項
１記載の増幅回路。 - 【請求項３】 入力信号の高電位側に応じて制御され、
出力信号の高電位側のレベルを制御する第１の出力トラ
ンジスタと、該入力信号の低電位側に応じて制御され、
出力信号の低電位側のレベルを制御する第２の出力トラ
ンジスタとを具備する増幅回路において、 前記出力信号の振幅に応じて前記第１の出力トランジス
タのアイドリング電流を制御する第１のアイドリング電
流制御回路と、 前記出力信号の振幅に応じて前記第２の出力トランジス
タのアイドリング電流を制御する第２のアイドリング電
流制御回路とを有することを特徴とする増幅回路。 - 【請求項４】 前記第１のアイドリング電流制御回路
は、前記出力信号の振幅が大きいときに、前記第１の出
力トランジスタのアイドル電流を大きくし、前記出力信
号の振幅が小さいときに、前記第１の出力トランジスタ
のアイドリング電流を小さくするように制御し、 前記第２のアイドリング電流制御回路は、前記出力信号
の振幅が大きいときに、前記第２の出力トランジスタの
アイドル電流を大きくし、前記出力信号の振幅が小さい
ときに、前記第２の出力トランジスタのアイドリング電
流を小さくするように制御することを特徴とする請求項
３記載の増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10122392A JPH11317630A (ja) | 1998-05-01 | 1998-05-01 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10122392A JPH11317630A (ja) | 1998-05-01 | 1998-05-01 | 増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11317630A true JPH11317630A (ja) | 1999-11-16 |
Family
ID=14834669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10122392A Pending JPH11317630A (ja) | 1998-05-01 | 1998-05-01 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11317630A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003069346A (ja) * | 2001-08-29 | 2003-03-07 | Fujitsu Ltd | オペアンプ |
| JP2008098845A (ja) * | 2006-10-10 | 2008-04-24 | New Japan Radio Co Ltd | 差動増幅回路 |
-
1998
- 1998-05-01 JP JP10122392A patent/JPH11317630A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003069346A (ja) * | 2001-08-29 | 2003-03-07 | Fujitsu Ltd | オペアンプ |
| JP2008098845A (ja) * | 2006-10-10 | 2008-04-24 | New Japan Radio Co Ltd | 差動増幅回路 |
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