JPH11307632A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11307632A JPH11307632A JP10923998A JP10923998A JPH11307632A JP H11307632 A JPH11307632 A JP H11307632A JP 10923998 A JP10923998 A JP 10923998A JP 10923998 A JP10923998 A JP 10923998A JP H11307632 A JPH11307632 A JP H11307632A
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- hole
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Abstract
(57)【要約】
【課題】 高アスペクト比コンタクトホールの形成にお
いて、エッチングの際にエッチング種がコンタクト底部
に届かなくなるため、コンタクト底部でのエッチグレー
トが低下するという問題を低減する。 【解決手段】 半導体基板３上の層間絶縁膜１に花弁型
形状のコンタクトホール５を形成することにより、エッ
チングの際のコンタクトホール５側壁の面積を増加させ
て、側壁から放出される反応種を増やし、コンタクトホ
ール５の底部でのエッチングレートの低下を防ぐ。この
コンタクトホール５側壁内側に凸な部分を覆う側壁保護
膜２を形成し、コンタクトホール５の平面形状を内側に
凸な部分を持たない多角形に補正した補正コンタクトホ
ール６を形成することにより、内側に凸な部分を有する
箇所でのコンタクトホール５と半導体基板３との接触部
分における、プロセス中の電荷の移動時に起こる電界集
中を防止する。
いて、エッチングの際にエッチング種がコンタクト底部
に届かなくなるため、コンタクト底部でのエッチグレー
トが低下するという問題を低減する。 【解決手段】 半導体基板３上の層間絶縁膜１に花弁型
形状のコンタクトホール５を形成することにより、エッ
チングの際のコンタクトホール５側壁の面積を増加させ
て、側壁から放出される反応種を増やし、コンタクトホ
ール５の底部でのエッチングレートの低下を防ぐ。この
コンタクトホール５側壁内側に凸な部分を覆う側壁保護
膜２を形成し、コンタクトホール５の平面形状を内側に
凸な部分を持たない多角形に補正した補正コンタクトホ
ール６を形成することにより、内側に凸な部分を有する
箇所でのコンタクトホール５と半導体基板３との接触部
分における、プロセス中の電荷の移動時に起こる電界集
中を防止する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法、特にコンタクトホールの構造とその製造方
法に関するものである。
の製造方法、特にコンタクトホールの構造とその製造方
法に関するものである。
【０００２】
【従来の技術】近年、大規模集積回路では、高集積化に
伴いデバイス構造の微細化がより進んでいる。それに伴
いコンタクトホールサイズの微細化が進んでいる。一方
で、層間絶縁膜の膜厚は、コンタクトサイズの微細化と
同じ割合で配線容量を小さくすることが困難であるた
め、コンタクトサイズと比べて薄膜化する割合が小さ
い。よってコンタクトホールアスペクト比（コンタクト
ホール深さとコンタクトホール径の寸法との比）は大き
くなる傾向にある。
伴いデバイス構造の微細化がより進んでいる。それに伴
いコンタクトホールサイズの微細化が進んでいる。一方
で、層間絶縁膜の膜厚は、コンタクトサイズの微細化と
同じ割合で配線容量を小さくすることが困難であるた
め、コンタクトサイズと比べて薄膜化する割合が小さ
い。よってコンタクトホールアスペクト比（コンタクト
ホール深さとコンタクトホール径の寸法との比）は大き
くなる傾向にある。
【０００３】以下に従来の半導体装置およびその製造方
法について説明する。
法について説明する。
【０００４】図４は従来の半導体装置の構造を示し、図
４(a)は平面図、図４(b)は図４(a)のｂｂ´線断面図で
あり、１０は層間絶縁膜、１１は側壁絶縁膜、１２は半
導体基板、１３は配線層、１４はコンタクトホールを示
す。
４(a)は平面図、図４(b)は図４(a)のｂｂ´線断面図で
あり、１０は層間絶縁膜、１１は側壁絶縁膜、１２は半
導体基板、１３は配線層、１４はコンタクトホールを示
す。
【０００５】従来の半導体装置およびその製造方法で
は、目的のコンタクトホールの大きさよりも大きなコン
タクトホールを形成することでアスペクト比を緩和して
加工し易くしている。しかし、コンタクトホールが大き
いままではコンタクトホールのアライメントがずれたと
きに配線層１３と接触する可能性が高くなるため、配線
層１３とのマージンをとるために、また目的のコンタク
トホールの大きさにもどすために、側壁絶縁膜１１を形
成し、目的の大きさのコンタクトホール１４を形成して
いる。
は、目的のコンタクトホールの大きさよりも大きなコン
タクトホールを形成することでアスペクト比を緩和して
加工し易くしている。しかし、コンタクトホールが大き
いままではコンタクトホールのアライメントがずれたと
きに配線層１３と接触する可能性が高くなるため、配線
層１３とのマージンをとるために、また目的のコンタク
トホールの大きさにもどすために、側壁絶縁膜１１を形
成し、目的の大きさのコンタクトホール１４を形成して
いる。
【０００６】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、さらなる高集積化に伴う高アスペクト比コ
ンタクトホールの形成において、微細化に伴い配線層と
のマージンがさらに減少するため、目的のコンタクトホ
ールの大きさよりも大きなコンタクトホールを開口しよ
うとすると、それだけで配線層とコンタクトホールとが
接触するから実際には形成することができない。エッチ
ングには層間絶縁膜側壁を構成している絶縁物材料から
エッチング中に放出される活性化したイオンも利用して
いるが、微細化に伴いコンタクトホール径が小さくなる
と、コンタクトホール側壁の面積も減少し、コンタクト
底部でエッチングに寄与する活性化したイオン数が減少
する。このため、コンタクト底部でエッチングとは逆に
ポリマーの堆積がおこり、コンタクト底部でのエッチン
グレートの低下およびエッチングが止まってしまうとい
う欠点を有していた。コンタクトホール側壁の面積が減
少すると、エッチングにより打ち込まれたイオンによる
コンタクトホール側壁の帯電が顕著になるため、イオン
軌道の曲がりも大きくなり、ホール底部への到達イオン
数が減少してしまう。そのためホール底部へのポリマー
の堆積が起こり、これらがエッチングレートの低下につ
ながっている。
の構成では、さらなる高集積化に伴う高アスペクト比コ
ンタクトホールの形成において、微細化に伴い配線層と
のマージンがさらに減少するため、目的のコンタクトホ
ールの大きさよりも大きなコンタクトホールを開口しよ
うとすると、それだけで配線層とコンタクトホールとが
接触するから実際には形成することができない。エッチ
ングには層間絶縁膜側壁を構成している絶縁物材料から
エッチング中に放出される活性化したイオンも利用して
いるが、微細化に伴いコンタクトホール径が小さくなる
と、コンタクトホール側壁の面積も減少し、コンタクト
底部でエッチングに寄与する活性化したイオン数が減少
する。このため、コンタクト底部でエッチングとは逆に
ポリマーの堆積がおこり、コンタクト底部でのエッチン
グレートの低下およびエッチングが止まってしまうとい
う欠点を有していた。コンタクトホール側壁の面積が減
少すると、エッチングにより打ち込まれたイオンによる
コンタクトホール側壁の帯電が顕著になるため、イオン
軌道の曲がりも大きくなり、ホール底部への到達イオン
数が減少してしまう。そのためホール底部へのポリマー
の堆積が起こり、これらがエッチングレートの低下につ
ながっている。
【０００７】本発明は、上記従来問題点を解決するもの
で、高アスペクト比コンタクトホールを形成する際に、
ホール底部へのポリマーの堆積が起こることによって、
コンタクト底部でのエッチングレートの低下およびエッ
チングが止まってしまうという問題を解決することので
きる半導体装置およびその製造方法を提供することを目
的とする。
で、高アスペクト比コンタクトホールを形成する際に、
ホール底部へのポリマーの堆積が起こることによって、
コンタクト底部でのエッチングレートの低下およびエッ
チングが止まってしまうという問題を解決することので
きる半導体装置およびその製造方法を提供することを目
的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、半導体基板上に
第一の絶縁膜を形成する工程と、前記第一の絶縁膜に所
定のマスクを用いて平面形状が内側へ凸となる箇所を少
なくとも１つ含む花弁型形状のコンタクトホールを形成
する工程と、前記コンタクトホールの側壁に第二の絶縁
膜を堆積させて、前記コンタクトホールの平面形状を内
側に凸な部分を持たない多角形に補正する工程とを備え
たことを特徴とする。
に、本発明の半導体装置の製造方法は、半導体基板上に
第一の絶縁膜を形成する工程と、前記第一の絶縁膜に所
定のマスクを用いて平面形状が内側へ凸となる箇所を少
なくとも１つ含む花弁型形状のコンタクトホールを形成
する工程と、前記コンタクトホールの側壁に第二の絶縁
膜を堆積させて、前記コンタクトホールの平面形状を内
側に凸な部分を持たない多角形に補正する工程とを備え
たことを特徴とする。
【０００９】この花弁型の形状とする工程によって、コ
ンタクトホールの大きさを目的の大きさよりも大きなコ
ンタクトホールを形成することをしないで、ホール内面
の周長を増長し、ホール側壁の面積を増加させることが
できる。また、エッチングには側壁を構成している材料
から放出するエッチングに寄与する活性化したイオンも
利用しているが、ホール側壁の面積を増加させることに
よって活性化したイオン数が増加するので、ホール底部
でのポリマーの堆積を防ぎ、コンタクト底部でのエッチ
ングレートの低下およびエッチングが止まってしまうこ
とを防ぐことができる。
ンタクトホールの大きさを目的の大きさよりも大きなコ
ンタクトホールを形成することをしないで、ホール内面
の周長を増長し、ホール側壁の面積を増加させることが
できる。また、エッチングには側壁を構成している材料
から放出するエッチングに寄与する活性化したイオンも
利用しているが、ホール側壁の面積を増加させることに
よって活性化したイオン数が増加するので、ホール底部
でのポリマーの堆積を防ぎ、コンタクト底部でのエッチ
ングレートの低下およびエッチングが止まってしまうこ
とを防ぐことができる。
【００１０】また本発明の半導体装置の製造方法は、前
記コンタクトホールにおける内側に凸な部分の大きさ
を、前記コンタクトホールの側壁に堆積する第二の絶縁
膜厚の２倍よりも小さくすることを特徴とする。このよ
うな製造方法により、コンタクトホールの平面形状の内
側に凸な部分を第二の絶縁膜によって確実に覆うことが
できる。
記コンタクトホールにおける内側に凸な部分の大きさ
を、前記コンタクトホールの側壁に堆積する第二の絶縁
膜厚の２倍よりも小さくすることを特徴とする。このよ
うな製造方法により、コンタクトホールの平面形状の内
側に凸な部分を第二の絶縁膜によって確実に覆うことが
できる。
【００１１】また本発明の半導体装置は、半導体基板
と、この半導体基板上に設けられ、かつ平面形状が内側
へ凸となる箇所を少なくとも１つ含む花弁型形状のコン
タクトホールを有する第一の絶縁膜と、前記コンタクト
ホールの側壁に、前記コンタクトホールの平面形状を内
側に凸な部分を持たない多角形に補正するように堆積さ
せた第二の絶縁膜とを備えたことを特徴とする。このよ
うに構成したことにより、コンタクトホールにおける平
面形状が内側に凸な部分を有する箇所で起こるコンタク
トホールと半導体基板との接触部分での電解集中を防ぐ
ことができる。
と、この半導体基板上に設けられ、かつ平面形状が内側
へ凸となる箇所を少なくとも１つ含む花弁型形状のコン
タクトホールを有する第一の絶縁膜と、前記コンタクト
ホールの側壁に、前記コンタクトホールの平面形状を内
側に凸な部分を持たない多角形に補正するように堆積さ
せた第二の絶縁膜とを備えたことを特徴とする。このよ
うに構成したことにより、コンタクトホールにおける平
面形状が内側に凸な部分を有する箇所で起こるコンタク
トホールと半導体基板との接触部分での電解集中を防ぐ
ことができる。
【００１２】
【発明の実施の形態】以下本発明の一実施形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００１３】図１は本発明の半導体装置の一実施形態に
おける構造の平面図および断面図を示すものである。図
１において、１は層間絶縁膜、２は側壁絶縁膜、３は半
導体基板、４は配線層、５は層間絶縁膜１に形成された
コンタクトホール、６はコンタクトホール５を側壁絶縁
膜２によって補正してなる補正コンタクトホールを示
す。半導体基板３上にはコンタクトホール５を有し、内
部には配線層４が設けられている。層間絶縁膜１に形成
されたコンタクトホール５の平面形状は内側へ凸となる
箇所を少なくとも１つ含む花弁型形状であり、このコン
タクトホール５の側壁に内側に凸な部分を覆う側壁保護
膜２が形成されたことにより、内側に凸な部分を持たな
い多角形に補正された補正コンタクトホール６が構成さ
れている。
おける構造の平面図および断面図を示すものである。図
１において、１は層間絶縁膜、２は側壁絶縁膜、３は半
導体基板、４は配線層、５は層間絶縁膜１に形成された
コンタクトホール、６はコンタクトホール５を側壁絶縁
膜２によって補正してなる補正コンタクトホールを示
す。半導体基板３上にはコンタクトホール５を有し、内
部には配線層４が設けられている。層間絶縁膜１に形成
されたコンタクトホール５の平面形状は内側へ凸となる
箇所を少なくとも１つ含む花弁型形状であり、このコン
タクトホール５の側壁に内側に凸な部分を覆う側壁保護
膜２が形成されたことにより、内側に凸な部分を持たな
い多角形に補正された補正コンタクトホール６が構成さ
れている。
【００１４】以上のような半導体装置のコンタクトにつ
いて、以下その製造方法を説明する。
いて、以下その製造方法を説明する。
【００１５】図２は本発明の半導体装置の製造方法の一
実施形態の工程を示す平面図、図３は図２の断面図であ
り、図３(a)は図２(a)のｂｂ´線断面図、図３(b)は図
２(b)のｄｄ´線断面図、図３(c)は図２(c)のｆｆ´線
断面図、図３(d)は図２(d)のｈｈ´線断面図、図３(e)
は図２(e)のｊｊ´線断面図、図３(f)は図２(f)のｋｋ
´線断面図であって、７はレジスト、８及び９はレジス
ト表面の硬化層である。
実施形態の工程を示す平面図、図３は図２の断面図であ
り、図３(a)は図２(a)のｂｂ´線断面図、図３(b)は図
２(b)のｄｄ´線断面図、図３(c)は図２(c)のｆｆ´線
断面図、図３(d)は図２(d)のｈｈ´線断面図、図３(e)
は図２(e)のｊｊ´線断面図、図３(f)は図２(f)のｋｋ
´線断面図であって、７はレジスト、８及び９はレジス
ト表面の硬化層である。
【００１６】最初に、半導体基板３上に層間絶縁膜１と
してボロフォスフォシリケートガラス膜（以後ＢＰＳＧ
膜と略記する）を８００ｎｍ堆積させ、窒素中８００
℃，３０分アニールを行う。その上にレジスト７を塗布
して最大径が０．３μｍのマスクをパターニングする
（図２(a)、図３(a)）。その後、レジスト７の表面に硬
化層８を形成する（図２(b)、図３(b)）。この硬化層８
は、例えば低温乾燥ベークを行うことにより形成する。
レジスト７の表面に硬化層８を形成するときの温度は主
たるレジスト７膜中の溶剤が気化する温度より低い温度
である。レジスト７の表面に硬化層８を形成後、溶剤が
気化するよりも高い温度で加熱する。このときレジスト
７の表面の硬化層８に被覆された内部のレジスト７が硬
化層８を破って放出し、表面に凸となる箇所を持った硬
化層９が形成されるため、内側へ凸となる箇所を少なく
とも１つ含む花弁型形状がパターニングされる（図２
(c)、図３(c)）。
してボロフォスフォシリケートガラス膜（以後ＢＰＳＧ
膜と略記する）を８００ｎｍ堆積させ、窒素中８００
℃，３０分アニールを行う。その上にレジスト７を塗布
して最大径が０．３μｍのマスクをパターニングする
（図２(a)、図３(a)）。その後、レジスト７の表面に硬
化層８を形成する（図２(b)、図３(b)）。この硬化層８
は、例えば低温乾燥ベークを行うことにより形成する。
レジスト７の表面に硬化層８を形成するときの温度は主
たるレジスト７膜中の溶剤が気化する温度より低い温度
である。レジスト７の表面に硬化層８を形成後、溶剤が
気化するよりも高い温度で加熱する。このときレジスト
７の表面の硬化層８に被覆された内部のレジスト７が硬
化層８を破って放出し、表面に凸となる箇所を持った硬
化層９が形成されるため、内側へ凸となる箇所を少なく
とも１つ含む花弁型形状がパターニングされる（図２
(c)、図３(c)）。
【００１７】次にＣ2Ｆ6ガスを使用したドライエッチン
グで層間絶縁膜１をドライエッチングしてコンタクトホ
ール５を形成し、エッチングで残ったレジスト７を除去
する（図２(d)、図３(d)）。このときのエッチング過程
において、一般的にコンタクトホール５の底部では活性
化したエッチングに寄与するイオン数が入りにくく、そ
のためイオン数が減少するため、カーボン系のポリマー
の堆積が起こりやすい状態となりエッチングレートの低
下を引き起こす。しかしＢＰＳＧ側壁は内側へ凸となる
花弁型形状となって面積が増大しているからその壁面か
らの酸素の放出も増大しており、その効果のため、ポリ
マー中のカーボンを酸化させて気化することによりエッ
チングレートの低下を防いでいる。
グで層間絶縁膜１をドライエッチングしてコンタクトホ
ール５を形成し、エッチングで残ったレジスト７を除去
する（図２(d)、図３(d)）。このときのエッチング過程
において、一般的にコンタクトホール５の底部では活性
化したエッチングに寄与するイオン数が入りにくく、そ
のためイオン数が減少するため、カーボン系のポリマー
の堆積が起こりやすい状態となりエッチングレートの低
下を引き起こす。しかしＢＰＳＧ側壁は内側へ凸となる
花弁型形状となって面積が増大しているからその壁面か
らの酸素の放出も増大しており、その効果のため、ポリ
マー中のカーボンを酸化させて気化することによりエッ
チングレートの低下を防いでいる。
【００１８】その後、側壁絶縁膜２としてテトラエトキ
シシランを原料ガスとするＣＶＤシリコン酸化膜（以後
ＴＥＯＳ膜と略記する）をＬＰＣＶＤ法によって５０ｎ
ｍ堆積させる（図２(e)、図３(e)）。この堆積によって
花弁型形状の内側凹凸が適切にＴＥＯＳ膜で適切に埋め
られる。続いて側壁絶縁膜２をＣＨＦ3、Ｏ2ガスを組み
合わせたドライエッチングで異方性エッチングすること
によりコンタクトホール５の平面形状を内側に凸な部分
を持たない多角形に加工して、補正コンタクトホール６
を形成する（図２(f)、図３(f)）。
シシランを原料ガスとするＣＶＤシリコン酸化膜（以後
ＴＥＯＳ膜と略記する）をＬＰＣＶＤ法によって５０ｎ
ｍ堆積させる（図２(e)、図３(e)）。この堆積によって
花弁型形状の内側凹凸が適切にＴＥＯＳ膜で適切に埋め
られる。続いて側壁絶縁膜２をＣＨＦ3、Ｏ2ガスを組み
合わせたドライエッチングで異方性エッチングすること
によりコンタクトホール５の平面形状を内側に凸な部分
を持たない多角形に加工して、補正コンタクトホール６
を形成する（図２(f)、図３(f)）。
【００１９】このように、新たに側壁において内側に凸
な部分を覆う絶縁物（ＴＥＯＳ膜）を堆積させ、コンタ
クトホールの平面形状を内側に凸な部分を持たない多角
形に補正することにより、コンタクトホール５の平面形
状における内側に凸な部分、すなわち、とがった部分を
有する箇所で起こるコンタクトホール５と半導体基板３
との接触部分での電界集中を防ぐことができる。もし内
側に図５に示すように側壁絶縁膜２を形成せずに、内側
に凸な部分があれば、コンタクトホール５と半導体基板
３との接触部分が局所的に小さくなるため、抵抗が高く
なり電界集中が起こるおそれがあるが、図１に示すよう
に構成したことにより電界集中を防ぐことができる。
な部分を覆う絶縁物（ＴＥＯＳ膜）を堆積させ、コンタ
クトホールの平面形状を内側に凸な部分を持たない多角
形に補正することにより、コンタクトホール５の平面形
状における内側に凸な部分、すなわち、とがった部分を
有する箇所で起こるコンタクトホール５と半導体基板３
との接触部分での電界集中を防ぐことができる。もし内
側に図５に示すように側壁絶縁膜２を形成せずに、内側
に凸な部分があれば、コンタクトホール５と半導体基板
３との接触部分が局所的に小さくなるため、抵抗が高く
なり電界集中が起こるおそれがあるが、図１に示すよう
に構成したことにより電界集中を防ぐことができる。
【００２０】なお、コンタクトホール５の平面形状にお
ける内側に凸な部分の大きさは、側壁を覆う絶縁膜厚
（ＴＥＯＳ膜）の２倍よりも小さくなるような条件で形
成するのが望ましい。このような条件で形成することは
レジスト表面の硬化層８を形成するための低温乾燥ベー
ク条件、レジスト硬化後の加熱条件を調節することなど
により可能である。そしてコンタクトホール５の平面形
状の、内側に凸な部分の大きさを絶縁膜厚の２倍よりも
小さくすることにより、コンタクトホール５における内
側に凸な部分を絶縁膜で覆い、コンタクトホール５の内
側輪郭の平面形状を内側に凸な部分を持たない多角形状
に加工することができる。
ける内側に凸な部分の大きさは、側壁を覆う絶縁膜厚
（ＴＥＯＳ膜）の２倍よりも小さくなるような条件で形
成するのが望ましい。このような条件で形成することは
レジスト表面の硬化層８を形成するための低温乾燥ベー
ク条件、レジスト硬化後の加熱条件を調節することなど
により可能である。そしてコンタクトホール５の平面形
状の、内側に凸な部分の大きさを絶縁膜厚の２倍よりも
小さくすることにより、コンタクトホール５における内
側に凸な部分を絶縁膜で覆い、コンタクトホール５の内
側輪郭の平面形状を内側に凸な部分を持たない多角形状
に加工することができる。
【００２１】また、層間絶縁膜２としては、ボロンまた
はリンのいずれか一方のみを含むシリケートガラス、Ｓ
ＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜を用いてもよ
い。
はリンのいずれか一方のみを含むシリケートガラス、Ｓ
ＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜を用いてもよ
い。
【００２２】
【発明の効果】以上、本発明によれば、コンタクトホー
ルの平面形状が、内側へ凸となる箇所を少なくとも１つ
含む花弁型の形状およびその工程と、コンタクトホール
に側壁絶縁物を堆積しコンタクトホールの平面形状を内
側に凸な部分を持たない多角形に補正された形状および
その工程とを設けることにより、コンタクトホールの大
きさが従来と同一であってもコンタクト底部でのエッチ
ングレートの低下を防ぎ、コンタクトホールにおける平
面形状が内側に凸な部分を有する箇所で起こるコンタク
トホールと半導体基板との接触部分での電解集中を防ぐ
ことができる優れた半導体装置およびその製造方法を実
現することができるものである。
ルの平面形状が、内側へ凸となる箇所を少なくとも１つ
含む花弁型の形状およびその工程と、コンタクトホール
に側壁絶縁物を堆積しコンタクトホールの平面形状を内
側に凸な部分を持たない多角形に補正された形状および
その工程とを設けることにより、コンタクトホールの大
きさが従来と同一であってもコンタクト底部でのエッチ
ングレートの低下を防ぎ、コンタクトホールにおける平
面形状が内側に凸な部分を有する箇所で起こるコンタク
トホールと半導体基板との接触部分での電解集中を防ぐ
ことができる優れた半導体装置およびその製造方法を実
現することができるものである。
【図１】本発明の半導体装置の一実施形態における構造
を示す平面図および断面図
を示す平面図および断面図
【図２】本発明の半導体装置の製造方法の一実施形態に
おける製造工程を示す平面図
おける製造工程を示す平面図
【図３】図２の断面図
【図４】従来の半導体装置の構造を示す平面および断面
図
図
【図５】内側に凸な部分でのコンタクトと基板との接触
部分を示す平面図および断面図
部分を示す平面図および断面図
１ 層間絶縁膜 ２ 側壁絶縁膜 ３ 半導体基板 ４ 配線層 ５ コンタクトホール ６ 補正コンタクトホール ７ レジスト ８，９ 硬化層 １０ 層間絶縁膜 １１ 側壁絶縁膜 １２ 半導体基板 １３ 配線層 １４ コンタクトホール
Claims (3)
- 【請求項１】 半導体基板上に第一の絶縁膜を形成する
工程と、前記第一の絶縁膜に所定のマスクを用いて平面
形状が内側へ凸となる箇所を少なくとも１つ含む花弁型
形状のコンタクトホールを形成する工程と、前記コンタ
クトホールの側壁に第二の絶縁膜を堆積させて、前記コ
ンタクトホールの平面形状を内側に凸な部分を持たない
多角形に補正する工程とを備えたことを特徴とする半導
体装置の製造方法。 - 【請求項２】 前記コンタクトホールの平面形状の内側
に凸な部分の大きさを、前記コンタクトホールの側壁に
堆積する第二の絶縁膜厚の２倍よりも小さくすることを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 半導体基板と、この半導体基板上に設け
られ、かつ平面形状が内側へ凸となる箇所を少なくとも
１つ含む花弁型形状のコンタクトホールを有する第一の
絶縁膜と、前記コンタクトホールの側壁に、前記コンタ
クトホールの平面形状を内側に凸な部分を持たない多角
形に補正するように堆積させた第二の絶縁膜とを備えた
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10923998A JPH11307632A (ja) | 1998-04-20 | 1998-04-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10923998A JPH11307632A (ja) | 1998-04-20 | 1998-04-20 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11307632A true JPH11307632A (ja) | 1999-11-05 |
Family
ID=14505150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10923998A Pending JPH11307632A (ja) | 1998-04-20 | 1998-04-20 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11307632A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10027932A1 (de) * | 2000-05-31 | 2001-12-13 | Infineon Technologies Ag | Verfahren zum Ätzen einer Isolierschicht eines Bauelements |
-
1998
- 1998-04-20 JP JP10923998A patent/JPH11307632A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10027932A1 (de) * | 2000-05-31 | 2001-12-13 | Infineon Technologies Ag | Verfahren zum Ätzen einer Isolierschicht eines Bauelements |
| DE10027932C2 (de) * | 2000-05-31 | 2003-10-02 | Infineon Technologies Ag | Verfahren zur Bildung eines Kontaktlochs in einer Isolierschicht eines elektronischen oder mikroelektronischen Bauelements |
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