JPH11306693A - データ読み取り方法、データ読み取り装置、及び、ハードディスク装置 - Google Patents
データ読み取り方法、データ読み取り装置、及び、ハードディスク装置Info
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- JPH11306693A JPH11306693A JP10472998A JP10472998A JPH11306693A JP H11306693 A JPH11306693 A JP H11306693A JP 10472998 A JP10472998 A JP 10472998A JP 10472998 A JP10472998 A JP 10472998A JP H11306693 A JPH11306693 A JP H11306693A
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Abstract
(57)【要約】
【課題】シンクバイトの検出率を高めて記録媒体から情
報を読み出す読み出し時間の短縮を図ることができるデ
ータ読み取り装置を提供すること。 【解決手段】周期パターンのプリアンブルデータに続い
て読み出されるシンクバイトは、リード信号ＲＤに基づ
いてＡＤＣ２２の出力信号の情報が遷移する引き込み位
置が粗な部分と密な部分とを含む粗密パターンにて構成
される。ＰＬＬ回路２３は、このシンクバイトの引き込
み位置において、シンクバイトを読み出したリード信号
ＲＤに対してクロック信号ＣＬＫの同期引き込みを行
う。
報を読み出す読み出し時間の短縮を図ることができるデ
ータ読み取り装置を提供すること。 【解決手段】周期パターンのプリアンブルデータに続い
て読み出されるシンクバイトは、リード信号ＲＤに基づ
いてＡＤＣ２２の出力信号の情報が遷移する引き込み位
置が粗な部分と密な部分とを含む粗密パターンにて構成
される。ＰＬＬ回路２３は、このシンクバイトの引き込
み位置において、シンクバイトを読み出したリード信号
ＲＤに対してクロック信号ＣＬＫの同期引き込みを行
う。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、記録媒体からデー
タの読み取りを高速且つ安定に行うことができるデータ
読み取り方法、データ読み取り装置に関するものであ
る。
タの読み取りを高速且つ安定に行うことができるデータ
読み取り方法、データ読み取り装置に関するものであ
る。
【０００２】近年、記録媒体は、記録される情報の高密
度化が進められるとともに、情報を読み出す速度の高速
化が進められている。そのため、記録媒体からデータを
読み取るデータ読み取り装置においても、動作の高速化
が要求されている。
度化が進められるとともに、情報を読み出す速度の高速
化が進められている。そのため、記録媒体からデータを
読み取るデータ読み取り装置においても、動作の高速化
が要求されている。
【０００３】
【従来の技術】図７の磁気ディスク等の記録媒体１１に
記録された格納データは、ヘッド装置１２にて読み取ら
れる。ヘッド装置１２はＭＲ(Magneto Resistive )ヘッ
ドを含み、読み取ったデータの状態（１又は０）に応じ
た電圧波形（磁気ディスクの再生波形）のリード信号Ｒ
Ｄを信号処理回路１３に出力する。
記録された格納データは、ヘッド装置１２にて読み取ら
れる。ヘッド装置１２はＭＲ(Magneto Resistive )ヘッ
ドを含み、読み取ったデータの状態（１又は０）に応じ
た電圧波形（磁気ディスクの再生波形）のリード信号Ｒ
Ｄを信号処理回路１３に出力する。
【０００４】信号処理回路１３の可変ゲインアンプ（Ｖ
ＧＡ）１４は、リード信号ＲＤの振幅を所定の振幅に増
幅し、その増幅した信号を判定帰還等化器（ＤＦＥ：De
cision Feedback Equalizer ）１５に出力する。
ＧＡ）１４は、リード信号ＲＤの振幅を所定の振幅に増
幅し、その増幅した信号を判定帰還等化器（ＤＦＥ：De
cision Feedback Equalizer ）１５に出力する。
【０００５】図８に示すように、ＤＦＥ１５は、前置フ
ィルタ１６、加算器１７、判定器１８、シフトレジスタ
１９、フィードバックフィルタ２０を含む。前置フィル
タ１６は、フィルタリング後の信号を加算器１７に出力
する。加算器１７は、前置フィルタ１６の出力信号とフ
ィードバックフィルタ２０の出力信号を加算し、加算結
果を判定器１８に出力する。
ィルタ１６、加算器１７、判定器１８、シフトレジスタ
１９、フィードバックフィルタ２０を含む。前置フィル
タ１６は、フィルタリング後の信号を加算器１７に出力
する。加算器１７は、前置フィルタ１６の出力信号とフ
ィードバックフィルタ２０の出力信号を加算し、加算結
果を判定器１８に出力する。
【０００６】判定器１８は、加算器１７の出力電圧と予
め設定された基準電圧とを比較し、その比較結果に基づ
いて「１」又は「０」の判定信号Ｓ１をシフトレジスタ
１９に出力する。これにより、判定器１８は、加算器１
７の出力信号を１ビットのデジタル信号に変換する。
め設定された基準電圧とを比較し、その比較結果に基づ
いて「１」又は「０」の判定信号Ｓ１をシフトレジスタ
１９に出力する。これにより、判定器１８は、加算器１
７の出力信号を１ビットのデジタル信号に変換する。
【０００７】シフトレジスタ１９は、判定器１８から出
力されるデジタル信号を、クロック信号ＣＬＫに同期し
てサンプリングし、そのサンプリングデータを順次記憶
する。これにより、シフトレジスタ１９は、標本化され
た過去の複数ビットのデータを記憶する。
力されるデジタル信号を、クロック信号ＣＬＫに同期し
てサンプリングし、そのサンプリングデータを順次記憶
する。これにより、シフトレジスタ１９は、標本化され
た過去の複数ビットのデータを記憶する。
【０００８】フィードバックフィルタ２０は、例えばＦ
ＩＲフィルタよりなる。フィードバックフィルタ２０
は、信号中に含まれる符号間干渉を取り除くように動作
する。フィードバックフィルタ２０は、シフトレジスタ
１９に記憶された複数ビットのデータに基づくアナログ
信号を加算器１７に出力する。
ＩＲフィルタよりなる。フィードバックフィルタ２０
は、信号中に含まれる符号間干渉を取り除くように動作
する。フィードバックフィルタ２０は、シフトレジスタ
１９に記憶された複数ビットのデータに基づくアナログ
信号を加算器１７に出力する。
【０００９】このように構成されたＤＦＥ１５は、符号
間干渉を取り除いた再生信号を出力する。前記加算器１
７の出力信号は、タイミングクロック再生用ＰＬＬ回路
２１のＡ／Ｄ変換器（ＡＤＣ）２２に出力される。ＡＤ
Ｃ２２は、加算器１７の出力信号をディジタル信号に変
換し、そのデジタル信号をタイミングリカバリＰＬＬ回
路（以下、ＴＲ−ＰＬＬという）２３に出力する。
間干渉を取り除いた再生信号を出力する。前記加算器１
７の出力信号は、タイミングクロック再生用ＰＬＬ回路
２１のＡ／Ｄ変換器（ＡＤＣ）２２に出力される。ＡＤ
Ｃ２２は、加算器１７の出力信号をディジタル信号に変
換し、そのデジタル信号をタイミングリカバリＰＬＬ回
路（以下、ＴＲ−ＰＬＬという）２３に出力する。
【００１０】ＴＲ−ＰＬＬ２３は、ディジタル信号にて
位相比較を行い、リード信号ＲＤにクロック信号ＣＬＫ
を同期させる、所謂クロックの引き込み動作を行う。こ
のクロック信号ＣＬＫにより、ＤＦＥ１５のシフトレジ
スタ１９は、判定器１８の出力信号をクロック信号ＣＬ
Ｋのエッジに応答してサンプリングする。これにより、
シフトレジスタ１９は、リード信号ＲＤのビット転送速
度でサンプリングすることにより、前記磁気ディスク１
１の記録データに対応する判定信号を記憶する。
位相比較を行い、リード信号ＲＤにクロック信号ＣＬＫ
を同期させる、所謂クロックの引き込み動作を行う。こ
のクロック信号ＣＬＫにより、ＤＦＥ１５のシフトレジ
スタ１９は、判定器１８の出力信号をクロック信号ＣＬ
Ｋのエッジに応答してサンプリングする。これにより、
シフトレジスタ１９は、リード信号ＲＤのビット転送速
度でサンプリングすることにより、前記磁気ディスク１
１の記録データに対応する判定信号を記憶する。
【００１１】図７に示すように、ＤＦＥ１５は、再生信
号をシリアル−パラレル変換回路（Ｓ／Ｐ変換回路）２
４に出力する。Ｓ／Ｐ変換回路２４は、再生信号をパラ
レル信号に変換しデコーダ２５に出力する。デコーダ２
５は、パラレル信号を所定の方式により復号し、その復
号データをデスクランブラ２６に出力する。デスクラン
ブラ２６は、所定の方式によりデコーダの出力データの
ビットの並べ替えを行い再生データを生成する。その再
生データはインタフェース回路２７を介してＨＤＣ３１
に出力される。
号をシリアル−パラレル変換回路（Ｓ／Ｐ変換回路）２
４に出力する。Ｓ／Ｐ変換回路２４は、再生信号をパラ
レル信号に変換しデコーダ２５に出力する。デコーダ２
５は、パラレル信号を所定の方式により復号し、その復
号データをデスクランブラ２６に出力する。デスクラン
ブラ２６は、所定の方式によりデコーダの出力データの
ビットの並べ替えを行い再生データを生成する。その再
生データはインタフェース回路２７を介してＨＤＣ３１
に出力される。
【００１２】ＳＰ変換回路２４は、パラレルデータを、
シンクバイト検出回路（ＳＢ検出回路）２８に出力す
る。ＳＢ検出回路２８は、ユーザデータに先立って読み
出されるシンクバイト（ＳＢ）を検出する。
シンクバイト検出回路（ＳＢ検出回路）２８に出力す
る。ＳＢ検出回路２８は、ユーザデータに先立って読み
出されるシンクバイト（ＳＢ）を検出する。
【００１３】詳述すると、ＳＢ検出回路２８は、シンク
バイトを検出するための複数ビットよりなるデータを格
納したレジスタ２８ａを有する。ＳＢ検出回路２８は、
レジスタ２８ａに格納したデータとリード信号ＲＤから
再生されたビットデータを比較し、それらの全ビットが
一致した場合にシンクバイト検出信号Ｓ２をＨＤＣ３１
に出力する。
バイトを検出するための複数ビットよりなるデータを格
納したレジスタ２８ａを有する。ＳＢ検出回路２８は、
レジスタ２８ａに格納したデータとリード信号ＲＤから
再生されたビットデータを比較し、それらの全ビットが
一致した場合にシンクバイト検出信号Ｓ２をＨＤＣ３１
に出力する。
【００１４】ＨＤＣ３１は、信号処理回路１３に読み出
し動作の開始を指示する。その後、ＨＤＣ３１は、シン
クバイト検出信号Ｓ２を入力すると、そのシンクバイト
検出信号に応答して、シンクバイトに続く再生データを
記録データとして扱い、この記録データに対する処理を
行う。
し動作の開始を指示する。その後、ＨＤＣ３１は、シン
クバイト検出信号Ｓ２を入力すると、そのシンクバイト
検出信号に応答して、シンクバイトに続く再生データを
記録データとして扱い、この記録データに対する処理を
行う。
【００１５】図９は、記録媒体１１の各セクタの記録フ
ォーマットの概要を示す。各セクタ３５は、プリアンブ
ル（ＰＲ）領域３５ａ、シンクバイト（ＳＢ）領域３５
ｂ及びデータ領域３５ｃを含む。
ォーマットの概要を示す。各セクタ３５は、プリアンブ
ル（ＰＲ）領域３５ａ、シンクバイト（ＳＢ）領域３５
ｂ及びデータ領域３５ｃを含む。
【００１６】ＰＲ領域３５ａには、ＶＧＡ１４における
増幅率の設定やＴＲ−ＰＬＬ２３におけるクロック信号
ＣＬＫをリード信号ＲＤに同期させるための制御データ
であるプリアンブルコード（ＰＲコード）が記録されて
いる。ＰＲコードは、例えば「１１１０００」のビット
データであり、このＰＲコードのリード信号ＲＤは正弦
波となる。ＴＲ−ＰＬＬ２３は、リード信号ＲＤに同期
したクロック信号ＣＬＫを生成する。このクロック信号
ＣＬＫにより、ＡＤＣ２２は、リード信号ＲＤから各ビ
ットデータを再生する。
増幅率の設定やＴＲ−ＰＬＬ２３におけるクロック信号
ＣＬＫをリード信号ＲＤに同期させるための制御データ
であるプリアンブルコード（ＰＲコード）が記録されて
いる。ＰＲコードは、例えば「１１１０００」のビット
データであり、このＰＲコードのリード信号ＲＤは正弦
波となる。ＴＲ−ＰＬＬ２３は、リード信号ＲＤに同期
したクロック信号ＣＬＫを生成する。このクロック信号
ＣＬＫにより、ＡＤＣ２２は、リード信号ＲＤから各ビ
ットデータを再生する。
【００１７】ＳＢ領域３５ｂには、主に次のデータ領域
３５ｃの始まりを検出するためのデータであるシンクバ
イトコード（ＳＢコード）が記録されている。ＨＤＣ３
１は、ＳＢコードに続くビットデータを記録データとし
て扱い、この記録データに対する処理を行う。
３５ｃの始まりを検出するためのデータであるシンクバ
イトコード（ＳＢコード）が記録されている。ＨＤＣ３
１は、ＳＢコードに続くビットデータを記録データとし
て扱い、この記録データに対する処理を行う。
【００１８】
【発明が解決しようとする課題】ところで、磁気ディス
ク１１から情報を読み出す読み出し速度を高速化する
と、それに伴って再生信号におけるビットエラーの発生
率が高くなる。そして、ＳＢ検出回路２８は、読み出し
たＳＢデータの全ビットがレジスタに予め記憶した検出
のためのデータと一致したときのみ検出信号を出力する
構成となっている。そのため、読み出したＳＢデータに
ビットエラーが発生すると、ＳＢデータがレジスタ２８
ａに記憶されたデータと一致しないため、ＳＢ検出回路
２８は検出信号を出力しない。
ク１１から情報を読み出す読み出し速度を高速化する
と、それに伴って再生信号におけるビットエラーの発生
率が高くなる。そして、ＳＢ検出回路２８は、読み出し
たＳＢデータの全ビットがレジスタに予め記憶した検出
のためのデータと一致したときのみ検出信号を出力する
構成となっている。そのため、読み出したＳＢデータに
ビットエラーが発生すると、ＳＢデータがレジスタ２８
ａに記憶されたデータと一致しないため、ＳＢ検出回路
２８は検出信号を出力しない。
【００１９】読み出し動作の開始からＨＤＣ３１にシン
クバイト検出信号Ｓ２が出力されるまでの時間は、磁気
ディスク１１の回転速度等により予め判っている。従っ
て、ＨＤＣ３１は、読み出し動作を開始してから所定時
間の間に検出信号を入力しないと、シンクバイト検出を
失敗したと判断して図示しないマイクロプロセッサ（Ｍ
ＰＵ）に読み取り失敗を示す信号を送出する。その信号
に応答し、ＭＰＵは再度読み出し動作の開始を指示す
る。即ち、ＭＰＵは、検出信号が入力されるまで繰り返
し読み出し動作を開始させなければならない。このこと
は、ＭＰＵの負荷増加を招く。また、ホスト側へのデー
タ転送が遅れることから、磁気ディスク１１から情報を
読み出す時間が長くなるという問題がある。
クバイト検出信号Ｓ２が出力されるまでの時間は、磁気
ディスク１１の回転速度等により予め判っている。従っ
て、ＨＤＣ３１は、読み出し動作を開始してから所定時
間の間に検出信号を入力しないと、シンクバイト検出を
失敗したと判断して図示しないマイクロプロセッサ（Ｍ
ＰＵ）に読み取り失敗を示す信号を送出する。その信号
に応答し、ＭＰＵは再度読み出し動作の開始を指示す
る。即ち、ＭＰＵは、検出信号が入力されるまで繰り返
し読み出し動作を開始させなければならない。このこと
は、ＭＰＵの負荷増加を招く。また、ホスト側へのデー
タ転送が遅れることから、磁気ディスク１１から情報を
読み出す時間が長くなるという問題がある。
【００２０】また、磁気ディスクを高密度化すると、プ
リアンブルデータを読み出す期間が短くなる。即ち、図
８のＴＲ−ＰＬＬ２３が引き込みを行う時間が短くな
る。これにより、ＴＲ−ＰＬＬ２３は、リード信号ＲＤ
の位相とクロック信号ＣＬＫの位相が大きくずれている
場合、クロック信号ＣＬＫをリード信号ＲＤに同期させ
る所謂同期引き込みが不十分になる。
リアンブルデータを読み出す期間が短くなる。即ち、図
８のＴＲ−ＰＬＬ２３が引き込みを行う時間が短くな
る。これにより、ＴＲ−ＰＬＬ２３は、リード信号ＲＤ
の位相とクロック信号ＣＬＫの位相が大きくずれている
場合、クロック信号ＣＬＫをリード信号ＲＤに同期させ
る所謂同期引き込みが不十分になる。
【００２１】このことは、ＤＦＥ１５の帰還ループの動
作を不安定にする。即ち、シフトレジスタ１９は、クロ
ック信号ＣＬＫに同期して判定信号をサンプリングして
いる。そのため、クロック信号ＣＬＫがリード信号ＲＤ
に同期していないと、シフトレジスタ１９は、クロック
信号ＣＬＫに応答して誤ったデータをサンプリングす
る。その誤データは、加算器１７により前置フィルタ１
６の出力信号と加算されて判定器に入力される。このこ
とは、ＤＦＥ１５の判定誤りや、帰還ループの発散を引
き起こす。これにより、シンクバイト検出失敗によるリ
ードエラーが起こり、ＭＰＵがリトライを指示し、磁気
ディスク１１からホスト側へのデータ転送時間が増大す
るという問題がある。
作を不安定にする。即ち、シフトレジスタ１９は、クロ
ック信号ＣＬＫに同期して判定信号をサンプリングして
いる。そのため、クロック信号ＣＬＫがリード信号ＲＤ
に同期していないと、シフトレジスタ１９は、クロック
信号ＣＬＫに応答して誤ったデータをサンプリングす
る。その誤データは、加算器１７により前置フィルタ１
６の出力信号と加算されて判定器に入力される。このこ
とは、ＤＦＥ１５の判定誤りや、帰還ループの発散を引
き起こす。これにより、シンクバイト検出失敗によるリ
ードエラーが起こり、ＭＰＵがリトライを指示し、磁気
ディスク１１からホスト側へのデータ転送時間が増大す
るという問題がある。
【００２２】本発明は上記問題点を解決するためになさ
れたものであって、その目的は読み出し信号にクロック
信号を十分同期させることができるデータ読み取り方
法、データ読み取り装置、及び、ハードディスク装置を
提供することにある。
れたものであって、その目的は読み出し信号にクロック
信号を十分同期させることができるデータ読み取り方
法、データ読み取り装置、及び、ハードディスク装置を
提供することにある。
【００２３】また、シンクバイトの検出率を高めて記録
媒体から情報を読み出す時間の短縮を図ることのできる
データ読み取り方法、データ読み取り装置、及び、ハー
ドディスク装置を提供することにある。
媒体から情報を読み出す時間の短縮を図ることのできる
データ読み取り方法、データ読み取り装置、及び、ハー
ドディスク装置を提供することにある。
【００２４】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明は、プリアンブル、シンクバ
イト、ユーザデータを順番に読み出し信号として記録媒
体から読み出し、プリアンブル信号に位相引き込みをし
たクロック信号に基づいてサンプリングした再生信号を
出力するデータ読み取り方法において、前記シンクバイ
トを粗密パターンを含む構成とし、該シンクバイトによ
り前記クロック信号を出力するタイミングクロック再生
ＰＬＬのより細かな引き込みができるようにした。
め、請求項１に記載の発明は、プリアンブル、シンクバ
イト、ユーザデータを順番に読み出し信号として記録媒
体から読み出し、プリアンブル信号に位相引き込みをし
たクロック信号に基づいてサンプリングした再生信号を
出力するデータ読み取り方法において、前記シンクバイ
トを粗密パターンを含む構成とし、該シンクバイトによ
り前記クロック信号を出力するタイミングクロック再生
ＰＬＬのより細かな引き込みができるようにした。
【００２５】請求項２に記載の発明は、請求項１に記載
のデータ読み取り方法において、前記読み出し信号をサ
ンプリングしたデータと、前記シンクバイトを検出する
ために予め記憶した比較データを、予め設定した比較ポ
イントにおいて比較するためのウインドを開き、該ウイ
ンド内において前記サンプリングデータと比較データを
順次比較し、その比較結果に基づいて前記サンプリング
データと比較データが一致した場合にシンクバイト検出
とした。
のデータ読み取り方法において、前記読み出し信号をサ
ンプリングしたデータと、前記シンクバイトを検出する
ために予め記憶した比較データを、予め設定した比較ポ
イントにおいて比較するためのウインドを開き、該ウイ
ンド内において前記サンプリングデータと比較データを
順次比較し、その比較結果に基づいて前記サンプリング
データと比較データが一致した場合にシンクバイト検出
とした。
【００２６】請求項３に記載の発明は、請求項２に記載
のデータ読み取り方法において、前記シンクバイトの読
み出し時期に対応してトリガ信号が入力された後、入力
されるウインド信号に基づいて前記再生信号とレジスタ
から入力される比較信号とを比較するために前記シンク
バイトが入力される期間よりも短い期間のウインドが設
定され、該ウインドの期間に入力される前記比較信号と
前記再生信号の各ビットがそれぞれ一致した場合にシン
クバイト検出信号を出力するようにした。
のデータ読み取り方法において、前記シンクバイトの読
み出し時期に対応してトリガ信号が入力された後、入力
されるウインド信号に基づいて前記再生信号とレジスタ
から入力される比較信号とを比較するために前記シンク
バイトが入力される期間よりも短い期間のウインドが設
定され、該ウインドの期間に入力される前記比較信号と
前記再生信号の各ビットがそれぞれ一致した場合にシン
クバイト検出信号を出力するようにした。
【００２７】請求項４に記載の発明は、請求項３に記載
のデータ読み取り方法において、前記読み出し信号に基
づく入力電圧を基準電圧と比較して前記入力電圧をデジ
タル信号に変換し、該ディジタル信号に基づいて演算し
た帰還量を前記入力電圧に帰還する帰還ループに対し
て、前記比較信号と前記再生信号が一致しない場合に、
前記再生信号に代えて前記比較信号に基づいて帰還量を
演算するようにした。
のデータ読み取り方法において、前記読み出し信号に基
づく入力電圧を基準電圧と比較して前記入力電圧をデジ
タル信号に変換し、該ディジタル信号に基づいて演算し
た帰還量を前記入力電圧に帰還する帰還ループに対し
て、前記比較信号と前記再生信号が一致しない場合に、
前記再生信号に代えて前記比較信号に基づいて帰還量を
演算するようにした。
【００２８】請求項５に記載の発明は、プリアンブル、
シンクバイト、ユーザデータを順番に読み出し信号とし
て記録媒体から読み出し、タイミングクロック再生ＰＬ
Ｌによりプリアンブル信号に位相引き込みをしたクロッ
ク信号を生成し、該クロック信号に基づいてサンプリン
グした再生信号を出力するデータ読み取り装置におい
て、前記シンクバイトを粗密パターンを含む構成とし、
前記タイミングクロック再生ＰＬＬはシンクバイトによ
り前記クロック信号をより細かに引き込みを行うように
した。
シンクバイト、ユーザデータを順番に読み出し信号とし
て記録媒体から読み出し、タイミングクロック再生ＰＬ
Ｌによりプリアンブル信号に位相引き込みをしたクロッ
ク信号を生成し、該クロック信号に基づいてサンプリン
グした再生信号を出力するデータ読み取り装置におい
て、前記シンクバイトを粗密パターンを含む構成とし、
前記タイミングクロック再生ＰＬＬはシンクバイトによ
り前記クロック信号をより細かに引き込みを行うように
した。
【００２９】請求項６に記載の発明は、請求項５に記載
のデータ読み取り装置において、前記読み出し信号をサ
ンプリングしたデータを再生信号として出力する波形等
化器と、前記シンクバイトを検出するための比較データ
が予め記憶され、該比較データを比較信号として順次出
力するレジスタと、予め設定された比較ポイントにおい
て前記再生信号と前記比較信号を比較するウインドを開
き、該ウインド期間において入力される前記再生信号と
前記比較信号が一致した場合にシンクバイト検出信号を
出力する一致検出回路とを備えた。
のデータ読み取り装置において、前記読み出し信号をサ
ンプリングしたデータを再生信号として出力する波形等
化器と、前記シンクバイトを検出するための比較データ
が予め記憶され、該比較データを比較信号として順次出
力するレジスタと、予め設定された比較ポイントにおい
て前記再生信号と前記比較信号を比較するウインドを開
き、該ウインド期間において入力される前記再生信号と
前記比較信号が一致した場合にシンクバイト検出信号を
出力する一致検出回路とを備えた。
【００３０】請求項７に記載の発明は、請求項６に記載
のデータ読み取り装置において、前記一致検出回路は、
前記シンクバイトの読み出し時期に対応してトリガ信号
が入力された後、入力されるウインド信号に基づいて前
記再生信号とレジスタから入力される比較信号とを比較
するために前記シンクバイトが入力される期間よりも短
い期間のウインドを設定し、該ウインドの期間に入力さ
れる前記比較信号と前記再生信号の各ビットがそれぞれ
一致した場合にシンクバイト検出信号を出力するように
した。
のデータ読み取り装置において、前記一致検出回路は、
前記シンクバイトの読み出し時期に対応してトリガ信号
が入力された後、入力されるウインド信号に基づいて前
記再生信号とレジスタから入力される比較信号とを比較
するために前記シンクバイトが入力される期間よりも短
い期間のウインドを設定し、該ウインドの期間に入力さ
れる前記比較信号と前記再生信号の各ビットがそれぞれ
一致した場合にシンクバイト検出信号を出力するように
した。
【００３１】請求項８に記載の発明は、請求項７に記載
のデータ読み取り装置において、前記波形等化器は判定
帰還型等化器であって、読み出し信号に基づく入力電圧
を基準電圧と比較して前記入力電圧をデジタル信号に変
換する判定器と、前記判定器の出力信号を順次記憶する
シフトレジスタと、該シフトレジスタに記憶された各ビ
ット情報に基づいて前記判定器の入力信号に対する帰還
量を演算する帰還フィルタとを備え、前記一致比較回路
は、前記比較信号と前記再生信号が一致しない場合に、
前記比較信号を前記再生信号が読み出された前記シフト
レジスタの領域に記憶させるようにした。
のデータ読み取り装置において、前記波形等化器は判定
帰還型等化器であって、読み出し信号に基づく入力電圧
を基準電圧と比較して前記入力電圧をデジタル信号に変
換する判定器と、前記判定器の出力信号を順次記憶する
シフトレジスタと、該シフトレジスタに記憶された各ビ
ット情報に基づいて前記判定器の入力信号に対する帰還
量を演算する帰還フィルタとを備え、前記一致比較回路
は、前記比較信号と前記再生信号が一致しない場合に、
前記比較信号を前記再生信号が読み出された前記シフト
レジスタの領域に記憶させるようにした。
【００３２】請求項９に記載の発明は、請求項７に記載
のデータ読み取り装置において、前記一致比較回路は、
前記比較信号と前記再生信号が一致しない場合に、前記
比較信号を前記シフトレジスタに代えて前記帰還フィル
タに出力するようにした。
のデータ読み取り装置において、前記一致比較回路は、
前記比較信号と前記再生信号が一致しない場合に、前記
比較信号を前記シフトレジスタに代えて前記帰還フィル
タに出力するようにした。
【００３３】請求項１０に記載の発明は、請求項５乃至
９のうちの何れか１項に記載のデータ読み取り装置にお
いて、前記レジスタは、前記シンクバイトに対応する比
較データを記憶し、前記トリガ信号に基づいて比較デー
タを所定方向に巡回させるシフト動作を行い、該比較デ
ータを比較信号として出力する巡回レジスタである。
９のうちの何れか１項に記載のデータ読み取り装置にお
いて、前記レジスタは、前記シンクバイトに対応する比
較データを記憶し、前記トリガ信号に基づいて比較デー
タを所定方向に巡回させるシフト動作を行い、該比較デ
ータを比較信号として出力する巡回レジスタである。
【００３４】請求項１１に記載の発明は、請求項５乃至
１０のうちの何れか１項に記載のデータ読み取り装置を
備えたハードディスク装置である。 （作用）従って、請求項１，５に記載の発明によれば、
シンクバイトを粗密パターンを含む構成とすることによ
り、タイミングクロック再生ＰＬＬはシンクバイトによ
りクロック信号をより細かに引き込みを行うため、クロ
ック信号が読み出し信号に十分に同期する。
１０のうちの何れか１項に記載のデータ読み取り装置を
備えたハードディスク装置である。 （作用）従って、請求項１，５に記載の発明によれば、
シンクバイトを粗密パターンを含む構成とすることによ
り、タイミングクロック再生ＰＬＬはシンクバイトによ
りクロック信号をより細かに引き込みを行うため、クロ
ック信号が読み出し信号に十分に同期する。
【００３５】請求項２，６に記載の発明によれば、比較
信号と再生信号を比較するウインドを設定し、所定のポ
イントにて比較信号と再生信号が一致する事によりシン
クバイト検出とすることで、シンクバイト検出までの時
間が短縮される。
信号と再生信号を比較するウインドを設定し、所定のポ
イントにて比較信号と再生信号が一致する事によりシン
クバイト検出とすることで、シンクバイト検出までの時
間が短縮される。
【００３６】請求項３，７に記載の発明によれば、シン
クバイトの読み出し時期に対応してトリガ信号が入力さ
れた後にシンクバイトが入力される期間よりも短い期間
開かれるウインドにより、比較信号と再生信号が比較さ
れ、そのウインド期間の比較信号と再生信号が一致する
場合にシンクバイト検出とした。これにより、シンクバ
イトの全ビットが一致しなくても、シンクバイト検出信
号を出力することができるため、読み出しを開始してか
らシンクバイト検出信号を出力するまでの時間、ひいて
はユーザデータの読み出し時間が短縮される。
クバイトの読み出し時期に対応してトリガ信号が入力さ
れた後にシンクバイトが入力される期間よりも短い期間
開かれるウインドにより、比較信号と再生信号が比較さ
れ、そのウインド期間の比較信号と再生信号が一致する
場合にシンクバイト検出とした。これにより、シンクバ
イトの全ビットが一致しなくても、シンクバイト検出信
号を出力することができるため、読み出しを開始してか
らシンクバイト検出信号を出力するまでの時間、ひいて
はユーザデータの読み出し時間が短縮される。
【００３７】請求項４，８，９に記載の発明によれば、
比較信号と再生信号が一致しない場合に、比較信号に基
づいて帰還量が演算されて帰還ループに帰還されるた
め、誤った再生信号に基づく帰還量が帰還されて帰還ル
ープが発散するのが防止される。
比較信号と再生信号が一致しない場合に、比較信号に基
づいて帰還量が演算されて帰還ループに帰還されるた
め、誤った再生信号に基づく帰還量が帰還されて帰還ル
ープが発散するのが防止される。
【００３８】請求項１０に記載の発明によれば、レジス
タは、シンクバイトに対応する比較データを記憶し、前
記トリガ信号に基づいて比較データを所定方向に巡回さ
せるシフト動作を行う巡回レジスタであり、その巡回レ
ジスタから出力される比較信号により、その比較信号と
再生信号が簡単な構成で順次比較される。
タは、シンクバイトに対応する比較データを記憶し、前
記トリガ信号に基づいて比較データを所定方向に巡回さ
せるシフト動作を行う巡回レジスタであり、その巡回レ
ジスタから出力される比較信号により、その比較信号と
再生信号が簡単な構成で順次比較される。
【００３９】請求項１１に記載の発明によれば、請求項
５乃至１０のうちの何れか１項に記載のデータ読み取り
装置が備えられ、ハードディスク装置におけるユーザデ
ータの読み出し時間の短縮が図られる。
５乃至１０のうちの何れか１項に記載のデータ読み取り
装置が備えられ、ハードディスク装置におけるユーザデ
ータの読み出し時間の短縮が図られる。
【００４０】
【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１〜図６に従って説明する。尚、説明の便宜
上、従来と同様の構成については同一の符号を付してそ
の説明を一部省略する。
の形態を図１〜図６に従って説明する。尚、説明の便宜
上、従来と同様の構成については同一の符号を付してそ
の説明を一部省略する。
【００４１】図１は、ハードディスク装置の概略構成を
示す。ハードディスク装置４１は、ホストコンピュータ
４２に接続されている。ハードディスク装置４１は、ホ
ストコンピュータ４２の書き込み要求に応答し、ホスト
コンピュータ４２から入力される記録データを記録媒体
としての磁気ディスク１１に記録する。また、ハードデ
ィスク装置４１は、ホストコンピュータ４２の読み出し
要求に応答し、磁気ディスク１１に記録された格納デー
タを読み出し、ホストコンピュータ４２に出力する。
示す。ハードディスク装置４１は、ホストコンピュータ
４２に接続されている。ハードディスク装置４１は、ホ
ストコンピュータ４２の書き込み要求に応答し、ホスト
コンピュータ４２から入力される記録データを記録媒体
としての磁気ディスク１１に記録する。また、ハードデ
ィスク装置４１は、ホストコンピュータ４２の読み出し
要求に応答し、磁気ディスク１１に記録された格納デー
タを読み出し、ホストコンピュータ４２に出力する。
【００４２】ハードディスク装置４１は、磁気ディスク
１１、第１，第２モータＭ１，Ｍ２、ヘッド装置１２、
ハードディスクコントローラ（ＨＤＣ）３１、信号処理
回路４３、サーボ回路４４、マイクロプロセッサ（ＭＰ
Ｕ）４５、メモリ（ＲＡＭ）４６、インタフェース回路
４７を含む。
１１、第１，第２モータＭ１，Ｍ２、ヘッド装置１２、
ハードディスクコントローラ（ＨＤＣ）３１、信号処理
回路４３、サーボ回路４４、マイクロプロセッサ（ＭＰ
Ｕ）４５、メモリ（ＲＡＭ）４６、インタフェース回路
４７を含む。
【００４３】磁気ディスク１１は、第１モータＭ１によ
り一定の回転数にて回転駆動される。ヘッド装置１２
は、第２モータＭ２により磁気ディスク１１の半径方向
に位置制御される。ヘッド装置１２は、磁気ディスク１
１に記録された情報を読み出してリード信号ＲＤとして
信号処理回路４３に出力する。
り一定の回転数にて回転駆動される。ヘッド装置１２
は、第２モータＭ２により磁気ディスク１１の半径方向
に位置制御される。ヘッド装置１２は、磁気ディスク１
１に記録された情報を読み出してリード信号ＲＤとして
信号処理回路４３に出力する。
【００４４】信号処理回路（リードチャネルＩＣと呼ば
れる）４３は、リード信号ＲＤを、そのリード信号ＲＤ
に同期してサンプリングしてディジタル信号に変換す
る。信号処理回路４３は、変換後のディジタル信号に復
号処理を施し、その処理後の信号を出力する。
れる）４３は、リード信号ＲＤを、そのリード信号ＲＤ
に同期してサンプリングしてディジタル信号に変換す
る。信号処理回路４３は、変換後のディジタル信号に復
号処理を施し、その処理後の信号を出力する。
【００４５】サーボ回路４４は、バス４８を介して信号
処理回路４３の出力信号が入力される。サーボ回路４４
は、出力信号に含まれるサーボのための情報に基づい
て、第２モータＭ２を制御し、ヘッド装置１２を目的の
トラックにオントラックさせる。
処理回路４３の出力信号が入力される。サーボ回路４４
は、出力信号に含まれるサーボのための情報に基づい
て、第２モータＭ２を制御し、ヘッド装置１２を目的の
トラックにオントラックさせる。
【００４６】ＭＰＵ４５は、メモリ４６に予め記憶され
たハードディスク装置４１を制御するためのプログラム
データに基づいて、ＨＤＣ３１、信号処理回路４３、サ
ーボ回路４４、インタフェース回路４７を制御する。Ｈ
ＤＣ３１は、バス４８を介して信号処理回路４３の出力
信号を入力する。
たハードディスク装置４１を制御するためのプログラム
データに基づいて、ＨＤＣ３１、信号処理回路４３、サ
ーボ回路４４、インタフェース回路４７を制御する。Ｈ
ＤＣ３１は、バス４８を介して信号処理回路４３の出力
信号を入力する。
【００４７】ＨＤＣ３１は、入力されたデータを所定の
バイト数よりなるセクタ単位に組み立て、その組み立て
たセクタ毎に例えばＥＣＣ(Error Correcting Code) 誤
り訂正処理等の処理を行い、その処理後のデータをバス
４８を介してインタフェース回路４７に出力する。イン
タフェース回路４７は、所定の通信方式に基づいてＨＤ
Ｃ３１の出力データを変換して読み出しデータとしてホ
ストコンピュータ４２へ出力する。
バイト数よりなるセクタ単位に組み立て、その組み立て
たセクタ毎に例えばＥＣＣ(Error Correcting Code) 誤
り訂正処理等の処理を行い、その処理後のデータをバス
４８を介してインタフェース回路４７に出力する。イン
タフェース回路４７は、所定の通信方式に基づいてＨＤ
Ｃ３１の出力データを変換して読み出しデータとしてホ
ストコンピュータ４２へ出力する。
【００４８】ＨＤＣ３１には、ホストコンピュータ４２
から書き込みデータがインタフェース回路４７を介して
入力される。ＨＤＣ３１は、書き込みデータに誤り訂正
のためのデータを付加し、バス４８を介して信号処理回
路４３に出力する。信号処理回路４３は、ＨＤＣ３１の
出力データをヘッド装置１２を介して磁気ディスク１１
に書き込む。
から書き込みデータがインタフェース回路４７を介して
入力される。ＨＤＣ３１は、書き込みデータに誤り訂正
のためのデータを付加し、バス４８を介して信号処理回
路４３に出力する。信号処理回路４３は、ＨＤＣ３１の
出力データをヘッド装置１２を介して磁気ディスク１１
に書き込む。
【００４９】図２は、信号処理回路４３を構成するデー
タ読み出し回路のブロック回路図を示す。信号処理回路
４３は、可変ゲインアンプ（ＶＧＡ）１４、判定帰還型
等化器（ＤＦＥ:Decision Feedback Equalizer）１５、
シリアル−パラレル（Ｓ／Ｐ）変換回路２４、デコーダ
２５、デスクランブラ２６、インタフェース（Ｉ／Ｆ）
回路２７、タイミングリカバリ（ＴＲ）ＰＬＬ回路２
１、シンクバイト（ＳＢ）検出回路５１、シーケンス制
御回路５２を含む。
タ読み出し回路のブロック回路図を示す。信号処理回路
４３は、可変ゲインアンプ（ＶＧＡ）１４、判定帰還型
等化器（ＤＦＥ:Decision Feedback Equalizer）１５、
シリアル−パラレル（Ｓ／Ｐ）変換回路２４、デコーダ
２５、デスクランブラ２６、インタフェース（Ｉ／Ｆ）
回路２７、タイミングリカバリ（ＴＲ）ＰＬＬ回路２
１、シンクバイト（ＳＢ）検出回路５１、シーケンス制
御回路５２を含む。
【００５０】シーケンス制御回路５２は、所定の読み出
しシーケンスに基づいて上記の各回路１４，１５，２
１，２４〜２７，５１を制御する。ＶＧＡ１４は、リー
ド信号ＲＤの振幅を所定の振幅に増幅し、その増幅した
信号をＤＦＥ１５に出力する。
しシーケンスに基づいて上記の各回路１４，１５，２
１，２４〜２７，５１を制御する。ＶＧＡ１４は、リー
ド信号ＲＤの振幅を所定の振幅に増幅し、その増幅した
信号をＤＦＥ１５に出力する。
【００５１】図３は、ＤＦＥ１５、ＴＲＰＬＬ回路２
１、ＳＢ検出回路５１のブロック回路図を示す。ＤＦＥ
１５は、前置フィルタ１６、加算器１７、判定器１８、
シフトレジスタ１９、フィードバックフィルタ２０を含
む。前置フィルタ１６は、フィルタリング後の信号を加
算器１７に出力する。加算器１７は、前置フィルタ１６
の出力信号とフィードバックフィルタ２０の出力信号を
加算し、加算結果を判定器１８に出力する。
１、ＳＢ検出回路５１のブロック回路図を示す。ＤＦＥ
１５は、前置フィルタ１６、加算器１７、判定器１８、
シフトレジスタ１９、フィードバックフィルタ２０を含
む。前置フィルタ１６は、フィルタリング後の信号を加
算器１７に出力する。加算器１７は、前置フィルタ１６
の出力信号とフィードバックフィルタ２０の出力信号を
加算し、加算結果を判定器１８に出力する。
【００５２】図４に示すように、判定器１８は、加算器
１７の出力電圧Ｖ１と予め設定された基準電圧Ｒｅｆと
を比較し、その比較結果に基づいて「１」又は「０」の
判定信号Ｓ１をシフトレジスタ１９に出力する。
１７の出力電圧Ｖ１と予め設定された基準電圧Ｒｅｆと
を比較し、その比較結果に基づいて「１」又は「０」の
判定信号Ｓ１をシフトレジスタ１９に出力する。
【００５３】例えば、判定器１８は、出力電圧Ｖ１が基
準電圧Ｒｅｆよりも高い場合には「１」の判定信号Ｓ１
を、出力電圧Ｖ１が基準電圧Ｒｅｆよりも低い場合には
「０」の判定信号Ｓ１を出力する。即ち、判定器１８
は、加算器１７の出力信号をサンプリング（標本化）し
て１ビットのデジタル信号である判定信号Ｓ１に変換す
る。
準電圧Ｒｅｆよりも高い場合には「１」の判定信号Ｓ１
を、出力電圧Ｖ１が基準電圧Ｒｅｆよりも低い場合には
「０」の判定信号Ｓ１を出力する。即ち、判定器１８
は、加算器１７の出力信号をサンプリング（標本化）し
て１ビットのデジタル信号である判定信号Ｓ１に変換す
る。
【００５４】シフトレジスタ１９は、フィードバックフ
ィルタ２０の構成に対応する段数（ｎ段）のレジスタＲ
a1〜Ｒanを含む。シフトレジスタ１９は、判定器１８か
ら出力される判定信号Ｓ１を、クロック信号ＣＬＫに同
期してサンプリングし、そのサンプリングデータを初段
のレジスタＲa1に記憶する。そして、シフトレジスタ１
９は、クロック信号ＣＬＫに同期して、記憶したデータ
を順次後段のレジスタにシフトする。これにより、シフ
トレジスタ１９は、標本化された過去の複数ビット（ｎ
ビット）のデータを記憶する。
ィルタ２０の構成に対応する段数（ｎ段）のレジスタＲ
a1〜Ｒanを含む。シフトレジスタ１９は、判定器１８か
ら出力される判定信号Ｓ１を、クロック信号ＣＬＫに同
期してサンプリングし、そのサンプリングデータを初段
のレジスタＲa1に記憶する。そして、シフトレジスタ１
９は、クロック信号ＣＬＫに同期して、記憶したデータ
を順次後段のレジスタにシフトする。これにより、シフ
トレジスタ１９は、標本化された過去の複数ビット（ｎ
ビット）のデータを記憶する。
【００５５】フィードバックフィルタ２０は、例えばＦ
ＩＲフィルタよりなる。このＦＩＲフィルタのタップ数
に応じてシフトレジスタ１９の段数が設定される。フィ
ードバックフィルタ２０は、信号中に含まれる符号間干
渉を取り除くように動作する。フィードバックフィルタ
２０は、シフトレジスタ１９に記憶された複数ビットの
データに基づくアナログ信号を加算器１７に出力する。
これにより、判定器１８の出力信号は、過去のビットに
よる干渉が除去された再生信号となり、この再生信号が
シフトレジスタ１９に記憶される。
ＩＲフィルタよりなる。このＦＩＲフィルタのタップ数
に応じてシフトレジスタ１９の段数が設定される。フィ
ードバックフィルタ２０は、信号中に含まれる符号間干
渉を取り除くように動作する。フィードバックフィルタ
２０は、シフトレジスタ１９に記憶された複数ビットの
データに基づくアナログ信号を加算器１７に出力する。
これにより、判定器１８の出力信号は、過去のビットに
よる干渉が除去された再生信号となり、この再生信号が
シフトレジスタ１９に記憶される。
【００５６】このように構成されたＤＦＥ１５は、符号
（シンボル）間干渉を打ち消した再生信号を出力する。
前記加算器１７の出力信号は、サンプリングクロック再
生用ＰＬＬ回路２１に出力される。ＰＬＬ回路２１は、
Ａ／Ｄ変換器（ＡＤＣ）２２、ＴＲ−ＰＬＬ２３を含
む。ＡＤＣ２２は、加算器１７の出力信号をディジタル
信号に変換し、そのデジタル信号をＴＲ−ＰＬＬ２３に
出力する。
（シンボル）間干渉を打ち消した再生信号を出力する。
前記加算器１７の出力信号は、サンプリングクロック再
生用ＰＬＬ回路２１に出力される。ＰＬＬ回路２１は、
Ａ／Ｄ変換器（ＡＤＣ）２２、ＴＲ−ＰＬＬ２３を含
む。ＡＤＣ２２は、加算器１７の出力信号をディジタル
信号に変換し、そのデジタル信号をＴＲ−ＰＬＬ２３に
出力する。
【００５７】ＴＲ−ＰＬＬ２３は、磁気ディスク１１か
ら制御データとしてのプリアンブルデータを読み出した
リード信号ＲＤにクロック信号ＣＬＫを同期させる、所
謂クロックの引き込み動作を行う。このクロック信号Ｃ
ＬＫにより、ＤＦＥ１５のシフトレジスタ１９は、判定
器１８の出力信号をクロック信号ＣＬＫのエッジに応答
してサンプリングする。これにより、シフトレジスタ１
９は、リード信号ＲＤの転送速度でサンプリングするこ
とにより、前記磁気ディスク１１の記録データに対応す
る判定信号を記憶する。
ら制御データとしてのプリアンブルデータを読み出した
リード信号ＲＤにクロック信号ＣＬＫを同期させる、所
謂クロックの引き込み動作を行う。このクロック信号Ｃ
ＬＫにより、ＤＦＥ１５のシフトレジスタ１９は、判定
器１８の出力信号をクロック信号ＣＬＫのエッジに応答
してサンプリングする。これにより、シフトレジスタ１
９は、リード信号ＲＤの転送速度でサンプリングするこ
とにより、前記磁気ディスク１１の記録データに対応す
る判定信号を記憶する。
【００５８】更に、ＴＲ−ＰＬＬ２３は、シンクバイト
を読み出したリード信号ＲＤに基づいて、クロック信号
ＣＬＫの引き込み動作を行う。ＴＲ−ＰＬＬ２３は、Ａ
ＤＣ２２から入力される信号の状態が遷移する場所を引
き込み位置とする。その引き込み位置において、ＴＲ−
ＰＬＬ２３はＡＤＣ２２から入力される信号とクロック
信号ＣＬＫの位相を比較し、その比較結果に基づいてク
ロック信号ＣＬＫの周波数を変更するように構成されて
いる。従って、シンクバイトは、遷移する場所含むよう
なビット列のパターンに設定されている。
を読み出したリード信号ＲＤに基づいて、クロック信号
ＣＬＫの引き込み動作を行う。ＴＲ−ＰＬＬ２３は、Ａ
ＤＣ２２から入力される信号の状態が遷移する場所を引
き込み位置とする。その引き込み位置において、ＴＲ−
ＰＬＬ２３はＡＤＣ２２から入力される信号とクロック
信号ＣＬＫの位相を比較し、その比較結果に基づいてク
ロック信号ＣＬＫの周波数を変更するように構成されて
いる。従って、シンクバイトは、遷移する場所含むよう
なビット列のパターンに設定されている。
【００５９】図４は、本実施形態のシンクバイトのパタ
ーン構成を示す。シンクバイトは１２ビットのビット列
であり、「111100011000」のパターンに設定されてい
る。このシンクバイトのパターンは、信号の状態が遷移
する、即ち、０，１のビットが、「０→１」，「１→
０」と遷移する引き込み位置であり、所謂ビットが反転
する間隔が長いパターン「11110 」と、反転する間隔が
短いパターン「0110」を組み合わせて構成されている。
即ち、シンクバイトは、状態の遷移が粗なパターンと、
状態の遷移が密なパターンが組み合わされている。尚、
先行するプリアンブルのパターンは「０」ビットにて終
了する。従って、間隔の長いパターンは、ＰＬＬ回路に
プリアンブルに続いて入力されるため、そのパターンは
「011110」となる。
ーン構成を示す。シンクバイトは１２ビットのビット列
であり、「111100011000」のパターンに設定されてい
る。このシンクバイトのパターンは、信号の状態が遷移
する、即ち、０，１のビットが、「０→１」，「１→
０」と遷移する引き込み位置であり、所謂ビットが反転
する間隔が長いパターン「11110 」と、反転する間隔が
短いパターン「0110」を組み合わせて構成されている。
即ち、シンクバイトは、状態の遷移が粗なパターンと、
状態の遷移が密なパターンが組み合わされている。尚、
先行するプリアンブルのパターンは「０」ビットにて終
了する。従って、間隔の長いパターンは、ＰＬＬ回路に
プリアンブルに続いて入力されるため、そのパターンは
「011110」となる。
【００６０】このように構成されたシンクバイトによ
り、ＴＲ−ＰＬＬ２３は、プリアンブルを読み出してい
る期間に続いてシンクバイトを読み出している期間にお
いてもクロック信号ＣＬＫの引き込みを行うことができ
る。即ち、上記のシンクバイトは、ＴＲ−ＰＬＬ２３に
おける引き込み期間を長くする。これにより、図１の磁
気ディスク１１の回転数が高くなってプリアンブルを読
み出す期間が短くなっても、ＴＲ−ＰＬＬ２３は、プリ
アンブルに加えてシンクバイトによりクロック信号ＣＬ
Ｋの引き込みを十分に行うことができる。
り、ＴＲ−ＰＬＬ２３は、プリアンブルを読み出してい
る期間に続いてシンクバイトを読み出している期間にお
いてもクロック信号ＣＬＫの引き込みを行うことができ
る。即ち、上記のシンクバイトは、ＴＲ−ＰＬＬ２３に
おける引き込み期間を長くする。これにより、図１の磁
気ディスク１１の回転数が高くなってプリアンブルを読
み出す期間が短くなっても、ＴＲ−ＰＬＬ２３は、プリ
アンブルに加えてシンクバイトによりクロック信号ＣＬ
Ｋの引き込みを十分に行うことができる。
【００６１】そして、ＤＦＥ１５のシフトレジスタ１９
は、上記のクロック信号ＣＬＫに基づいて判定器１８か
らの判定信号Ｓ１をサンプリングする。そして、クロッ
ク信号ＣＬＫは、リード信号ＲＤの周波数に十分に引き
込まれていることから、シフトレジスタ１９は、正確な
タイミングで判定信号Ｓ１をサンプリングする。これに
より、判定誤りを低減することができる。
は、上記のクロック信号ＣＬＫに基づいて判定器１８か
らの判定信号Ｓ１をサンプリングする。そして、クロッ
ク信号ＣＬＫは、リード信号ＲＤの周波数に十分に引き
込まれていることから、シフトレジスタ１９は、正確な
タイミングで判定信号Ｓ１をサンプリングする。これに
より、判定誤りを低減することができる。
【００６２】ＤＦＥ１５は、再生信号を、ＳＢ検出回路
５１に出力する。ＳＢ検出回路５１は、サーキュレータ
５２、一致検出回路５３を含む。サーキュレータ５２は
巡回レジスタであり、例えば図４に示すように、１２ビ
ットにて構成されるシンクバイトのビット数に対応する
数のレジスタＲb1〜Ｒb12 を有する。各レジスタＲb1〜
Ｒb12 には、シンクバイトと同じ値の比較データを構成
する各ビットがそれぞれ記憶される。
５１に出力する。ＳＢ検出回路５１は、サーキュレータ
５２、一致検出回路５３を含む。サーキュレータ５２は
巡回レジスタであり、例えば図４に示すように、１２ビ
ットにて構成されるシンクバイトのビット数に対応する
数のレジスタＲb1〜Ｒb12 を有する。各レジスタＲb1〜
Ｒb12 には、シンクバイトと同じ値の比較データを構成
する各ビットがそれぞれ記憶される。
【００６３】サーキュレータ５２には、シーケンス制御
回路５２からトリガ信号ＴＲＧが入力される。シーケン
ス制御回路５２は、入力されるクロック信号ＣＬＫに基
づいて、シンクバイトの先頭ビットを読み出すタイミン
グに合せてＨレベルのトリガ信号ＴＲＧを一定期間（例
えば、クロック信号ＣＬＫの１周期分）出力するように
構成されている。
回路５２からトリガ信号ＴＲＧが入力される。シーケン
ス制御回路５２は、入力されるクロック信号ＣＬＫに基
づいて、シンクバイトの先頭ビットを読み出すタイミン
グに合せてＨレベルのトリガ信号ＴＲＧを一定期間（例
えば、クロック信号ＣＬＫの１周期分）出力するように
構成されている。
【００６４】トリガ信号ＴＲＧを出力するタイミングに
ついて詳述すれば、図１の磁気ディスク１１の各セクタ
には、プリアンブル、シンクバイト、ユーザデータの順
番に格納されている。そして、プリアンブルのビット数
は、予め判っている。そして、セクタに格納されている
情報を読み出した場合、そのセクタの先頭ビット（プリ
アンブルの先頭ビット）の読み出し位置を検出すること
は容易である。
ついて詳述すれば、図１の磁気ディスク１１の各セクタ
には、プリアンブル、シンクバイト、ユーザデータの順
番に格納されている。そして、プリアンブルのビット数
は、予め判っている。そして、セクタに格納されている
情報を読み出した場合、そのセクタの先頭ビット（プリ
アンブルの先頭ビット）の読み出し位置を検出すること
は容易である。
【００６５】従って、プリアンブルの先頭ビットを読み
出してからのクロック信号ＣＬＫのエッジをカウントす
ることにより、シンクバイトの先頭ビットが読み出され
るタイミングを検出することは容易である。そして、シ
ーケンス制御回路５２は、このタイミングでトリガ信号
ＴＲＧを出力するように構成されている。
出してからのクロック信号ＣＬＫのエッジをカウントす
ることにより、シンクバイトの先頭ビットが読み出され
るタイミングを検出することは容易である。そして、シ
ーケンス制御回路５２は、このタイミングでトリガ信号
ＴＲＧを出力するように構成されている。
【００６６】サーキュレータ５２は、図２のシーケンス
制御回路５２から入力されるトリガ信号ＴＲＧの立ち上
がりエッジに応答し、クロック信号ＣＬＫに基づいて各
レジスタＲb1〜Ｒb12 に記憶した比較データの各ビット
を所定方向に巡回させるシフト動作を行う。即ち、サー
キュレータ５２は、入力されるクロック信号ＣＬＫの立
ち上がりエッジに応答し、初段〜１１段目のレジスタＲ
b1〜Ｒb11 に記憶した比較データの各ビットを２段目〜
最終段のレジスタＲb2〜Ｒb12 にシフトすると共に、最
終段のレジスタＲb12 に記憶したビットを初段のレジス
タＲb1にシフトする。サーキュレータ５２は、初段のレ
ジスタＲb1に記憶した１ビットのデータを比較ビット信
号Ｓ３として一致検出回路５３に出力する。
制御回路５２から入力されるトリガ信号ＴＲＧの立ち上
がりエッジに応答し、クロック信号ＣＬＫに基づいて各
レジスタＲb1〜Ｒb12 に記憶した比較データの各ビット
を所定方向に巡回させるシフト動作を行う。即ち、サー
キュレータ５２は、入力されるクロック信号ＣＬＫの立
ち上がりエッジに応答し、初段〜１１段目のレジスタＲ
b1〜Ｒb11 に記憶した比較データの各ビットを２段目〜
最終段のレジスタＲb2〜Ｒb12 にシフトすると共に、最
終段のレジスタＲb12 に記憶したビットを初段のレジス
タＲb1にシフトする。サーキュレータ５２は、初段のレ
ジスタＲb1に記憶した１ビットのデータを比較ビット信
号Ｓ３として一致検出回路５３に出力する。
【００６７】一致検出回路５３には、ＤＦＥ１５のシフ
トレジスタ１９初段に記憶された１ビットのデータが再
生ビット信号Ｓ４としてクロック信号ＣＬＫに同期して
順次入力される。
トレジスタ１９初段に記憶された１ビットのデータが再
生ビット信号Ｓ４としてクロック信号ＣＬＫに同期して
順次入力される。
【００６８】一致検出回路５３には、シーケンス制御回
路５２からウインド信号ＷＧとトリガ信号ＴＲＧが入力
される。シーケンス制御回路５２は、トリガ信号ＴＲＧ
の立ち上がりエッジから所定期間（図５ではクロック信
号ＣＬＫの１周期分）経過した後に、所定期間（図５で
は８周期分）だけＨレベルのウインド信号ＷＧを出力す
る。
路５２からウインド信号ＷＧとトリガ信号ＴＲＧが入力
される。シーケンス制御回路５２は、トリガ信号ＴＲＧ
の立ち上がりエッジから所定期間（図５ではクロック信
号ＣＬＫの１周期分）経過した後に、所定期間（図５で
は８周期分）だけＨレベルのウインド信号ＷＧを出力す
る。
【００６９】一致検出回路５３は、トリガ信号ＴＲＧが
入力された後、ウインド信号ＷＧがＨレベルの間、比較
ビット信号Ｓ３と再生ビット信号Ｓ４を順次比較する。
一致検出回路５３は、ウインド信号ＷＧがＨレベルの間
に入力される比較ビット信号Ｓ３と再生ビット信号Ｓ４
が全て一致した場合、シンクバイト検出信号Ｓ２を出力
する。このことは、シンクバイト検出の確率を高くす
る、即ちバイト同期確立を容易にする。
入力された後、ウインド信号ＷＧがＨレベルの間、比較
ビット信号Ｓ３と再生ビット信号Ｓ４を順次比較する。
一致検出回路５３は、ウインド信号ＷＧがＨレベルの間
に入力される比較ビット信号Ｓ３と再生ビット信号Ｓ４
が全て一致した場合、シンクバイト検出信号Ｓ２を出力
する。このことは、シンクバイト検出の確率を高くす
る、即ちバイト同期確立を容易にする。
【００７０】即ち、一致検出回路５３は、Ｈレベルのウ
インド信号ＷＧが入力されている間、即ちそれぞれ８個
の比較ビット信号Ｓ３と再生ビット信号Ｓ４を比較す
る。これは、１２ビットの比較データと判定データを比
較する場合に比べて一致する確立が高い。そして、それ
ぞれ８個の比較ビット信号Ｓ３と再生ビット信号Ｓ４が
一致していれば、残りのビットも一致している確立が高
い。従って、一致検出回路５３は、従来のＳＢ検出回路
５１に比べてシンクバイト検出信号Ｓ２を出力しやすく
なる。
インド信号ＷＧが入力されている間、即ちそれぞれ８個
の比較ビット信号Ｓ３と再生ビット信号Ｓ４を比較す
る。これは、１２ビットの比較データと判定データを比
較する場合に比べて一致する確立が高い。そして、それ
ぞれ８個の比較ビット信号Ｓ３と再生ビット信号Ｓ４が
一致していれば、残りのビットも一致している確立が高
い。従って、一致検出回路５３は、従来のＳＢ検出回路
５１に比べてシンクバイト検出信号Ｓ２を出力しやすく
なる。
【００７１】また、シーケンス制御回路５２は、トリガ
信号ＴＲＧから所定期間経過後、Ｈレベルのウインド信
号ＷＧに応答して比較ビット信号Ｓ３と再生ビット信号
Ｓ４の比較を行う。このシンクバイトの先頭ビット、又
は先頭ビットから複数ビットは、クロック信号ＣＬＫの
同期が不十分であるときに、誤った値がサンプリングさ
れてシフトレジスタ１９に記憶されるからである。
信号ＴＲＧから所定期間経過後、Ｈレベルのウインド信
号ＷＧに応答して比較ビット信号Ｓ３と再生ビット信号
Ｓ４の比較を行う。このシンクバイトの先頭ビット、又
は先頭ビットから複数ビットは、クロック信号ＣＬＫの
同期が不十分であるときに、誤った値がサンプリングさ
れてシフトレジスタ１９に記憶されるからである。
【００７２】しかし、その後の複数の比較ビット信号Ｓ
３は、前記ＴＲ−ＰＬＬ２３の引き込みによりリード信
号ＲＤと同期しているため、正確なデータがサンプリン
グされている。また、そのシンクバイトに続いて読み出
されるユーザデータは、クロック信号ＣＬＫがリード信
号ＲＤに十分同期していることから、正確なデータがサ
ンプリングされてシフトレジスタ１９に記憶される。
３は、前記ＴＲ−ＰＬＬ２３の引き込みによりリード信
号ＲＤと同期しているため、正確なデータがサンプリン
グされている。また、そのシンクバイトに続いて読み出
されるユーザデータは、クロック信号ＣＬＫがリード信
号ＲＤに十分同期していることから、正確なデータがサ
ンプリングされてシフトレジスタ１９に記憶される。
【００７３】そのため、シンクバイトの先頭の１ビッ
ト、又は先頭から複数ビット経過した後に、比較ビット
信号Ｓ３と再生ビット信号Ｓ４を比較することにより、
一致検出回路は、シンクバイトを検出する。これによ
り、読み出し開始からシンクバイト検出までの時間は、
従来のそれに比べて短くなる。
ト、又は先頭から複数ビット経過した後に、比較ビット
信号Ｓ３と再生ビット信号Ｓ４を比較することにより、
一致検出回路は、シンクバイトを検出する。これによ
り、読み出し開始からシンクバイト検出までの時間は、
従来のそれに比べて短くなる。
【００７４】そして、図１のＨＤＣ３１は、シンクバイ
ト検出信号を入力すると、シンクバイトに続いて入力さ
れるデータをユーザデータとして処理する。そのため、
読み出しを開始してからユーザデータを読み出すまでの
時間は、従来のそれに比べて短くなる。
ト検出信号を入力すると、シンクバイトに続いて入力さ
れるデータをユーザデータとして処理する。そのため、
読み出しを開始してからユーザデータを読み出すまでの
時間は、従来のそれに比べて短くなる。
【００７５】尚、シーケンス制御回路５２を、トリガ信
号ＴＲＧの立ち上がりエッジ後、クロック信号ＣＬＫの
２周期以上経過した後にＨレベルのウインド信号ＷＧを
出力する構成としてもよい。また、シーケンス制御回路
を、クロック信号ＣＬＫの７周期以下又は９周期以上、
Ｈレベルのウインド信号ＷＧを出力する構成としてもよ
い。
号ＴＲＧの立ち上がりエッジ後、クロック信号ＣＬＫの
２周期以上経過した後にＨレベルのウインド信号ＷＧを
出力する構成としてもよい。また、シーケンス制御回路
を、クロック信号ＣＬＫの７周期以下又は９周期以上、
Ｈレベルのウインド信号ＷＧを出力する構成としてもよ
い。
【００７６】ところで、比較ビット信号Ｓ３と再生ビッ
ト信号Ｓ４が一致しない場合、一致検出回路５３は、比
較ビット信号Ｓ３をシフトレジスタ１９の初段のレジス
タＲa1に格納する。これにより、一致検出回路５３は、
誤りのある再生ビット信号Ｓ４の情報を比較ビット信号
Ｓ３により書き換える。これは、再生ビット信号Ｓ４が
シンクバイトを構成するビットであり、そのビットの位
置が判っているからである。
ト信号Ｓ４が一致しない場合、一致検出回路５３は、比
較ビット信号Ｓ３をシフトレジスタ１９の初段のレジス
タＲa1に格納する。これにより、一致検出回路５３は、
誤りのある再生ビット信号Ｓ４の情報を比較ビット信号
Ｓ３により書き換える。これは、再生ビット信号Ｓ４が
シンクバイトを構成するビットであり、そのビットの位
置が判っているからである。
【００７７】上記したように、１つのセクタに格納され
ている情報を読み出した場合、そのセクタの先頭ビット
（プリアンブルの先頭ビット）の読み出し位置を検出す
ることは容易である。そして、プリアンブルのビット数
は予め判っている。従って、プリアンブルの先頭ビット
を読み出してからのクロック信号ＣＬＫのエッジをカウ
ントすることにより、シンクバイトの先頭ビットが読み
出されるタイミングを検出することは容易である。シー
ケンス制御回路５２は、このタイミングでトリガ信号Ｔ
ＲＧを出力するように構成されている。このため、一致
検出回路５３には、シンクバイトの先頭ビットである再
生ビット信号Ｓ４と同じタイミングで、比較データの先
頭ビットである比較ビット信号Ｓ３が入力される。
ている情報を読み出した場合、そのセクタの先頭ビット
（プリアンブルの先頭ビット）の読み出し位置を検出す
ることは容易である。そして、プリアンブルのビット数
は予め判っている。従って、プリアンブルの先頭ビット
を読み出してからのクロック信号ＣＬＫのエッジをカウ
ントすることにより、シンクバイトの先頭ビットが読み
出されるタイミングを検出することは容易である。シー
ケンス制御回路５２は、このタイミングでトリガ信号Ｔ
ＲＧを出力するように構成されている。このため、一致
検出回路５３には、シンクバイトの先頭ビットである再
生ビット信号Ｓ４と同じタイミングで、比較データの先
頭ビットである比較ビット信号Ｓ３が入力される。
【００７８】そして、一致検出回路５３は、読み出しに
ビットエラーが生じて再生ビット信号Ｓ４と比較ビット
信号Ｓ３が一致しない場合、正しい値の比較ビット信号
Ｓ３をシフトレジスタに書き込む。これにより、シンク
バイトを読み出している間に誤りを伝搬してＤＦＥ１５
の帰還ループが発散するのを防止する。
ビットエラーが生じて再生ビット信号Ｓ４と比較ビット
信号Ｓ３が一致しない場合、正しい値の比較ビット信号
Ｓ３をシフトレジスタに書き込む。これにより、シンク
バイトを読み出している間に誤りを伝搬してＤＦＥ１５
の帰還ループが発散するのを防止する。
【００７９】尚、図６に示すように、一致検出回路５３
は、再生ビット信号Ｓ４と比較ビット信号Ｓ３が一致し
ない場合に、比較ビット信号Ｓ３を直接フィードバック
フィルタ２０に出力する構成としてもよい。この構成に
よっても、ＤＦＥ１５の帰還ループの発散を防止するこ
とができる。
は、再生ビット信号Ｓ４と比較ビット信号Ｓ３が一致し
ない場合に、比較ビット信号Ｓ３を直接フィードバック
フィルタ２０に出力する構成としてもよい。この構成に
よっても、ＤＦＥ１５の帰還ループの発散を防止するこ
とができる。
【００８０】ＤＦＥ１５は、再生信号を図２のＳＰ変換
回路２４に出力する。ＳＰ変換回路２４は、再生信号を
パラレル信号に変換しデコーダ２５に出力する。デコー
ダ２５は、パラレル信号を所定の方式により復号し、そ
の復号データをデスクランブラ２６に出力する。デスク
ランブラ２６は、所定の方式によりデコーダの出力デー
タのビットの並べ替えを行い再生データを生成する。そ
の再生データはインタフェース回路２７を介してＨＤＣ
３１に出力される。
回路２４に出力する。ＳＰ変換回路２４は、再生信号を
パラレル信号に変換しデコーダ２５に出力する。デコー
ダ２５は、パラレル信号を所定の方式により復号し、そ
の復号データをデスクランブラ２６に出力する。デスク
ランブラ２６は、所定の方式によりデコーダの出力デー
タのビットの並べ替えを行い再生データを生成する。そ
の再生データはインタフェース回路２７を介してＨＤＣ
３１に出力される。
【００８１】ＨＤＣ３１は、信号処理回路４３に読み出
し動作の開始を指示する。その後、ＨＤＣ３１は、シン
クバイト検出信号Ｓ２を入力すると、そのシンクバイト
検出信号に応答して、シンクバイトに続く再生データを
記録データとして扱い、この記録データに対する処理を
行う。
し動作の開始を指示する。その後、ＨＤＣ３１は、シン
クバイト検出信号Ｓ２を入力すると、そのシンクバイト
検出信号に応答して、シンクバイトに続く再生データを
記録データとして扱い、この記録データに対する処理を
行う。
【００８２】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）周期パターンのプリアンブルデータに続いて読み
出されるシンクバイトは、リード信号ＲＤに基づいてＡ
ＤＣ２２の出力信号の情報が遷移する引き込み位置が粗
な部分と密な部分とを含む粗密パターンにて構成され
る。ＴＲ−ＰＬＬ２３は、このシンクバイトの引き込み
位置において、シンクバイトを読み出したリード信号Ｒ
Ｄに対してクロック信号ＣＬＫの同期引き込みを行う。
その結果、磁気ディスク１１が高速に回転駆動されてプ
リアンブルデータを読み出したリード信号の期間が短く
なっても、シンクバイトを読み出したリード信号ＲＤに
クロック信号ＣＬＫを同期させることができるため、リ
ード信号ＲＤにクロック信号ＣＬＫを十分に同期させる
ことができる。このクロック信号ＣＬＫにより、ＤＦＥ
１５の判定誤りや、帰還ループの発散を防止し、ユーザ
データの読み込むまでの時間が長期化を防ぐことができ
る。
ば、以下の効果を奏する。 （１）周期パターンのプリアンブルデータに続いて読み
出されるシンクバイトは、リード信号ＲＤに基づいてＡ
ＤＣ２２の出力信号の情報が遷移する引き込み位置が粗
な部分と密な部分とを含む粗密パターンにて構成され
る。ＴＲ−ＰＬＬ２３は、このシンクバイトの引き込み
位置において、シンクバイトを読み出したリード信号Ｒ
Ｄに対してクロック信号ＣＬＫの同期引き込みを行う。
その結果、磁気ディスク１１が高速に回転駆動されてプ
リアンブルデータを読み出したリード信号の期間が短く
なっても、シンクバイトを読み出したリード信号ＲＤに
クロック信号ＣＬＫを同期させることができるため、リ
ード信号ＲＤにクロック信号ＣＬＫを十分に同期させる
ことができる。このクロック信号ＣＬＫにより、ＤＦＥ
１５の判定誤りや、帰還ループの発散を防止し、ユーザ
データの読み込むまでの時間が長期化を防ぐことができ
る。
【００８３】（２）一致検出回路５３は、Ｈレベルのウ
インド信号が入力されている間、再生ビット信号Ｓ４と
比較ビット信号Ｓ３の比較を行い、比較ビット信号Ｓ３
と再生ビット信号Ｓ４の各ビットがそれぞれ一致した場
合にシンクバイト検出信号Ｓ２を出力する。これによ
り、シンクバイトの全ビットが一致しなくてもシンクバ
イト検出信号を出力することができるため、読み出しを
開始してからシンクバイト検出信号を出力するまでの時
間、ひいては記録データの読み出し時間を短縮すること
ができる。
インド信号が入力されている間、再生ビット信号Ｓ４と
比較ビット信号Ｓ３の比較を行い、比較ビット信号Ｓ３
と再生ビット信号Ｓ４の各ビットがそれぞれ一致した場
合にシンクバイト検出信号Ｓ２を出力する。これによ
り、シンクバイトの全ビットが一致しなくてもシンクバ
イト検出信号を出力することができるため、読み出しを
開始してからシンクバイト検出信号を出力するまでの時
間、ひいては記録データの読み出し時間を短縮すること
ができる。
【００８４】（３）一致検出回路５３は、比較ビット信
号Ｓ３と再生ビット信号Ｓ４が一致しない場合に、正し
い値の比較ビット信号Ｓ３をシフトレジスタに書き込
む。これにより、シンクバイトを読み出している間再生
ビット信号Ｓ４による誤りを伝搬するのを防ぎ、ＤＦＥ
１５の帰還ループが発散するのを防止することができ
る。
号Ｓ３と再生ビット信号Ｓ４が一致しない場合に、正し
い値の比較ビット信号Ｓ３をシフトレジスタに書き込
む。これにより、シンクバイトを読み出している間再生
ビット信号Ｓ４による誤りを伝搬するのを防ぎ、ＤＦＥ
１５の帰還ループが発散するのを防止することができ
る。
【００８５】
【発明の効果】以上詳述したように、請求項１，５に記
載の発明によれば、読み出し信号にクロック信号を十分
に同期させることが可能なデータ読み取り方法、データ
読み取り装置、ハードディスク装置を提供することがで
きる。
載の発明によれば、読み出し信号にクロック信号を十分
に同期させることが可能なデータ読み取り方法、データ
読み取り装置、ハードディスク装置を提供することがで
きる。
【００８６】また、請求項１乃至１０に記載の発明によ
れば、シンクバイトの検出率を高めて記録媒体から情報
を読み出す読み出し時間の短縮を図ることができる。ま
た、請求項４，８，９に記載の発明によれば、シンクバ
イトを検出できないときにおいても、波形等化器の帰還
ループの発散を防止することができる。
れば、シンクバイトの検出率を高めて記録媒体から情報
を読み出す読み出し時間の短縮を図ることができる。ま
た、請求項４，８，９に記載の発明によれば、シンクバ
イトを検出できないときにおいても、波形等化器の帰還
ループの発散を防止することができる。
【図１】 一実施形態のハードディスク装置の概略構成
図。
図。
【図２】 一実施形態の信号処理回路のブロック回路
図。
図。
【図３】 ＤＦＥ，ＴＲＰＬＬ回路びＳＢ検出回路のブ
ロック回路図。
ロック回路図。
【図４】 一実施形態のシンクバイトの作用を示す説明
図。
図。
【図５】 信号処理回路の動作を示すタイミング図。
【図６】 別のＤＦＥ及びＳＢ検出回路のブロック回路
図。
図。
【図７】 従来の信号処理回路のブロック回路図。
【図８】 従来のＤＦＥ及びＴＲＰＬＬ回路のブロック
回路図。
回路図。
【図９】 セクタの記録フォーマットを示す説明図。
１５ 波形等化器としての帰還判定型等化器 ２１ タイミングクロック再生ＰＬＬ ５２ レジスタとしてのサーキュレータ ５３ 一致検出回路 ＣＬＫ クロック信号 ＲＤ 読み出し信号としてのリード信号 Ｓ２ 再生信号 ＴＲＧ トリガ信号 ＷＧ ウインド信号
Claims (11)
- 【請求項１】 プリアンブル、シンクバイト、ユーザデ
ータを順番に読み出し信号として記録媒体から読み出
し、プリアンブル信号に位相引き込みをしたクロック信
号に基づいてサンプリングした再生信号を出力するデー
タ読み取り方法において、 前記シンクバイトを粗密パターンを含む構成とし、該シ
ンクバイトにより前記クロック信号を出力するタイミン
グクロック再生ＰＬＬのより細かな引き込みができるよ
うにしたデータ読み取り方法。 - 【請求項２】 請求項１に記載のデータ読み取り方法に
おいて、 前記読み出し信号をサンプリングしたデータと、前記シ
ンクバイトを検出するために予め記憶した比較データ
を、予め設定した比較ポイントにおいて比較するための
ウインドを開き、該ウインド内において前記サンプリン
グデータと比較データを順次比較し、その比較結果に基
づいて前記サンプリングデータと比較データが一致した
場合にシンクバイト検出としたデータ読み取り方法。 - 【請求項３】 請求項２に記載のデータ読み取り方法に
おいて、 前記シンクバイトの読み出し時期に対応してトリガ信号
が入力された後、入力されるウインド信号に基づいて前
記再生信号とレジスタから入力される比較信号とを比較
するために前記シンクバイトが入力される期間よりも短
い期間のウインドが設定され、該ウインドの期間に入力
される前記比較信号と前記再生信号の各ビットがそれぞ
れ一致した場合にシンクバイト検出信号を出力するよう
にしたデータ読み取り方法。 - 【請求項４】 請求項３に記載のデータ読み取り方法に
おいて、 前記読み出し信号に基づく入力電圧を基準電圧と比較し
て前記入力電圧をデジタル信号に変換し、該ディジタル
信号に基づいて演算した帰還量を前記入力電圧に帰還す
る帰還ループに対して、 前記比較信号と前記再生信号が一致しない場合に、前記
再生信号に代えて前記比較信号に基づいて帰還量を演算
するようにしたデータ読み取り方法。 - 【請求項５】 プリアンブル、シンクバイト、ユーザデ
ータを順番に読み出し信号として記録媒体から読み出
し、タイミングクロック再生ＰＬＬによりプリアンブル
信号に位相引き込みをしたクロック信号を生成し、該ク
ロック信号に基づいてサンプリングした再生信号を出力
するデータ読み取り装置において、 前記シンクバイトを粗密パターンを含む構成とし、前記
タイミングクロック再生ＰＬＬはシンクバイトにより前
記クロック信号をより細かに引き込みを行うようにした
データ読み取り装置。 - 【請求項６】 請求項５に記載のデータ読み取り装置に
おいて、 前記読み出し信号をサンプリングしたデータを再生信号
として出力する波形等化器と、 前記シンクバイトを検出するための比較データが予め記
憶され、該比較データを比較信号として順次出力するレ
ジスタと、 予め設定された比較ポイントにおいて前記再生信号と前
記比較信号を比較するウインドを開き、該ウインド期間
において入力される前記再生信号と前記比較信号が一致
した場合にシンクバイト検出信号を出力する一致検出回
路とを備えたデータ読み取り装置。 - 【請求項７】 請求項６に記載のデータ読み取り装置に
おいて、 前記一致検出回路は、前記シンクバイトの読み出し時期
に対応してトリガ信号が入力された後、入力されるウイ
ンド信号に基づいて前記再生信号とレジスタから入力さ
れる比較信号とを比較するために前記シンクバイトが入
力される期間よりも短い期間のウインドを設定し、該ウ
インドの期間に入力される前記比較信号と前記再生信号
の各ビットがそれぞれ一致した場合にシンクバイト検出
信号を出力するようにしたデータ読み取り装置。 - 【請求項８】 請求項７に記載のデータ読み取り装置に
おいて、 前記波形等化器は判定帰還型等化器であって、読み出し
信号に基づく入力電圧を基準電圧と比較して前記入力電
圧をデジタル信号に変換する判定器と、前記判定器の出
力信号を順次記憶するシフトレジスタと、該シフトレジ
スタに記憶された各ビット情報に基づいて前記判定器の
入力信号に対する帰還量を演算する帰還フィルタとを備
え、 前記一致比較回路は、前記比較信号と前記再生信号が一
致しない場合に、前記比較信号を前記再生信号が読み出
された前記シフトレジスタの領域に記憶させるようにし
たデータ読み取り装置。 - 【請求項９】 請求項７に記載のデータ読み取り装置に
おいて、 前記一致比較回路は、前記比較信号と前記再生信号が一
致しない場合に、前記比較信号を前記シフトレジスタに
代えて前記帰還フィルタに出力するようにしたデータ読
み取り装置。 - 【請求項１０】 請求項５乃至９のうちの何れか１項に
記載のデータ読み取り装置において、 前記レジスタは、前記シンクバイトに対応する比較デー
タを記憶し、前記トリガ信号に基づいて比較データを所
定方向に巡回させるシフト動作を行い、該比較データを
比較信号として出力する巡回レジスタであるデータ読み
取り装置。 - 【請求項１１】 請求項５乃至１０のうちの何れか１項
に記載のデータ読み取り装置を備えたハードディスク装
置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10472998A JP3934248B2 (ja) | 1998-04-15 | 1998-04-15 | データ読み取り方法、データ読み取り装置、及び、ハードディスク装置 |
| TW088104263A TW413785B (en) | 1998-04-15 | 1999-03-18 | Signal processor having feedback loop control for decision feedback equalizer |
| US09/274,350 US6600779B1 (en) | 1998-04-15 | 1999-03-23 | Signal processor having feedback loop control for decision feedback equalizer |
| KR1019990013286A KR100307017B1 (ko) | 1998-04-15 | 1999-04-15 | 판정 궤환 이퀄라이저의 궤환 루프 제어부를 갖는 신호처리기 |
| US10/288,286 US7023946B2 (en) | 1998-04-15 | 2002-11-06 | Signal processor having feedback loop control for decision feedback equalizer |
| US10/288,543 US20030067975A1 (en) | 1998-04-15 | 2002-11-06 | Signal processor having feedback loop control for decision feedback equalizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10472998A JP3934248B2 (ja) | 1998-04-15 | 1998-04-15 | データ読み取り方法、データ読み取り装置、及び、ハードディスク装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11306693A true JPH11306693A (ja) | 1999-11-05 |
| JP3934248B2 JP3934248B2 (ja) | 2007-06-20 |
Family
ID=14388598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10472998A Expired - Fee Related JP3934248B2 (ja) | 1998-04-15 | 1998-04-15 | データ読み取り方法、データ読み取り装置、及び、ハードディスク装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3934248B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006030885A1 (ja) * | 2004-09-17 | 2006-03-23 | Matsushita Electric Industrial Co., Ltd. | ディスク装置 |
| CN100405498C (zh) * | 2003-04-23 | 2008-07-23 | 株式会社东芝 | 盘驱动器中检测同步标记的方法和装置 |
| JP2011018401A (ja) * | 2009-07-09 | 2011-01-27 | Toshiba Corp | ディスク記憶装置及びデータ検出方法 |
-
1998
- 1998-04-15 JP JP10472998A patent/JP3934248B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100405498C (zh) * | 2003-04-23 | 2008-07-23 | 株式会社东芝 | 盘驱动器中检测同步标记的方法和装置 |
| WO2006030885A1 (ja) * | 2004-09-17 | 2006-03-23 | Matsushita Electric Industrial Co., Ltd. | ディスク装置 |
| JP2011018401A (ja) * | 2009-07-09 | 2011-01-27 | Toshiba Corp | ディスク記憶装置及びデータ検出方法 |
| JP4724241B2 (ja) * | 2009-07-09 | 2011-07-13 | 株式会社東芝 | ディスク記憶装置及びデータ検出方法 |
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| Publication number | Publication date |
|---|---|
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