JPH11296392A - １チップマイクロコンピュータ - Google Patents
１チップマイクロコンピュータInfo
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- JPH11296392A JPH11296392A JP10097287A JP9728798A JPH11296392A JP H11296392 A JPH11296392 A JP H11296392A JP 10097287 A JP10097287 A JP 10097287A JP 9728798 A JP9728798 A JP 9728798A JP H11296392 A JPH11296392 A JP H11296392A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Microcomputers (AREA)
- Detection And Correction Of Errors (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 ＥＣＣデータ作成時におけるユーザの作業負
担を軽減することができるとともに、ＥＣＣデータに基
づくＥＥＰＲＯＭ書き込み時間の増加がなく、かつ、メ
モリ容量を削減できる１チップマイクロコンピュータを
提供する。 【解決手段】 開示される１チップマイクロコンピュー
タは、ユーザデータからＥＣＣデータを生成するための
プログラムを格納したファームＲＯＭ５と、ＥＥＰＲＯ
Ｍ８に対するユーザデータとＥＣＣデータとの書き込み
を制御するＥＥＰＲＯＭ制御回路７とを備え、ＣＰＵ２
がユーザデータからファームＲＯＭ５のプログラムによ
って生成したＥＣＣデータともとのユーザデータとを、
ＥＥＰＲＯＭ制御回路７の制御に応じてＥＥＰＲＯＭ８
のユーザデータ領域８３とＥＣＣデータ領域８４とに格
納し、ユーザデータ領域８３のユーザデータとＥＣＣデ
ータ領域８４のＥＣＣデータとを読み出して誤り訂正の
処理を順次行うように構成されいる。
担を軽減することができるとともに、ＥＣＣデータに基
づくＥＥＰＲＯＭ書き込み時間の増加がなく、かつ、メ
モリ容量を削減できる１チップマイクロコンピュータを
提供する。 【解決手段】 開示される１チップマイクロコンピュー
タは、ユーザデータからＥＣＣデータを生成するための
プログラムを格納したファームＲＯＭ５と、ＥＥＰＲＯ
Ｍ８に対するユーザデータとＥＣＣデータとの書き込み
を制御するＥＥＰＲＯＭ制御回路７とを備え、ＣＰＵ２
がユーザデータからファームＲＯＭ５のプログラムによ
って生成したＥＣＣデータともとのユーザデータとを、
ＥＥＰＲＯＭ制御回路７の制御に応じてＥＥＰＲＯＭ８
のユーザデータ領域８３とＥＣＣデータ領域８４とに格
納し、ユーザデータ領域８３のユーザデータとＥＣＣデ
ータ領域８４のＥＣＣデータとを読み出して誤り訂正の
処理を順次行うように構成されいる。
Description
【０００１】
【発明の属する技術分野】この発明は、ＥＣＣ（Error
Correction Code ）データを内部的に生成、付加するこ
とが可能な１チップマイクロコンピュータに関する。
Correction Code ）データを内部的に生成、付加するこ
とが可能な１チップマイクロコンピュータに関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭ（Electrically Erasable
Programmable Read Only Memory ）はデータの消去，書
き換えが可能なメモリ（電気的に一括して消去可能なフ
ラッシュＥＥＰＲＯＭを含む）であって、１チップマイ
クロコンピュータ等において、プログラムの格納用等と
して多く用いられている。ＥＥＰＲＯＭにおける保持デ
ータの信頼性を向上するためには、ユーザデータにＥＣ
Ｃデータを付加して記録し、読み出されたユーザデータ
についてＥＣＣデータを用いて誤り訂正を行うことが有
効である。従来、このようなＥＣＣデータの付加は、ユ
ーザデータから専用のソフトウエアを使用してＥＣＣデ
ータを生成して、ユーザデータとともにＥＥＰＲＯＭに
格納することによって行われていた。例えば、自動車の
エンジン制御などに使用される１チップマイクロコンピ
ュータは、制御プログラムによってエンジンの回転数や
燃料噴射などの重要な制御を行っている。この制御プロ
グラムを記憶しているＲＯＭ（Read Only Memory）の内
容がなんらかの理由によって変化した場合、１チップマ
イクロコンピュータは異常な処理を行うことになるの
で、危険な状態を招きかねない。そのため、ユーザがＲ
ＯＭにユーザデータ（プログラムなど）を記憶させると
き、ＥＣＣデータを付加して記憶させておいて、１チッ
プマイクロコンピュータがユーザデータを読み出したと
き１ビットの誤りであれば訂正して処理し、２ビット以
上の誤りであれば異常表示を行うなどの処理を行うよう
にしている。
Programmable Read Only Memory ）はデータの消去，書
き換えが可能なメモリ（電気的に一括して消去可能なフ
ラッシュＥＥＰＲＯＭを含む）であって、１チップマイ
クロコンピュータ等において、プログラムの格納用等と
して多く用いられている。ＥＥＰＲＯＭにおける保持デ
ータの信頼性を向上するためには、ユーザデータにＥＣ
Ｃデータを付加して記録し、読み出されたユーザデータ
についてＥＣＣデータを用いて誤り訂正を行うことが有
効である。従来、このようなＥＣＣデータの付加は、ユ
ーザデータから専用のソフトウエアを使用してＥＣＣデ
ータを生成して、ユーザデータとともにＥＥＰＲＯＭに
格納することによって行われていた。例えば、自動車の
エンジン制御などに使用される１チップマイクロコンピ
ュータは、制御プログラムによってエンジンの回転数や
燃料噴射などの重要な制御を行っている。この制御プロ
グラムを記憶しているＲＯＭ（Read Only Memory）の内
容がなんらかの理由によって変化した場合、１チップマ
イクロコンピュータは異常な処理を行うことになるの
で、危険な状態を招きかねない。そのため、ユーザがＲ
ＯＭにユーザデータ（プログラムなど）を記憶させると
き、ＥＣＣデータを付加して記憶させておいて、１チッ
プマイクロコンピュータがユーザデータを読み出したと
き１ビットの誤りであれば訂正して処理し、２ビット以
上の誤りであれば異常表示を行うなどの処理を行うよう
にしている。
【０００３】さらに、ＲＯＭに記憶させたユーザデータ
（プログラム）にバグが発見されたとき、自動車メーカ
は、販売済みの自動車を回収して１チップマイクロコン
ピュータを交換する作業が必要になる。この場合、ＲＯ
ＭをマスクＲＯＭなどのような書き換え不可能なＲＯＭ
で構成していると、自動車メーカは１チップマイクロコ
ンピュータを含むエンジン制御ユニットごと交換しなけ
ればならないが、そうすると、ユニット代だけでなく、
取り替えコストもかかるので、莫大な損失を受けること
になる。そこで、１チップマイクロコンピュータのＲＯ
ＭをＥＥＰＲＯＭで構成しておけば、自動車メーカはエ
ンジン制御ユニットのコネクタを介してプログラムを書
き換えるだけで済むので、バグ対応費用を大幅に低減で
きる。
（プログラム）にバグが発見されたとき、自動車メーカ
は、販売済みの自動車を回収して１チップマイクロコン
ピュータを交換する作業が必要になる。この場合、ＲＯ
ＭをマスクＲＯＭなどのような書き換え不可能なＲＯＭ
で構成していると、自動車メーカは１チップマイクロコ
ンピュータを含むエンジン制御ユニットごと交換しなけ
ればならないが、そうすると、ユニット代だけでなく、
取り替えコストもかかるので、莫大な損失を受けること
になる。そこで、１チップマイクロコンピュータのＲＯ
ＭをＥＥＰＲＯＭで構成しておけば、自動車メーカはエ
ンジン制御ユニットのコネクタを介してプログラムを書
き換えるだけで済むので、バグ対応費用を大幅に低減で
きる。
【０００４】図２０は、ＥＥＰＲＯＭにおける従来のＥ
ＣＣデータの生成・付加方法の説明図である。以下、図
２０を参照して、従来技術を説明する。まず、ユーザは
ＥＣＣデータ作成のために、所定のプログラムを作成す
る（同図（ａ）１０１）。いま、ユーザデータ１０２と
して、０００００Ｈ〜０ＦＦＦＦＨまでのデータを入力
したものとする。ユーザは、作成されたプログラムによ
って、ユーザデータ１０２に基づいて専用のソフトウエ
アを用いてＥＣＣデータを生成する（同図（ａ）１０
３）。これによって、ＥＣＣデータ１０４として、１０
０００Ｈ〜１４ＦＦＦＨまでのデータが生成される。次
に、ユーザデータ１０２にＥＣＣデータ１０４を付加し
て、書き込みデータ１０５として０００００Ｈ〜１４Ｆ
ＦＦＨまでのデータを生成し、図示されないマイクロコ
ンピュータに内蔵するＥＥＰＲＯＭに対する書き込み
（同図（ａ）１０６）を行う。この際におけるデータの
書き込みは、専用のライタまたはオンボード書き込みに
よって実行される。同図２０（ｂ）は、ＥＥＰＲＯＭ上
のアドレスマップを示したものであって、ユーザデータ
として、０００００Ｈ〜０ＦＦＦＦＨが割り当てられ、
ＥＣＣデータとして、１００００Ｈ〜１４ＦＦＦＨが割
り当てられている。ＥＣＣデータのボリュームは、１６
ビットデータの場合５ビット必要であり、このため、同
図（ｂ）に示すようなデータ領域が必要になる。
ＣＣデータの生成・付加方法の説明図である。以下、図
２０を参照して、従来技術を説明する。まず、ユーザは
ＥＣＣデータ作成のために、所定のプログラムを作成す
る（同図（ａ）１０１）。いま、ユーザデータ１０２と
して、０００００Ｈ〜０ＦＦＦＦＨまでのデータを入力
したものとする。ユーザは、作成されたプログラムによ
って、ユーザデータ１０２に基づいて専用のソフトウエ
アを用いてＥＣＣデータを生成する（同図（ａ）１０
３）。これによって、ＥＣＣデータ１０４として、１０
０００Ｈ〜１４ＦＦＦＨまでのデータが生成される。次
に、ユーザデータ１０２にＥＣＣデータ１０４を付加し
て、書き込みデータ１０５として０００００Ｈ〜１４Ｆ
ＦＦＨまでのデータを生成し、図示されないマイクロコ
ンピュータに内蔵するＥＥＰＲＯＭに対する書き込み
（同図（ａ）１０６）を行う。この際におけるデータの
書き込みは、専用のライタまたはオンボード書き込みに
よって実行される。同図２０（ｂ）は、ＥＥＰＲＯＭ上
のアドレスマップを示したものであって、ユーザデータ
として、０００００Ｈ〜０ＦＦＦＦＨが割り当てられ、
ＥＣＣデータとして、１００００Ｈ〜１４ＦＦＦＨが割
り当てられている。ＥＣＣデータのボリュームは、１６
ビットデータの場合５ビット必要であり、このため、同
図（ｂ）に示すようなデータ領域が必要になる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のＥＣＣデータの生成・付加方法にあっては、ユーザ
データの処理とは別にＥＣＣデータを生成するようにし
ていたため、ユーザデータを基にＥＣＣデータを生成す
る専用ソフトウエアが必要である、という問題があっ
た。また、ＥＣＣデータは、ユーザデータの後のアドレ
スにマッピングされるため、０００００Ｈ〜０ＦＦＦＦ
Ｈのユーザデータに加えて、ＥＣＣデータとして１００
００Ｈ〜１４ＦＦＦＨのデータを書き込むので、このた
め、書き込み時間が約３０パーセント増加するという問
題があった。さらに、ＥＣＣデータによって書き込みデ
ータが全体として約３０パーセント増加するため、シス
テム全体の外部メモリ容量を約３０パーセント増加しな
ければならないという問題があった。
来のＥＣＣデータの生成・付加方法にあっては、ユーザ
データの処理とは別にＥＣＣデータを生成するようにし
ていたため、ユーザデータを基にＥＣＣデータを生成す
る専用ソフトウエアが必要である、という問題があっ
た。また、ＥＣＣデータは、ユーザデータの後のアドレ
スにマッピングされるため、０００００Ｈ〜０ＦＦＦＦ
Ｈのユーザデータに加えて、ＥＣＣデータとして１００
００Ｈ〜１４ＦＦＦＨのデータを書き込むので、このた
め、書き込み時間が約３０パーセント増加するという問
題があった。さらに、ＥＣＣデータによって書き込みデ
ータが全体として約３０パーセント増加するため、シス
テム全体の外部メモリ容量を約３０パーセント増加しな
ければならないという問題があった。
【０００６】また、論理回路で構成したＥＣＣデータの
生成回路を、１チップマイクロコンピュータに内蔵した
構成も既に知られている。近年において、１チップマイ
クロコンピュータのデータバスの幅は増加する傾向にあ
り、従来、８ビット幅であったものが、３２ビット幅や
６４ビット幅に変わりつつある。そこでＥＣＣデータの
生成回路を論理回路で構成すると、データバス幅が増加
するのに伴って、回路規模は指数関数的に増加し、半導
体チップに占める面積が増加する。ＥＥＰＲＯＭを１チ
ップマイクロコンピュータのプログラム格納用に用いる
場合、ＥＣＣデータの生成回路は、プログラムを格納す
る際にのみ使用するものであって、プログラム実行時に
は使用されない回路である。それにもかかわらず、回路
規模の大きいＥＣＣデータの生成回路を内蔵すること
は、１チップマイクロコンピュータのコストパフォーマ
ンスを悪化させる原因になる。
生成回路を、１チップマイクロコンピュータに内蔵した
構成も既に知られている。近年において、１チップマイ
クロコンピュータのデータバスの幅は増加する傾向にあ
り、従来、８ビット幅であったものが、３２ビット幅や
６４ビット幅に変わりつつある。そこでＥＣＣデータの
生成回路を論理回路で構成すると、データバス幅が増加
するのに伴って、回路規模は指数関数的に増加し、半導
体チップに占める面積が増加する。ＥＥＰＲＯＭを１チ
ップマイクロコンピュータのプログラム格納用に用いる
場合、ＥＣＣデータの生成回路は、プログラムを格納す
る際にのみ使用するものであって、プログラム実行時に
は使用されない回路である。それにもかかわらず、回路
規模の大きいＥＣＣデータの生成回路を内蔵すること
は、１チップマイクロコンピュータのコストパフォーマ
ンスを悪化させる原因になる。
【０００７】この発明は、上述の事情に鑑みてなされた
ものであって、ＥＣＣデータ作成時におけるユーザの作
業負担を軽減することができるとともに、ＥＣＣデータ
に基づくＥＥＰＲＯＭ書き込み時間の増加がなく、か
つ、メモリ容量を削減できる１チップマイクロコンピュ
ータを提供することを目的としている。
ものであって、ＥＣＣデータ作成時におけるユーザの作
業負担を軽減することができるとともに、ＥＣＣデータ
に基づくＥＥＰＲＯＭ書き込み時間の増加がなく、か
つ、メモリ容量を削減できる１チップマイクロコンピュ
ータを提供することを目的としている。
【０００８】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、ユーザデータと該ユーザデ
ータに対応するＥＣＣデータとを格納するＥＥＰＲＯＭ
を備え、該ユーザデータとＥＣＣデータとから誤り訂正
を行ったユーザデータを発生するように構成されている
１チップマイクロコンピュータに係り、ユーザデータか
らＥＣＣデータを生成するためのプログラムを格納した
記憶手段と、上記ＥＥＰＲＯＭに対するユーザデータと
ＥＣＣデータとの書き込みを制御する制御手段とを備
え、ＣＰＵがユーザデータから該記憶手段のプログラム
によって生成したＥＣＣデータともとのユーザデータと
を、上記制御手段の制御に応じて上記ＥＥＰＲＯＭのユ
ーザデータ領域とＥＣＣデータ領域とに格納し、該ユー
ザデータ領域のユーザデータとＥＣＣ領域のＥＣＣデー
タとを読み出して誤り訂正の処理を順次行うように構成
されてなることを特徴としている。
に、請求項１記載の発明は、ユーザデータと該ユーザデ
ータに対応するＥＣＣデータとを格納するＥＥＰＲＯＭ
を備え、該ユーザデータとＥＣＣデータとから誤り訂正
を行ったユーザデータを発生するように構成されている
１チップマイクロコンピュータに係り、ユーザデータか
らＥＣＣデータを生成するためのプログラムを格納した
記憶手段と、上記ＥＥＰＲＯＭに対するユーザデータと
ＥＣＣデータとの書き込みを制御する制御手段とを備
え、ＣＰＵがユーザデータから該記憶手段のプログラム
によって生成したＥＣＣデータともとのユーザデータと
を、上記制御手段の制御に応じて上記ＥＥＰＲＯＭのユ
ーザデータ領域とＥＣＣデータ領域とに格納し、該ユー
ザデータ領域のユーザデータとＥＣＣ領域のＥＣＣデー
タとを読み出して誤り訂正の処理を順次行うように構成
されてなることを特徴としている。
【０００９】また、請求項２記載の発明は、請求項１記
載の１チップマイクロコンピュータに係り、外部から上
記ＣＰＵの内部レジスタへ順次所定量のユーザデータを
格納するステップと、上記ＥＥＰＲＯＭ内のユーザデー
タレジスタへ上記所定量ずつユーザデータを転送するス
テップと、上記ＣＰＵが格納されている所定量のユーザ
データからＥＣＣデータを生成するステップと、上記Ｅ
ＥＰＲＯＭ内のＥＣＣデータレジスタへ該ＥＣＣデータ
を転送するステップと、該ユーザデータレジスタのユー
ザデータとＥＣＣデータレジスタのＥＣＣデータとを、
それぞれ上記ＥＥＰＲＯＭの同じアドレスのユーザデー
タ領域とＥＣＣデータ領域とに書き込むステップとを順
次実行し、該ＥＥＰＲＯＭの同じアドレスのユーザデー
タとＥＣＣデータとを読み出して誤り訂正の処理を順次
行うように構成されていることを特徴としている。
載の１チップマイクロコンピュータに係り、外部から上
記ＣＰＵの内部レジスタへ順次所定量のユーザデータを
格納するステップと、上記ＥＥＰＲＯＭ内のユーザデー
タレジスタへ上記所定量ずつユーザデータを転送するス
テップと、上記ＣＰＵが格納されている所定量のユーザ
データからＥＣＣデータを生成するステップと、上記Ｅ
ＥＰＲＯＭ内のＥＣＣデータレジスタへ該ＥＣＣデータ
を転送するステップと、該ユーザデータレジスタのユー
ザデータとＥＣＣデータレジスタのＥＣＣデータとを、
それぞれ上記ＥＥＰＲＯＭの同じアドレスのユーザデー
タ領域とＥＣＣデータ領域とに書き込むステップとを順
次実行し、該ＥＥＰＲＯＭの同じアドレスのユーザデー
タとＥＣＣデータとを読み出して誤り訂正の処理を順次
行うように構成されていることを特徴としている。
【００１０】また、請求項３記載の発明は、請求項１記
載の１チップマイクロコンピュータに係り、外部から上
記制御手段内のユーザデータスタックレジスタに所定量
のユーザデータを格納するステップと、外部から上記Ｃ
ＰＵの内部レジスタへ所定量のユーザデータを格納する
ステップと、最初の処理サイクルにおいて、最初のアド
レスのユーザデータを上記制御手段内のユーザデータレ
ジスタに転送するステップと、該ユーザデータレジスタ
のユーザデータを上記ＥＥＰＲＯＭ内のユーザデータ領
域に格納するステップとを実行し、次の処理サイクル以
降において、上記ＣＰＵが前回の処理サイクルで格納さ
れている所定量のユーザデータからＥＣＣデータを生成
するステップと、上記制御手段内のＥＣＣデータスタッ
クレジスタに該ＥＣＣデータを転送するステップと、上
記ＥＥＰＲＯＭ内のユーザデータレジスタにユーザデー
タを転送するとともにＥＣＣデータレジスタに該ＥＣＣ
データを転送するステップと、ＥＥＰＲＯＭのＥＣＣデ
ータ領域に対する書き込みアドレスを−１するステップ
と、上記ユーザデータレジスタのユーザデータとＥＣＣ
データレジスタのＥＣＣデータとを、それぞれ上記ＥＥ
ＰＲＯＭのユーザデータ領域とＥＣＣデータ領域とに書
き込むステップとを繰り返して実行し、最後の処理サイ
クルにおいて、上記ＣＰＵが前回の処理サイクルにおい
て格納されている所定量のユーザデータからＥＣＣデー
タを生成するステップと、制御手段内のＥＣＣデータス
クックレジスタに該ＥＣＣデータを転送するステップ
と、上記ＥＥＰＲＯＭ内のＥＣＣデータレジスタに該Ｅ
ＣＣデータを転送するステップと、上記ＥＥＰＲＯＭ内
のＥＣＣデータ領域に対する書き込みアドレスを−１す
るステップと、該ＥＣＣデータレジスタのＥＣＣデータ
を上記ＥＥＰＲＯＭのＥＣＣデータ領域に書き込むステ
ップとを実行し、該ＥＥＰＲＯＭの同じアドレスのユー
ザデータとＥＣＣデータとを読み出して誤り訂正の処理
を順次行うように構成されていることを特徴としてい
る。
載の１チップマイクロコンピュータに係り、外部から上
記制御手段内のユーザデータスタックレジスタに所定量
のユーザデータを格納するステップと、外部から上記Ｃ
ＰＵの内部レジスタへ所定量のユーザデータを格納する
ステップと、最初の処理サイクルにおいて、最初のアド
レスのユーザデータを上記制御手段内のユーザデータレ
ジスタに転送するステップと、該ユーザデータレジスタ
のユーザデータを上記ＥＥＰＲＯＭ内のユーザデータ領
域に格納するステップとを実行し、次の処理サイクル以
降において、上記ＣＰＵが前回の処理サイクルで格納さ
れている所定量のユーザデータからＥＣＣデータを生成
するステップと、上記制御手段内のＥＣＣデータスタッ
クレジスタに該ＥＣＣデータを転送するステップと、上
記ＥＥＰＲＯＭ内のユーザデータレジスタにユーザデー
タを転送するとともにＥＣＣデータレジスタに該ＥＣＣ
データを転送するステップと、ＥＥＰＲＯＭのＥＣＣデ
ータ領域に対する書き込みアドレスを−１するステップ
と、上記ユーザデータレジスタのユーザデータとＥＣＣ
データレジスタのＥＣＣデータとを、それぞれ上記ＥＥ
ＰＲＯＭのユーザデータ領域とＥＣＣデータ領域とに書
き込むステップとを繰り返して実行し、最後の処理サイ
クルにおいて、上記ＣＰＵが前回の処理サイクルにおい
て格納されている所定量のユーザデータからＥＣＣデー
タを生成するステップと、制御手段内のＥＣＣデータス
クックレジスタに該ＥＣＣデータを転送するステップ
と、上記ＥＥＰＲＯＭ内のＥＣＣデータレジスタに該Ｅ
ＣＣデータを転送するステップと、上記ＥＥＰＲＯＭ内
のＥＣＣデータ領域に対する書き込みアドレスを−１す
るステップと、該ＥＣＣデータレジスタのＥＣＣデータ
を上記ＥＥＰＲＯＭのＥＣＣデータ領域に書き込むステ
ップとを実行し、該ＥＥＰＲＯＭの同じアドレスのユー
ザデータとＥＣＣデータとを読み出して誤り訂正の処理
を順次行うように構成されていることを特徴としてい
る。
【００１１】また、請求項４記載の発明は、請求項１記
載の１チップマイクロコンピュータに係り、外部から上
記制御手段内のユーザデータスタックレジスタに所定量
のユーザデータを格納するステップと、外部から上記Ｃ
ＰＵの内部レジスタへ所定量のユーザデータを格納する
ステップと、最初の処理サイクルにおいて、最初のアド
レスのユーザデータを上記制御手段内のユーザデータレ
ジスタに転送するステップと、該ユーザデータレジスタ
のユーザデータを上記ＥＥＰＲＯＭ内のユーザデータ領
域に格納するステップとを実行し、次の処理サイクル以
降において、上記ＣＰＵが前回の処理サイクルで格納さ
れている所定量のユーザデータからＥＣＣデータを生成
するステップと、上記制御手段内のＥＣＣデータスタッ
クレジスタに該ＥＣＣデータを転送するステップと、上
記ＥＥＰＲＯＭ内のユーザデータレジスタにユーザデー
タを転送するとともにＥＣＣデータレジスタに該ＥＣＣ
データを転送するステップと、上記ユーザデータレジス
タのユーザデータとＥＣＣデータレジスタのＥＣＣデー
タとを、それぞれ上記ＥＥＰＲＯＭのユーザデータ領域
とＥＣＣデータ領域とに書き込むステップとを繰り返し
て実行し、最後の処理サイクルにおいて、上記ＣＰＵが
前回の処理サイクルにおいて格納されている所定量のユ
ーザデータからＥＣＣデータを生成するステップと、制
御手段内のＥＣＣデータスクックレジスタに該ＥＣＣデ
ータを転送するステップと、上記ＥＥＰＲＯＭ内のＥＣ
Ｃデータレジスタに該ＥＣＣデータを転送するステップ
と、該ＥＣＣデータレジスタのＥＣＣデータを上記ＥＥ
ＰＲＯＭのＥＣＣデータ領域に書き込むステップとを実
行し、該ＥＥＰＲＯＭのユーザデータと該ユーザデータ
のアドレスに＋１したアドレスのＥＣＣデータとを読み
出して誤り訂正の処理を順次行うように構成されている
ことを特徴としている。
載の１チップマイクロコンピュータに係り、外部から上
記制御手段内のユーザデータスタックレジスタに所定量
のユーザデータを格納するステップと、外部から上記Ｃ
ＰＵの内部レジスタへ所定量のユーザデータを格納する
ステップと、最初の処理サイクルにおいて、最初のアド
レスのユーザデータを上記制御手段内のユーザデータレ
ジスタに転送するステップと、該ユーザデータレジスタ
のユーザデータを上記ＥＥＰＲＯＭ内のユーザデータ領
域に格納するステップとを実行し、次の処理サイクル以
降において、上記ＣＰＵが前回の処理サイクルで格納さ
れている所定量のユーザデータからＥＣＣデータを生成
するステップと、上記制御手段内のＥＣＣデータスタッ
クレジスタに該ＥＣＣデータを転送するステップと、上
記ＥＥＰＲＯＭ内のユーザデータレジスタにユーザデー
タを転送するとともにＥＣＣデータレジスタに該ＥＣＣ
データを転送するステップと、上記ユーザデータレジス
タのユーザデータとＥＣＣデータレジスタのＥＣＣデー
タとを、それぞれ上記ＥＥＰＲＯＭのユーザデータ領域
とＥＣＣデータ領域とに書き込むステップとを繰り返し
て実行し、最後の処理サイクルにおいて、上記ＣＰＵが
前回の処理サイクルにおいて格納されている所定量のユ
ーザデータからＥＣＣデータを生成するステップと、制
御手段内のＥＣＣデータスクックレジスタに該ＥＣＣデ
ータを転送するステップと、上記ＥＥＰＲＯＭ内のＥＣ
Ｃデータレジスタに該ＥＣＣデータを転送するステップ
と、該ＥＣＣデータレジスタのＥＣＣデータを上記ＥＥ
ＰＲＯＭのＥＣＣデータ領域に書き込むステップとを実
行し、該ＥＥＰＲＯＭのユーザデータと該ユーザデータ
のアドレスに＋１したアドレスのＥＣＣデータとを読み
出して誤り訂正の処理を順次行うように構成されている
ことを特徴としている。
【００１２】また、請求項５記載の発明は、請求項１記
載の１チップマイクロコンピュータに係り、外部から上
記制御手段内のスタックレジスタへ順次所定量のユーザ
データを転送するステップと、上記ＣＰＵの内部レジス
タへ順次所定量のユーザデータを格納するステップと、
該所定量のユーザデータをＥＥＰＲＯＭ内のユーザデー
タレジスタに転送するステップと、上記スタックレジス
タのユーザデータを該スタックアドレスに対応するＲＡ
Ｍ領域に格納するステップとを実行するとともに、上記
ＣＰＵが該ＲＡＭ領域のデータからＥＣＣデータを生成
するステップと、該ＥＣＣデータをＥＥＰＲＯＭ内のＥ
ＣＣデータレジスタに転送するステップとを繰り返して
実行し、上記制御手段から上記ＥＥＰＲＯＭのユーザデ
ータ領域のアドレスとＥＣＣデータ領域のアドレスとを
出力するステップと、上記ユーザデータレジスタのユー
ザデータとＥＣＣデータレジスタのＥＣＣデータとをＥ
ＥＰＲＯＭのユーザデータ領域とＥＣＣデータ領域のそ
れぞれの指定アドレスに格納するステップとを繰り返し
て実行し、該ＥＥＰＲＯＭの同じアドレスのユーザデー
タとＥＣＣデータとを読み出して誤り訂正の処理を順次
行うように構成されていることを特徴としている。
載の１チップマイクロコンピュータに係り、外部から上
記制御手段内のスタックレジスタへ順次所定量のユーザ
データを転送するステップと、上記ＣＰＵの内部レジス
タへ順次所定量のユーザデータを格納するステップと、
該所定量のユーザデータをＥＥＰＲＯＭ内のユーザデー
タレジスタに転送するステップと、上記スタックレジス
タのユーザデータを該スタックアドレスに対応するＲＡ
Ｍ領域に格納するステップとを実行するとともに、上記
ＣＰＵが該ＲＡＭ領域のデータからＥＣＣデータを生成
するステップと、該ＥＣＣデータをＥＥＰＲＯＭ内のＥ
ＣＣデータレジスタに転送するステップとを繰り返して
実行し、上記制御手段から上記ＥＥＰＲＯＭのユーザデ
ータ領域のアドレスとＥＣＣデータ領域のアドレスとを
出力するステップと、上記ユーザデータレジスタのユー
ザデータとＥＣＣデータレジスタのＥＣＣデータとをＥ
ＥＰＲＯＭのユーザデータ領域とＥＣＣデータ領域のそ
れぞれの指定アドレスに格納するステップとを繰り返し
て実行し、該ＥＥＰＲＯＭの同じアドレスのユーザデー
タとＥＣＣデータとを読み出して誤り訂正の処理を順次
行うように構成されていることを特徴としている。
【００１３】さらにまた、請求項６記載の発明は、ユー
ザデータと該ユーザデータに対応するＥＣＣデータとを
格納するＥＥＰＲＯＭを備え、該ユーザデータとＥＣＣ
データとから誤り訂正を行ったユーザデータを発生する
ように構成されている１チップマイクロコンピュータに
係り、ユーザデータからＥＣＣデータを生成するための
プログラムを内蔵し、該プログラムを用いて入力ユーザ
データから対応するＥＣＣデータを生成する処理を装置
内部において行うようにしたことを特徴としている。
ザデータと該ユーザデータに対応するＥＣＣデータとを
格納するＥＥＰＲＯＭを備え、該ユーザデータとＥＣＣ
データとから誤り訂正を行ったユーザデータを発生する
ように構成されている１チップマイクロコンピュータに
係り、ユーザデータからＥＣＣデータを生成するための
プログラムを内蔵し、該プログラムを用いて入力ユーザ
データから対応するＥＣＣデータを生成する処理を装置
内部において行うようにしたことを特徴としている。
【００１４】また、請求項７記載の発明は、請求項６記
載の発明に係る１チップマイクロコンピュータであっ
て、外部から順次所定量のユーザデータを入力して、上
記ＣＰＵが順次該所定量のユーザデータからＥＣＣデー
タを生成し、上記ユーザデータと対応するＥＣＣデータ
とを、それぞれ上記ＥＥＰＲＯＭの同じアドレスのユー
ザデータ領域とＥＣＣデータ領域とに書き込むととも
に、該ＥＥＰＲＯＭの同じアドレスのユーザデータとＥ
ＣＣデータとを読み出して誤り訂正の処理を順次行うよ
うに構成されていることを特徴としている。
載の発明に係る１チップマイクロコンピュータであっ
て、外部から順次所定量のユーザデータを入力して、上
記ＣＰＵが順次該所定量のユーザデータからＥＣＣデー
タを生成し、上記ユーザデータと対応するＥＣＣデータ
とを、それぞれ上記ＥＥＰＲＯＭの同じアドレスのユー
ザデータ領域とＥＣＣデータ領域とに書き込むととも
に、該ＥＥＰＲＯＭの同じアドレスのユーザデータとＥ
ＣＣデータとを読み出して誤り訂正の処理を順次行うよ
うに構成されていることを特徴としている。
【００１５】また、請求項８記載の発明は、請求項６記
載の発明に係る１チップマイクロコンピュータであっ
て、外部から順次所定量のユーザデータを入力して、上
記ＣＰＵが順次該所定量のユーザデータから１処理サイ
クル後までにＥＣＣデータを生成し、上記ユーザデータ
と対応する１処理サイクル後のＥＣＣデータとを、それ
ぞれ上記ＥＥＰＲＯＭのユーザデータ領域と−１したア
ドレスのＥＣＣデータ領域とに書き込むとともに、該Ｅ
ＥＰＲＯＭの同じアドレスのユーザデータとＥＣＣデー
タとを読み出して誤り訂正の処理を順次行うように構成
されていることを特徴としている。
載の発明に係る１チップマイクロコンピュータであっ
て、外部から順次所定量のユーザデータを入力して、上
記ＣＰＵが順次該所定量のユーザデータから１処理サイ
クル後までにＥＣＣデータを生成し、上記ユーザデータ
と対応する１処理サイクル後のＥＣＣデータとを、それ
ぞれ上記ＥＥＰＲＯＭのユーザデータ領域と−１したア
ドレスのＥＣＣデータ領域とに書き込むとともに、該Ｅ
ＥＰＲＯＭの同じアドレスのユーザデータとＥＣＣデー
タとを読み出して誤り訂正の処理を順次行うように構成
されていることを特徴としている。
【００１６】また、請求項９記載の発明は、請求項６記
載の発明に係る１チップマイクロコンピュータであっ
て、外部から順次所定量のユーザデータを入力して、上
記ＣＰＵが順次該所定量のユーザデータから１処理サイ
クル後までにＥＣＣデータを生成し、上記ユーザデータ
と対応する１処理サイクル後のＥＣＣデータとを、それ
ぞれ上記ＥＥＰＲＯＭの同じアドレスのユーザデータ領
域とＥＣＣデータ領域とに書き込むとともに、該ＥＥＰ
ＲＯＭのユーザデータと＋１したアドレスのＥＣＣデー
タとを読み出して誤り訂正の処理を順次行うように構成
されていることを特徴としている。
載の発明に係る１チップマイクロコンピュータであっ
て、外部から順次所定量のユーザデータを入力して、上
記ＣＰＵが順次該所定量のユーザデータから１処理サイ
クル後までにＥＣＣデータを生成し、上記ユーザデータ
と対応する１処理サイクル後のＥＣＣデータとを、それ
ぞれ上記ＥＥＰＲＯＭの同じアドレスのユーザデータ領
域とＥＣＣデータ領域とに書き込むとともに、該ＥＥＰ
ＲＯＭのユーザデータと＋１したアドレスのＥＣＣデー
タとを読み出して誤り訂正の処理を順次行うように構成
されていることを特徴としている。
【００１７】また、請求項１０記載の発明は、請求項６
記載の発明に係る１チップマイクロコンピュータであっ
て、外部から順次所定量のユーザデータを入力して、上
記ＣＰＵが逐次該所定量のユーザデータからＥＣＣデー
タを生成するとともに、次のユーザデータの入力時まで
にＥＣＣデータの生成を終了しないときは無効データを
出力し、上記ユーザデータと対応する有効なＥＣＣデー
タとを、それぞれ上記ＥＥＰＲＯＭの同じアドレスのユ
ーザデータ領域とＥＣＣデータ領域とに書き込むととも
に、該ＥＥＰＲＯＭの同じアドレスのユーザデータとＥ
ＣＣデータとを読み出して誤り訂正の処理を順次行うよ
うに構成されていることを特徴としている。
記載の発明に係る１チップマイクロコンピュータであっ
て、外部から順次所定量のユーザデータを入力して、上
記ＣＰＵが逐次該所定量のユーザデータからＥＣＣデー
タを生成するとともに、次のユーザデータの入力時まで
にＥＣＣデータの生成を終了しないときは無効データを
出力し、上記ユーザデータと対応する有効なＥＣＣデー
タとを、それぞれ上記ＥＥＰＲＯＭの同じアドレスのユ
ーザデータ領域とＥＣＣデータ領域とに書き込むととも
に、該ＥＥＰＲＯＭの同じアドレスのユーザデータとＥ
ＣＣデータとを読み出して誤り訂正の処理を順次行うよ
うに構成されていることを特徴としている。
【００１８】
【作用】この発明の構成では、外部からユーザデータを
入力して、ＣＰＵが内部プログラムに基づいて順次、所
定量のユーザデータからＥＣＣデータを生成して、ユー
ザデータと対応するＥＣＣデータとを、それぞれＥＥＰ
ＲＯＭのユーザデータ領域とＥＣＣデータ領域とに格納
するようにしたので、外部的にＥＣＣデータを生成して
付加する場合と比べて、ユーザの負担が大幅に減少する
とともに、ＥＣＣデータ作成のために、作成したＥＣＣ
データを一旦格納する外部メモリを必要としないので、
システム的に装置のコストを低減することができ、さら
に、ＥＥＰＲＯＭに対して、ユーザデータとＥＣＣデー
タとを同時に書き込むので、ＥＣＣデータを外部メモリ
から書き込む場合と比べて、ＥＥＰＲＯＭに対するデー
タ書き込み時間を低減することができる。
入力して、ＣＰＵが内部プログラムに基づいて順次、所
定量のユーザデータからＥＣＣデータを生成して、ユー
ザデータと対応するＥＣＣデータとを、それぞれＥＥＰ
ＲＯＭのユーザデータ領域とＥＣＣデータ領域とに格納
するようにしたので、外部的にＥＣＣデータを生成して
付加する場合と比べて、ユーザの負担が大幅に減少する
とともに、ＥＣＣデータ作成のために、作成したＥＣＣ
データを一旦格納する外部メモリを必要としないので、
システム的に装置のコストを低減することができ、さら
に、ＥＥＰＲＯＭに対して、ユーザデータとＥＣＣデー
タとを同時に書き込むので、ＥＣＣデータを外部メモリ
から書き込む場合と比べて、ＥＥＰＲＯＭに対するデー
タ書き込み時間を低減することができる。
【００１９】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行なう。図１は、この発明の一実施例である
１チップマイクロコンピュータの電気的構成を示す図、
図２は、ＥＥＰＲＯＭ制御回路の構成例を示す図、図３
は、データラッチ選択制御回路の構成例を示す図、図４
は、書き込み信号生成回路の構成例を示す図、図５は、
書き込み信号生成回路の動作タイミングを示す図、図
６，図７は、この例の第１の動作例を示すフローチャー
ト、図８は、第１の動作例における書き込み時のタイミ
ングチャート、図９，図１０は、この例の第２の動作例
を示すフローチャート、図１１は、書き込み時ＥＣＣア
ドレスをシフトする場合のタイミングチャート、図１２
は、書き込み時ＥＣＣアドレスをシフトする場合のＥＥ
ＰＲＯＭアドレス生成回路の構成例を示す図、図１３，
図１４は、この例の第３の動作例を示すフローチャー
ト、図１５は、読み出し時ＥＣＣアドレスをシフトする
場合のタイミングチャート、図１６は、読み出し時ＥＣ
Ｃアドレスをシフトする場合のＥＥＰＲＯＭアドレス生
成回路の構成例を示す図、図１７，図１８は、この例の
第４の動作例を示すフローチャート、図１９は、第４の
動作例における書き込み時のタイミングチャートであ
る。この例の１チップマイクロコンピュータは、図１に
示すように、入出力ポート１と、ＣＰＵ（Central Proc
essing Unit ）２と、アドレスバス３と、データバス４
と、ファームＲＯＭ５と、ＲＡＭ（Random Access Memo
ry）６と、ＥＥＰＲＯＭ制御回路７と、ＥＥＰＲＯＭ８
と、誤り訂正回路９と、データ選択回路１０とから概略
構成されている。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行なう。図１は、この発明の一実施例である
１チップマイクロコンピュータの電気的構成を示す図、
図２は、ＥＥＰＲＯＭ制御回路の構成例を示す図、図３
は、データラッチ選択制御回路の構成例を示す図、図４
は、書き込み信号生成回路の構成例を示す図、図５は、
書き込み信号生成回路の動作タイミングを示す図、図
６，図７は、この例の第１の動作例を示すフローチャー
ト、図８は、第１の動作例における書き込み時のタイミ
ングチャート、図９，図１０は、この例の第２の動作例
を示すフローチャート、図１１は、書き込み時ＥＣＣア
ドレスをシフトする場合のタイミングチャート、図１２
は、書き込み時ＥＣＣアドレスをシフトする場合のＥＥ
ＰＲＯＭアドレス生成回路の構成例を示す図、図１３，
図１４は、この例の第３の動作例を示すフローチャー
ト、図１５は、読み出し時ＥＣＣアドレスをシフトする
場合のタイミングチャート、図１６は、読み出し時ＥＣ
Ｃアドレスをシフトする場合のＥＥＰＲＯＭアドレス生
成回路の構成例を示す図、図１７，図１８は、この例の
第４の動作例を示すフローチャート、図１９は、第４の
動作例における書き込み時のタイミングチャートであ
る。この例の１チップマイクロコンピュータは、図１に
示すように、入出力ポート１と、ＣＰＵ（Central Proc
essing Unit ）２と、アドレスバス３と、データバス４
と、ファームＲＯＭ５と、ＲＡＭ（Random Access Memo
ry）６と、ＥＥＰＲＯＭ制御回路７と、ＥＥＰＲＯＭ８
と、誤り訂正回路９と、データ選択回路１０とから概略
構成されている。
【００２０】入出力ポート１は、外部との間でデータの
入出力を行う複数の端末ポートからなっている。ＣＰＵ
２は、プログラムによって与えられる命令の解釈と実行
を制御することによって、この例の１チップマイクロコ
ンピュータの全体の動作を制御する。アドレスバス３
は、この例の１チップマイクロコンピュータの各部の間
で、アドレス信号を転送する。データバス４は１６ビッ
ト幅からなり、この例の１チップマイクロコンピュータ
の各部の間で、データ信号を転送する。ファームＲＯＭ
５は、１チップマイクロコンピュータの動作に必要なフ
ァームウエア（マイクロプログラム）を格納するもので
あって、この例の場合は特にＥＣＣデータ生成用プログ
ラムを収容している。ＲＡＭ６は、主としてＣＰＵ２の
作業領域として用いられる随時読み出し書き込みメモリ
である。
入出力を行う複数の端末ポートからなっている。ＣＰＵ
２は、プログラムによって与えられる命令の解釈と実行
を制御することによって、この例の１チップマイクロコ
ンピュータの全体の動作を制御する。アドレスバス３
は、この例の１チップマイクロコンピュータの各部の間
で、アドレス信号を転送する。データバス４は１６ビッ
ト幅からなり、この例の１チップマイクロコンピュータ
の各部の間で、データ信号を転送する。ファームＲＯＭ
５は、１チップマイクロコンピュータの動作に必要なフ
ァームウエア（マイクロプログラム）を格納するもので
あって、この例の場合は特にＥＣＣデータ生成用プログ
ラムを収容している。ＲＡＭ６は、主としてＣＰＵ２の
作業領域として用いられる随時読み出し書き込みメモリ
である。
【００２１】ＥＥＰＲＯＭ制御回路７は、ＥＥＰＲＯＭ
８の書き込み，読み出しを制御するものであって、後述
する内容を有するとともに、データスタックのために、
ユーザデータスタックレジスタ７１とＥＣＣデータスタ
ックレジスタ７２とを有している。ＥＥＰＲＯＭ８は、
電気的手段によって情報の書き込み，消去が可能な固定
記憶素子であって、データ書き込みのために、ユーザデ
ータレジスタ８１とＥＣＣデータレジスタ８２とを有す
るとともに、データ格納のために、ユーザデータ領域８
３とＥＣＣデータ領域８４とを有している。なお、ＥＥ
ＰＲＯＭ８は、通常のＥＥＰＲＯＭとフラッシュＥＥＰ
ＲＯＭのいずれでもよい。誤り訂正回路９は、データに
付加されているＥＣＣデータによって、データの誤りを
検出して訂正する。データ選択回路１０は、３２ビット
からなる誤り訂正回路９の出力を上位１６ビットと下位
１６ビットとに分割して、交互にデータバス４に転送す
る。
８の書き込み，読み出しを制御するものであって、後述
する内容を有するとともに、データスタックのために、
ユーザデータスタックレジスタ７１とＥＣＣデータスタ
ックレジスタ７２とを有している。ＥＥＰＲＯＭ８は、
電気的手段によって情報の書き込み，消去が可能な固定
記憶素子であって、データ書き込みのために、ユーザデ
ータレジスタ８１とＥＣＣデータレジスタ８２とを有す
るとともに、データ格納のために、ユーザデータ領域８
３とＥＣＣデータ領域８４とを有している。なお、ＥＥ
ＰＲＯＭ８は、通常のＥＥＰＲＯＭとフラッシュＥＥＰ
ＲＯＭのいずれでもよい。誤り訂正回路９は、データに
付加されているＥＣＣデータによって、データの誤りを
検出して訂正する。データ選択回路１０は、３２ビット
からなる誤り訂正回路９の出力を上位１６ビットと下位
１６ビットとに分割して、交互にデータバス４に転送す
る。
【００２２】また、上記ＥＥＰＲＯＭ制御回路７は、図
２に示すように、アドレスバス１１と、データバス１２
と、データラッチ選択制御回路１３と、アドレスｎのデ
ータラッチ１４と、アドレスｎ＋２のデータラッチ１５
と、ＥＣＣのデータラッチ１６と、書き込み信号生成回
路１７と、ＥＥＰＲＯＭアドレス生成回路１８とを含ん
で構成されている。ここでは、外部からのユーザデータ
のアドレスｎを基準に説明する。アドレスバス１１は、
アドレスバス３の一部であって、アドレス信号を転送す
る。データバス１２は、データバス４の一部であって、
データ信号を転送する。データラッチ選択制御回路１３
は、データバス１２上のデータを、アドレスｎのデータ
ラッチ１４，アドレスｎ＋２のデータラッチ１５，ＥＣ
Ｃのデータラッチ１６において選択的にラッチするため
の制御信号ＤＬ１，ＤＬ２，ＤＬ３を、アドレスバス１
１の情報に従って発生するものであって、その構成は後
述する。アドレスｎのデータラッチ１４は、制御信号Ｄ
Ｌ１がアクティブのとき、データバス１２上のアドレス
ｎとｎ＋１の２バイト（１６ビット）のデータをラッチ
するものであって、アドレスのビット１が“０”のと
き、データをラッチしてＥＥＰＲＯＭ８のメモリセルへ
出力する。
２に示すように、アドレスバス１１と、データバス１２
と、データラッチ選択制御回路１３と、アドレスｎのデ
ータラッチ１４と、アドレスｎ＋２のデータラッチ１５
と、ＥＣＣのデータラッチ１６と、書き込み信号生成回
路１７と、ＥＥＰＲＯＭアドレス生成回路１８とを含ん
で構成されている。ここでは、外部からのユーザデータ
のアドレスｎを基準に説明する。アドレスバス１１は、
アドレスバス３の一部であって、アドレス信号を転送す
る。データバス１２は、データバス４の一部であって、
データ信号を転送する。データラッチ選択制御回路１３
は、データバス１２上のデータを、アドレスｎのデータ
ラッチ１４，アドレスｎ＋２のデータラッチ１５，ＥＣ
Ｃのデータラッチ１６において選択的にラッチするため
の制御信号ＤＬ１，ＤＬ２，ＤＬ３を、アドレスバス１
１の情報に従って発生するものであって、その構成は後
述する。アドレスｎのデータラッチ１４は、制御信号Ｄ
Ｌ１がアクティブのとき、データバス１２上のアドレス
ｎとｎ＋１の２バイト（１６ビット）のデータをラッチ
するものであって、アドレスのビット１が“０”のと
き、データをラッチしてＥＥＰＲＯＭ８のメモリセルへ
出力する。
【００２３】アドレスｎ＋２のデータラッチ１５は、制
御信号ＤＬ２がアクティブのとき、データバス１２上の
アドレスｎ＋２とｎ＋３の２バイト（１６ビット）のデ
ータをラッチするものであって、アドレスのビット１が
“１”のとき、データをラッチしてＥＥＰＲＯＭ８のメ
モリセルへ出力する。ＥＣＣのデータラッチ１６は、制
御信号ＤＬ３がアクティブのとき、データバス１２上の
下位６ビットのデータをラッチするものであって、ＥＣ
Ｃアドレスが出力されたとき、データをラッチしてＥＥ
ＰＲＯＭ８のメモリセルへ出力する。
御信号ＤＬ２がアクティブのとき、データバス１２上の
アドレスｎ＋２とｎ＋３の２バイト（１６ビット）のデ
ータをラッチするものであって、アドレスのビット１が
“１”のとき、データをラッチしてＥＥＰＲＯＭ８のメ
モリセルへ出力する。ＥＣＣのデータラッチ１６は、制
御信号ＤＬ３がアクティブのとき、データバス１２上の
下位６ビットのデータをラッチするものであって、ＥＣ
Ｃアドレスが出力されたとき、データをラッチしてＥＥ
ＰＲＯＭ８のメモリセルへ出力する。
【００２４】書き込み信号生成回路１７は、アドレスバ
ス１１の情報とデータバス１２の情報とから、ＥＥＰＲ
ＯＭ８に対する書き込み開始を制御するための書き込み
セット信号と、書き込み終了を制御するための書き込み
リセット信号とを発生するものであって、その構成は後
述する。ＥＥＰＲＯＭアドレス生成回路１８は、アドレ
スバス１１の情報からＥＥＰＲＯＭ８に対するアドレス
を生成するものであって、アドレスバス１１のビット２
〜１５を、ＥＥＰＲＯＭ８のデータ領域（ユーザメモ
リ）用のアドレスデコーダ（不図示）を介して、ＥＥＰ
ＲＯＭ８のデータ領域のアドレス０〜１３として与え、
アドレスバス１１のビット２〜１５をディクリメント回
路（不図示）とＥＥＰＲＯＭ８のＥＣＣデータ領域のア
ドレスデコーダ（不図示）を介して、ＥＥＰＲＯＭ８の
ＥＣＣデータ領域のアドレス０〜１３として与える。な
お、このようなアドレスの変換を行うのは、アドレス信
号がバイト単位（８ビット）であるのに対して、ＥＥＰ
ＲＯＭ８の３２ビットの入出力データに対応する対応す
るアドレスとしては、最下位の２ビットが不要なためで
ある。なお、アドレスｎのデータラッチ１４とアドレス
ｎ＋２のデータラッチ１５は、データが１６ビット幅な
ので、外部のアドレスｎに対しては、それぞれｎ，ｎ＋
１と、ｎ＋２，ｎ＋３のアドレスのデータをラッチす
る。
ス１１の情報とデータバス１２の情報とから、ＥＥＰＲ
ＯＭ８に対する書き込み開始を制御するための書き込み
セット信号と、書き込み終了を制御するための書き込み
リセット信号とを発生するものであって、その構成は後
述する。ＥＥＰＲＯＭアドレス生成回路１８は、アドレ
スバス１１の情報からＥＥＰＲＯＭ８に対するアドレス
を生成するものであって、アドレスバス１１のビット２
〜１５を、ＥＥＰＲＯＭ８のデータ領域（ユーザメモ
リ）用のアドレスデコーダ（不図示）を介して、ＥＥＰ
ＲＯＭ８のデータ領域のアドレス０〜１３として与え、
アドレスバス１１のビット２〜１５をディクリメント回
路（不図示）とＥＥＰＲＯＭ８のＥＣＣデータ領域のア
ドレスデコーダ（不図示）を介して、ＥＥＰＲＯＭ８の
ＥＣＣデータ領域のアドレス０〜１３として与える。な
お、このようなアドレスの変換を行うのは、アドレス信
号がバイト単位（８ビット）であるのに対して、ＥＥＰ
ＲＯＭ８の３２ビットの入出力データに対応する対応す
るアドレスとしては、最下位の２ビットが不要なためで
ある。なお、アドレスｎのデータラッチ１４とアドレス
ｎ＋２のデータラッチ１５は、データが１６ビット幅な
ので、外部のアドレスｎに対しては、それぞれｎ，ｎ＋
１と、ｎ＋２，ｎ＋３のアドレスのデータをラッチす
る。
【００２５】データラッチ選択制御回路１３は、図３に
示すように、アドレスバス１３１と、ノア回路１３２
と、インバータ１３３と、ノア回路１３４とを含んで構
成されている。アドレスバス１３１は、アドレスバス１
１の一部であって、アドレス信号を転送する。ノア回路
１３２は、ＥＥＰＲＯＭ８のデータ領域を表すアドレス
バスのビット１と、ＥＣＣデータ領域を示すアドレスバ
ス１３１のビット１６とがインアクティブのとき、アド
レスｎのデータラッチ１４に対する制御信号ＤＬ１を出
力する。インバータ１３３とノア回路１３４は、ＥＥＰ
ＲＯＭ８のデータ領域を表すアドレスバスのビット１が
アクティブで、ＥＣＣデータ領域を示すアドレスバス１
３１のビット１６とがインアクティブのとき、アドレス
ｎ＋２のデータラッチ１５に対する制御信号ＤＬ２を出
力する。一方、アドレスバス１３１のビット１６がアク
ティブのときは、ＥＣＣのデータラッチ１６に対する制
御信号ＤＬ３を出力する。
示すように、アドレスバス１３１と、ノア回路１３２
と、インバータ１３３と、ノア回路１３４とを含んで構
成されている。アドレスバス１３１は、アドレスバス１
１の一部であって、アドレス信号を転送する。ノア回路
１３２は、ＥＥＰＲＯＭ８のデータ領域を表すアドレス
バスのビット１と、ＥＣＣデータ領域を示すアドレスバ
ス１３１のビット１６とがインアクティブのとき、アド
レスｎのデータラッチ１４に対する制御信号ＤＬ１を出
力する。インバータ１３３とノア回路１３４は、ＥＥＰ
ＲＯＭ８のデータ領域を表すアドレスバスのビット１が
アクティブで、ＥＣＣデータ領域を示すアドレスバス１
３１のビット１６とがインアクティブのとき、アドレス
ｎ＋２のデータラッチ１５に対する制御信号ＤＬ２を出
力する。一方、アドレスバス１３１のビット１６がアク
ティブのときは、ＥＣＣのデータラッチ１６に対する制
御信号ＤＬ３を出力する。
【００２６】書き込み信号生成回路１７は、図４に示す
ように、アドレスバス１７１と、データバス１７２と、
アドレスデコーダ１７３と、ＦＦ（Flip Flop ）１７４
と、ＦＦ１７５と、インバータ１７６と、アンド回路１
７７とを含んで構成されている。書き込み信号生成回路
１７の動作は、図５のタイミングチャートによって示さ
れる。アドレスバス１７１は、アドレスバス１１の一部
であって、アドレス信号を転送する。データバス１７２
はデータバス１２の一部であって、データ信号を転送す
る。アドレスデコーダ１７３は、ＣＰＵ２の出力したア
ドレスバス１７１上のアドレスが、ＥＥＰＲＯＭ８に対
する書き込み信号の生成を指示する、予め設定されてい
る特定のアドレスと一致したことを検出したとき、アド
レス一致信号を出力する。ＦＦ１７４とＦＦ１７５は、
アドレス一致信号が出力されたとき、それぞれデータバ
ス１７２のデータビット０とデータビット１をラッチす
る。これによって、データビット１に応じて書き込みリ
セット信号が出力され、データビット０が出力されたと
き、書き込みリセット信号が出力されていないことを条
件として、アンド回路１７７から書き込みセット信号が
出力される。ＥＥＰＲＯＭ８では、書き込みセット信号
によって書き込みパルスを立ち上げ、書き込みリセット
信号によって書き込みパルスを立ち下げることによっ
て、書き込みパルスがアクティブの期間にユーザデータ
とＥＣＣデータの書き込みを行う。
ように、アドレスバス１７１と、データバス１７２と、
アドレスデコーダ１７３と、ＦＦ（Flip Flop ）１７４
と、ＦＦ１７５と、インバータ１７６と、アンド回路１
７７とを含んで構成されている。書き込み信号生成回路
１７の動作は、図５のタイミングチャートによって示さ
れる。アドレスバス１７１は、アドレスバス１１の一部
であって、アドレス信号を転送する。データバス１７２
はデータバス１２の一部であって、データ信号を転送す
る。アドレスデコーダ１７３は、ＣＰＵ２の出力したア
ドレスバス１７１上のアドレスが、ＥＥＰＲＯＭ８に対
する書き込み信号の生成を指示する、予め設定されてい
る特定のアドレスと一致したことを検出したとき、アド
レス一致信号を出力する。ＦＦ１７４とＦＦ１７５は、
アドレス一致信号が出力されたとき、それぞれデータバ
ス１７２のデータビット０とデータビット１をラッチす
る。これによって、データビット１に応じて書き込みリ
セット信号が出力され、データビット０が出力されたと
き、書き込みリセット信号が出力されていないことを条
件として、アンド回路１７７から書き込みセット信号が
出力される。ＥＥＰＲＯＭ８では、書き込みセット信号
によって書き込みパルスを立ち上げ、書き込みリセット
信号によって書き込みパルスを立ち下げることによっ
て、書き込みパルスがアクティブの期間にユーザデータ
とＥＣＣデータの書き込みを行う。
【００２７】次に、図６，図７，図８を参照して、この
例の第１の動作例を説明する。この第１の動作例は、Ｅ
ＥＰＲＯＭ８の書き込みが遅いため、書き込みパルス幅
内でＥＣＣデータを生成できる場合の処理方法を示して
いる。ユーザデータを収容した外部のファイル（不図
示）における、ユーザデータの最初のアドレスと最後の
アドレスとが予め指定されているものとする。最初のア
ドレスから入出力ポート１へユーザデータを入力し（ス
テップＳ１）、データバス４を介してＣＰＵ２の内部レ
ジスタ群２１へユーザデータを格納する（ステップＳ
２）処理を繰り返すことによって、４バイトデータを格
納した（ステップＳ３）後、内部レジスタ群２１からデ
ータバス４を介してＥＥＰＲＯＭ制御回路７内のユーザ
データスタックレジスタ７１へユーザデータを転送し
（ステップＳ４）、さらにＥＥＰＲＯＭ８内のユーザデ
ータレジスタ８１にユーザデータを転送する（ステップ
Ｓ５）。
例の第１の動作例を説明する。この第１の動作例は、Ｅ
ＥＰＲＯＭ８の書き込みが遅いため、書き込みパルス幅
内でＥＣＣデータを生成できる場合の処理方法を示して
いる。ユーザデータを収容した外部のファイル（不図
示）における、ユーザデータの最初のアドレスと最後の
アドレスとが予め指定されているものとする。最初のア
ドレスから入出力ポート１へユーザデータを入力し（ス
テップＳ１）、データバス４を介してＣＰＵ２の内部レ
ジスタ群２１へユーザデータを格納する（ステップＳ
２）処理を繰り返すことによって、４バイトデータを格
納した（ステップＳ３）後、内部レジスタ群２１からデ
ータバス４を介してＥＥＰＲＯＭ制御回路７内のユーザ
データスタックレジスタ７１へユーザデータを転送し
（ステップＳ４）、さらにＥＥＰＲＯＭ８内のユーザデ
ータレジスタ８１にユーザデータを転送する（ステップ
Ｓ５）。
【００２８】一方、ＣＰＵ２はファームＲＯＭ５に格納
したＥＣＣ生成プログラムを読み出して実行することに
よって、格納した４バイトデータによってＥＣＣデータ
を生成し（ステップＳ６）、データバス４を介してＥＥ
ＰＲＯＭ制御回路７内のＥＣＣデータスタックレジスタ
７２へＥＣＣデータを転送し（ステップＳ７）、さらに
ＥＥＰＲＯＭ８内のＥＣＣデータレジスタ８２へＥＣＣ
データを転送する（ステップＳ８）。そして、ＥＥＰＲ
ＯＭ制御回路７からＥＥＰＲＯＭ８へ書き込みセット信
号を与える（ステップＳ９）ことによって、ユーザデー
タレジスタ８１のユーザデータとＥＣＣデータレジスタ
８２のＥＣＣデータとを、それぞれＥＥＰＲＯＭ８のユ
ーザデータ領域８３とＥＣＣデータ領域８４に書き込む
処理を、４バイトデータのすべてのデータ書き込みが終
了するまで繰り返して行い（ステップＳ１０）、書き込
み終了時、ＥＥＰＲＯＭ８へ書き込みリセット信号を与
える（ステップＳ１１）。４バイトデータの処理を終了
したとき、ユーザデータのアドレスを＋４して（ステッ
プＳ１３）、再びステップＳ５，Ｓ８から処理を繰り返
し、最後のアドレスになった（ステップＳ１２）とき処
理を終了する。
したＥＣＣ生成プログラムを読み出して実行することに
よって、格納した４バイトデータによってＥＣＣデータ
を生成し（ステップＳ６）、データバス４を介してＥＥ
ＰＲＯＭ制御回路７内のＥＣＣデータスタックレジスタ
７２へＥＣＣデータを転送し（ステップＳ７）、さらに
ＥＥＰＲＯＭ８内のＥＣＣデータレジスタ８２へＥＣＣ
データを転送する（ステップＳ８）。そして、ＥＥＰＲ
ＯＭ制御回路７からＥＥＰＲＯＭ８へ書き込みセット信
号を与える（ステップＳ９）ことによって、ユーザデー
タレジスタ８１のユーザデータとＥＣＣデータレジスタ
８２のＥＣＣデータとを、それぞれＥＥＰＲＯＭ８のユ
ーザデータ領域８３とＥＣＣデータ領域８４に書き込む
処理を、４バイトデータのすべてのデータ書き込みが終
了するまで繰り返して行い（ステップＳ１０）、書き込
み終了時、ＥＥＰＲＯＭ８へ書き込みリセット信号を与
える（ステップＳ１１）。４バイトデータの処理を終了
したとき、ユーザデータのアドレスを＋４して（ステッ
プＳ１３）、再びステップＳ５，Ｓ８から処理を繰り返
し、最後のアドレスになった（ステップＳ１２）とき処
理を終了する。
【００２９】この場合の各データの書き込みタイミング
は、図８に例示されるようになる。すなわち、最初、ポ
ート１から４バイトのユーザデータを書き込みデータ
（データ０〜データ３）として入力することによって、
このデータがデータバス４に連続して出力されている。
これを所定のタイミングでＥＥＰＲＯＭ８内のユーザデ
ータレジスタ８１に転送し、さらにＣＰＵ２においてデ
ータ０〜データ３からのＥＣＣデータの生成が終了し
て、ＥＥＰＲＯＭ８内のＥＣＣデータレジスタ８２に転
送されたとき、書き込みパルスを発生して、ＥＥＰＲＯ
Ｍ８に書き込む。ＥＥＰＲＯＭ８のデータを読み出すと
きは、同一アドレスからユーザデータとＥＣＣデータと
を読み出すことによって、対応するユーザデータ部分と
ＥＣＣデータ部分とを読み出すことができるので、誤り
訂正回路９ではこれによって誤り訂正の処理を行うこと
ができる。
は、図８に例示されるようになる。すなわち、最初、ポ
ート１から４バイトのユーザデータを書き込みデータ
（データ０〜データ３）として入力することによって、
このデータがデータバス４に連続して出力されている。
これを所定のタイミングでＥＥＰＲＯＭ８内のユーザデ
ータレジスタ８１に転送し、さらにＣＰＵ２においてデ
ータ０〜データ３からのＥＣＣデータの生成が終了し
て、ＥＥＰＲＯＭ８内のＥＣＣデータレジスタ８２に転
送されたとき、書き込みパルスを発生して、ＥＥＰＲＯ
Ｍ８に書き込む。ＥＥＰＲＯＭ８のデータを読み出すと
きは、同一アドレスからユーザデータとＥＣＣデータと
を読み出すことによって、対応するユーザデータ部分と
ＥＣＣデータ部分とを読み出すことができるので、誤り
訂正回路９ではこれによって誤り訂正の処理を行うこと
ができる。
【００３０】次に、図９，図１０，図１１及び図１２を
参照して、この例の第２の動作例について説明する。こ
の第２の動作例は、ＥＥＰＲＯＭ８の書き込みが速いた
め、書き込みパルス幅内でＥＣＣデータを生成できない
場合であって、書き込み時ＥＣＣアドレスをシフトする
場合の処理方法を示している。ユーザデータを収容した
外部のファイル（不図示）における、ユーザデータの最
初のアドレスと最後のアドレスとが予め指定されてい
る。最初のアドレスから入出力ポート１へユーザデータ
を入力し（ステップＰ１）、データバス４を介してＥＥ
ＰＲＯＭ制御回路７内のユーザデータスタックレジスタ
７１へユーザデータを転送し（ステップＰ２）、さらに
入力されたデータをデータバス４を介してＣＰＵ２の内
部レジスタ群２１へ格納する（ステップＰ３）処理を繰
り返すことによって、４バイトデータを格納した（ステ
ップＰ４）後、この４バイトデータが最初のアドレスに
対応するものであった（ステップＰ５）ときは、ユーザ
データスタックレジスタ７１からＥＥＰＲＯＭ８内のユ
ーザデータレジスタ８１へユーザデータを転送し（ステ
ップＰ６）、ＥＥＰＲＯＭ制御回路７からＥＥＰＲＯＭ
８へ書き込みセット信号を出力して（ステップＰ７）、
ＥＥＰＲＯＭ８に対する書き込みを行って、書き込みが
終了した（ステップＰ８）とき、ＥＥＰＲＯＭ制御回路
７からＥＥＰＲＯＭ８へ書き込みリセット信号を出力し
（ステップＰ９）、次にアドレスを＋４して（ステップ
Ｐ１０）、再びステップＰ１に戻って、外部からの４バ
イトデータの入力から繰り返して実行する。
参照して、この例の第２の動作例について説明する。こ
の第２の動作例は、ＥＥＰＲＯＭ８の書き込みが速いた
め、書き込みパルス幅内でＥＣＣデータを生成できない
場合であって、書き込み時ＥＣＣアドレスをシフトする
場合の処理方法を示している。ユーザデータを収容した
外部のファイル（不図示）における、ユーザデータの最
初のアドレスと最後のアドレスとが予め指定されてい
る。最初のアドレスから入出力ポート１へユーザデータ
を入力し（ステップＰ１）、データバス４を介してＥＥ
ＰＲＯＭ制御回路７内のユーザデータスタックレジスタ
７１へユーザデータを転送し（ステップＰ２）、さらに
入力されたデータをデータバス４を介してＣＰＵ２の内
部レジスタ群２１へ格納する（ステップＰ３）処理を繰
り返すことによって、４バイトデータを格納した（ステ
ップＰ４）後、この４バイトデータが最初のアドレスに
対応するものであった（ステップＰ５）ときは、ユーザ
データスタックレジスタ７１からＥＥＰＲＯＭ８内のユ
ーザデータレジスタ８１へユーザデータを転送し（ステ
ップＰ６）、ＥＥＰＲＯＭ制御回路７からＥＥＰＲＯＭ
８へ書き込みセット信号を出力して（ステップＰ７）、
ＥＥＰＲＯＭ８に対する書き込みを行って、書き込みが
終了した（ステップＰ８）とき、ＥＥＰＲＯＭ制御回路
７からＥＥＰＲＯＭ８へ書き込みリセット信号を出力し
（ステップＰ９）、次にアドレスを＋４して（ステップ
Ｐ１０）、再びステップＰ１に戻って、外部からの４バ
イトデータの入力から繰り返して実行する。
【００３１】４バイトデータの格納終了時、アドレスが
最初のアドレスに対応するものでなく（ステップＰ
５）、最終のアドレスに対応するものでない（ステップ
Ｐ１１）ときは、ＣＰＵ２が前回の処理サイクルで格納
されている４バイトデータからＥＣＣデータを生成して
（ステップＰ１２）、データバス４を介してＥＥＰＲＯ
Ｍ制御回路７内のＥＣＣデータスタックレジスタ７２へ
ＥＣＣデータを転送し（ステップＰ１３）、ＥＥＰＲＯ
Ｍ８内のユーザデータレジスタ８１へユーザデータスタ
ックレジスタ７１からユーザデータを転送し、ＥＣＣデ
ータレジスタ８２へＥＣＣデータスタックレジスタ７２
からＥＣＣデータを転送し（ステップＰ１４）、ＥＥＰ
ＲＯＭ８のＥＣＣデータ領域のアドレスを−１シフトし
（ステップＰ１５）、ＥＥＰＲＯＭ８への書き込みセッ
ト信号を出力して（ステップＰ１６）、ＥＥＰＲＯＭ８
のユーザデータ領域８３にユーザデータレジスタ８１か
らユーザデータを書き込み、ＥＣＣデータ領域８４にＥ
ＣＣデータレジスタ８２からＥＣＣデータの書き込みを
行う。そして書き込みが終了した（ステップＰ１７）と
き、ＥＥＰＲＯＭ８への書き込みリセット信号を出力し
（Ｐ１８）、ステップＰ１０に戻って、アドレスを＋４
シフトして（ステップＰ１０）、再びステップＰ１に戻
って、外部からの４バイトデータの入力から繰り返して
実行する。ステップＰ１１において、最後のアドレスに
なったときは、ＣＰＵ２が格納した４バイトデータから
ＥＣＣデータを生成し（ステップＰ１９）、データバス
４を介してＥＥＰＲＯＭ制御回路７内のＥＣＣデータス
タックレジスタ７２へＥＣＣデータを転送し（ステップ
Ｐ２０）、ＥＥＰＲＯＭ８内のＥＣＣデータレジスタ８
２へＥＣＣデータを転送し（ステップＰ２１）、ＥＥＰ
ＲＯＭ８のＥＣＣデータ領域８４のアドレスを−１シフ
トし（ステップＰ２２）、ＥＥＰＲＯＭ８への書き込み
セット信号を出力して（ステップＰ２３）ＥＣＣデータ
の書き込みを行う。そして書き込みが終了した（ステッ
プＰ２４）とき、処理を終了する。
最初のアドレスに対応するものでなく（ステップＰ
５）、最終のアドレスに対応するものでない（ステップ
Ｐ１１）ときは、ＣＰＵ２が前回の処理サイクルで格納
されている４バイトデータからＥＣＣデータを生成して
（ステップＰ１２）、データバス４を介してＥＥＰＲＯ
Ｍ制御回路７内のＥＣＣデータスタックレジスタ７２へ
ＥＣＣデータを転送し（ステップＰ１３）、ＥＥＰＲＯ
Ｍ８内のユーザデータレジスタ８１へユーザデータスタ
ックレジスタ７１からユーザデータを転送し、ＥＣＣデ
ータレジスタ８２へＥＣＣデータスタックレジスタ７２
からＥＣＣデータを転送し（ステップＰ１４）、ＥＥＰ
ＲＯＭ８のＥＣＣデータ領域のアドレスを−１シフトし
（ステップＰ１５）、ＥＥＰＲＯＭ８への書き込みセッ
ト信号を出力して（ステップＰ１６）、ＥＥＰＲＯＭ８
のユーザデータ領域８３にユーザデータレジスタ８１か
らユーザデータを書き込み、ＥＣＣデータ領域８４にＥ
ＣＣデータレジスタ８２からＥＣＣデータの書き込みを
行う。そして書き込みが終了した（ステップＰ１７）と
き、ＥＥＰＲＯＭ８への書き込みリセット信号を出力し
（Ｐ１８）、ステップＰ１０に戻って、アドレスを＋４
シフトして（ステップＰ１０）、再びステップＰ１に戻
って、外部からの４バイトデータの入力から繰り返して
実行する。ステップＰ１１において、最後のアドレスに
なったときは、ＣＰＵ２が格納した４バイトデータから
ＥＣＣデータを生成し（ステップＰ１９）、データバス
４を介してＥＥＰＲＯＭ制御回路７内のＥＣＣデータス
タックレジスタ７２へＥＣＣデータを転送し（ステップ
Ｐ２０）、ＥＥＰＲＯＭ８内のＥＣＣデータレジスタ８
２へＥＣＣデータを転送し（ステップＰ２１）、ＥＥＰ
ＲＯＭ８のＥＣＣデータ領域８４のアドレスを−１シフ
トし（ステップＰ２２）、ＥＥＰＲＯＭ８への書き込み
セット信号を出力して（ステップＰ２３）ＥＣＣデータ
の書き込みを行う。そして書き込みが終了した（ステッ
プＰ２４）とき、処理を終了する。
【００３２】書き込み時ＥＣＣアドレスをシフトする場
合の各データの書き込みタイミングは、図１１に例示さ
れるようになる。すなわち、ポート１から４バイトから
なるページ単位に、ユーザデータを、ページアドレス
０，１，２，…，ｎ，…，最終アドレスの順にＥＥＰＲ
ＯＭ８内のユーザデータレジスタ８１に転送するととも
に、これに基づいて１サイクル遅れて生成された対応す
るＥＣＣデータを、順次１アドレスずつシフトしてＥＥ
ＰＲＯＭ８のＥＣＣデータレジスタ８２に転送し、書き
込みパルスに応じて、それぞれＥＥＰＲＯＭ８のユーザ
データ領域８３とＥＣＣデータ領域８４に書き込む。誤
り訂正処理のためにＥＥＰＲＯＭ８のデータを読み出す
ときは、ＥＥＰＲＯＭ８の同一アドレスから、ユーザデ
ータと、ＥＣＣデータとを読み出すことによって、対応
するユーザデータ部分とＥＣＣデータ部分とを同時に読
み出すことができる。
合の各データの書き込みタイミングは、図１１に例示さ
れるようになる。すなわち、ポート１から４バイトから
なるページ単位に、ユーザデータを、ページアドレス
０，１，２，…，ｎ，…，最終アドレスの順にＥＥＰＲ
ＯＭ８内のユーザデータレジスタ８１に転送するととも
に、これに基づいて１サイクル遅れて生成された対応す
るＥＣＣデータを、順次１アドレスずつシフトしてＥＥ
ＰＲＯＭ８のＥＣＣデータレジスタ８２に転送し、書き
込みパルスに応じて、それぞれＥＥＰＲＯＭ８のユーザ
データ領域８３とＥＣＣデータ領域８４に書き込む。誤
り訂正処理のためにＥＥＰＲＯＭ８のデータを読み出す
ときは、ＥＥＰＲＯＭ８の同一アドレスから、ユーザデ
ータと、ＥＣＣデータとを読み出すことによって、対応
するユーザデータ部分とＥＣＣデータ部分とを同時に読
み出すことができる。
【００３３】書き込み時ＥＣＣアドレスをシフトする場
合の、ＥＥＰＲＯＭ制御回路７における、ＥＥＰＲＯＭ
アドレス生成回路１８は、図１２に示すように、アドレ
スバス１８１と、ディクリメント回路１８２とを含んで
構成されている。アドレスバス１８１は、アドレスバス
１１の一部であって、アドレス信号を転送する。ディク
リメント回路１８２は、アドレスバス１８１のアドレス
から１減算して出力する。ＥＥＰＲＯＭ８へは、３２ビ
ットのユーザデータと、６ビットのＥＣＣデータとを同
時に書き込むので、アドレスバス１８１のビット２〜１
５を、ＥＥＰＲＯＭ８のユーザデータ領域８３の書き込
みアドレスとして、ＥＥＰＲＯＭ８のアドレス０〜１３
に与え、アドレスバス１８１のビット２〜１５を、ディ
クリメント回路１８２を介して１を減算して、ＥＥＰＲ
ＯＭ８のＥＣＣデータ領域８４の書き込み用として、Ｅ
ＥＰＲＯＭ８のアドレス０〜１３に与える。このような
変換を行うのは、アドレス信号がバイト単位（８ビッ
ト）であるのに対して、ＥＥＰＲＯＭ８の３２ビットの
入出力データに対応する対応するアドレスとしては、最
下位の２ビットが不要なためである。
合の、ＥＥＰＲＯＭ制御回路７における、ＥＥＰＲＯＭ
アドレス生成回路１８は、図１２に示すように、アドレ
スバス１８１と、ディクリメント回路１８２とを含んで
構成されている。アドレスバス１８１は、アドレスバス
１１の一部であって、アドレス信号を転送する。ディク
リメント回路１８２は、アドレスバス１８１のアドレス
から１減算して出力する。ＥＥＰＲＯＭ８へは、３２ビ
ットのユーザデータと、６ビットのＥＣＣデータとを同
時に書き込むので、アドレスバス１８１のビット２〜１
５を、ＥＥＰＲＯＭ８のユーザデータ領域８３の書き込
みアドレスとして、ＥＥＰＲＯＭ８のアドレス０〜１３
に与え、アドレスバス１８１のビット２〜１５を、ディ
クリメント回路１８２を介して１を減算して、ＥＥＰＲ
ＯＭ８のＥＣＣデータ領域８４の書き込み用として、Ｅ
ＥＰＲＯＭ８のアドレス０〜１３に与える。このような
変換を行うのは、アドレス信号がバイト単位（８ビッ
ト）であるのに対して、ＥＥＰＲＯＭ８の３２ビットの
入出力データに対応する対応するアドレスとしては、最
下位の２ビットが不要なためである。
【００３４】次に、図１３，図１４，図１５及び図１６
を参照して、この例の第３の動作例について説明する。
この第３の動作例は、ＥＥＰＲＯＭ８の書き込みが速い
ため、書き込みパルス幅内でＥＣＣデータを生成できな
い場合であって、読み出し時ＥＣＣアドレスをシフトす
る場合の処理方法を示している。ユーザデータを収容し
た外部の２０イル（不図示）における、ユーザデータの
最初のアドレスと最後のアドレスとが予め指定されてい
る。最初のアドレスから入出力ポート１へユーザデータ
を入力し（ステップＲ１）、データバス４を介してＥＥ
ＰＲＯＭ制御回路７内のユーザデータスタックレジスタ
７１へユーザデータを転送し（ステップＲ２）、さらに
入力されたデータをデータバス４を介してＣＰＵ２の内
部レジスタ群２１へ格納する（ステップＲ３）処理を繰
り返すことによって、４バイトデータを格納した（ステ
ップＲ４）後、この４バイトデータが最初のアドレスに
対応するものであった（ステップＲ５）ときは、ユーザ
データスタックレジスタ７１からＥＥＰＲＯＭ８内のユ
ーザデータレジスタ８１へユーザデータを転送し（ステ
ップＲ６）、ＥＥＰＲＯＭ制御回路７からＥＥＰＲＯＭ
８へ書き込みセット信号を出力して（ステップＲ７）、
ＥＥＰＲＯＭ８に対する書き込みを行って、書き込みが
終了した（ステップＲ８）とき、ＥＥＰＲＯＭ制御回路
７からＥＥＰＲＯＭ８へ書き込みリセット信号を出力し
（ステップＲ９）、次にアドレスを＋４して（ステップ
Ｒ１０）、再びステップＲ１に戻って、外部からの４バ
イトデータの入力から繰り返して実行する。
を参照して、この例の第３の動作例について説明する。
この第３の動作例は、ＥＥＰＲＯＭ８の書き込みが速い
ため、書き込みパルス幅内でＥＣＣデータを生成できな
い場合であって、読み出し時ＥＣＣアドレスをシフトす
る場合の処理方法を示している。ユーザデータを収容し
た外部の２０イル（不図示）における、ユーザデータの
最初のアドレスと最後のアドレスとが予め指定されてい
る。最初のアドレスから入出力ポート１へユーザデータ
を入力し（ステップＲ１）、データバス４を介してＥＥ
ＰＲＯＭ制御回路７内のユーザデータスタックレジスタ
７１へユーザデータを転送し（ステップＲ２）、さらに
入力されたデータをデータバス４を介してＣＰＵ２の内
部レジスタ群２１へ格納する（ステップＲ３）処理を繰
り返すことによって、４バイトデータを格納した（ステ
ップＲ４）後、この４バイトデータが最初のアドレスに
対応するものであった（ステップＲ５）ときは、ユーザ
データスタックレジスタ７１からＥＥＰＲＯＭ８内のユ
ーザデータレジスタ８１へユーザデータを転送し（ステ
ップＲ６）、ＥＥＰＲＯＭ制御回路７からＥＥＰＲＯＭ
８へ書き込みセット信号を出力して（ステップＲ７）、
ＥＥＰＲＯＭ８に対する書き込みを行って、書き込みが
終了した（ステップＲ８）とき、ＥＥＰＲＯＭ制御回路
７からＥＥＰＲＯＭ８へ書き込みリセット信号を出力し
（ステップＲ９）、次にアドレスを＋４して（ステップ
Ｒ１０）、再びステップＲ１に戻って、外部からの４バ
イトデータの入力から繰り返して実行する。
【００３５】４バイトデータの格納終了時、アドレスが
最初のアドレスに対応するものでなく（ステップＲ
５）、最終のアドレスに対応するものでない（ステップ
Ｒ１１）ときは、ＣＰＵ２が格納した４バイトデータか
らＥＣＣデータを生成して（ステップＲ１２）、データ
バス４を介してＥＥＰＲＯＭ制御回路７内のＥＣＣデー
タスタックレジスタ７２へＥＣＣデータを転送し（ステ
ップＲ１３）、ＥＥＰＲＯＭ８内のユーザデータレジス
タ８１へユーザデータスタックレジスタ７１からユーザ
データを転送し、ＥＣＣデータレジスタ８２へＥＣＣデ
ータスタックレジスタ７２からＥＣＣデータを転送し
（ステップＲ１４）、ＥＥＰＲＯＭ８への書き込みセッ
ト信号を出力して（ステップＲ１５）、ＥＥＰＲＯＭ８
のユーザデータ領域８３にユーザデータレジスタ８１か
らユーザデータを書き込み、ＥＣＣデータ領域８４にＥ
ＣＣデータ領域８２からＥＣＣデータの書き込みを行
う。そして書き込みが終了した（ステップＲ１６）と
き、ＥＥＰＲＯＭ８への書き込みリセット信号を出力し
（Ｒ１７）、ステップＲ１０に戻って、アドレスを＋４
シフトして（ステップＲ１０）、再びステップＲ１に戻
って、外部からの４バイトデータの入力から繰り返して
実行する。ステップＲ１１において、最後のアドレスに
なったときは、ＣＰＵ２が格納した４バイトデータから
ＥＣＣデータを生成し（ステップＲ１８）、データバス
４を介してＥＥＰＲＯＭ制御回路７内のＥＣＣデータス
タックレジスタ７２へＥＣＣデータを転送し（ステップ
Ｐ１９）、ＥＥＰＲＯＭ８内のＥＣＣデータレジスタ８
２へＥＣＣデータを転送し（ステップＲ２０）、ＥＥＰ
ＲＯＭ８への書き込みセット信号を出力して（ステップ
Ｒ２１）ＥＣＣデータの書き込みを行う。そして書き込
みが終了した（ステップＲ２２）とき、処理を終了す
る。
最初のアドレスに対応するものでなく（ステップＲ
５）、最終のアドレスに対応するものでない（ステップ
Ｒ１１）ときは、ＣＰＵ２が格納した４バイトデータか
らＥＣＣデータを生成して（ステップＲ１２）、データ
バス４を介してＥＥＰＲＯＭ制御回路７内のＥＣＣデー
タスタックレジスタ７２へＥＣＣデータを転送し（ステ
ップＲ１３）、ＥＥＰＲＯＭ８内のユーザデータレジス
タ８１へユーザデータスタックレジスタ７１からユーザ
データを転送し、ＥＣＣデータレジスタ８２へＥＣＣデ
ータスタックレジスタ７２からＥＣＣデータを転送し
（ステップＲ１４）、ＥＥＰＲＯＭ８への書き込みセッ
ト信号を出力して（ステップＲ１５）、ＥＥＰＲＯＭ８
のユーザデータ領域８３にユーザデータレジスタ８１か
らユーザデータを書き込み、ＥＣＣデータ領域８４にＥ
ＣＣデータ領域８２からＥＣＣデータの書き込みを行
う。そして書き込みが終了した（ステップＲ１６）と
き、ＥＥＰＲＯＭ８への書き込みリセット信号を出力し
（Ｒ１７）、ステップＲ１０に戻って、アドレスを＋４
シフトして（ステップＲ１０）、再びステップＲ１に戻
って、外部からの４バイトデータの入力から繰り返して
実行する。ステップＲ１１において、最後のアドレスに
なったときは、ＣＰＵ２が格納した４バイトデータから
ＥＣＣデータを生成し（ステップＲ１８）、データバス
４を介してＥＥＰＲＯＭ制御回路７内のＥＣＣデータス
タックレジスタ７２へＥＣＣデータを転送し（ステップ
Ｐ１９）、ＥＥＰＲＯＭ８内のＥＣＣデータレジスタ８
２へＥＣＣデータを転送し（ステップＲ２０）、ＥＥＰ
ＲＯＭ８への書き込みセット信号を出力して（ステップ
Ｒ２１）ＥＣＣデータの書き込みを行う。そして書き込
みが終了した（ステップＲ２２）とき、処理を終了す
る。
【００３６】読み出し時ＥＣＣアドレスをシフトする場
合の各データの書き込みタイミングは、図１５に例示さ
れるようになる。すなわち、ポート１から４バイトから
なるページ単位に、ユーザデータを、ページアドレス
０，１，２，…，ｎ，…，最終アドレスの順にＥＥＰＲ
ＯＭ８内のユーザデータレジスタ８１に転送するととも
に、これに基づいて１サイクル遅れて生成された対応す
るＥＣＣデータを、順次ＥＥＰＲＯＭ８のユーザデータ
レジスタ８１に転送し、書き込みパルスに応じて、それ
ぞれＥＥＰＲＯＭ８の同一アドレスのユーザデータ領域
８３とＥＣＣデータ領域８４に書き込む。したがって、
この場合は、ページアドレスｎのユーザデータに対応す
るＥＣＣデータは、ＥＣＣデータ領域８４のアドレスｎ
＋１に書き込まれる。誤り訂正処理のためにＥＥＰＲＯ
Ｍ８のデータを読み出すときは、ＥＥＰＲＯＭ８のユー
ザデータ領域８３のアドレスｎと、ＥＣＣデータ領域８
４のアドレスｎ＋１とを読み出すことによって、対応す
るユーザデータ部分とＥＣＣデータ部分とを同時に読み
出すことができる。
合の各データの書き込みタイミングは、図１５に例示さ
れるようになる。すなわち、ポート１から４バイトから
なるページ単位に、ユーザデータを、ページアドレス
０，１，２，…，ｎ，…，最終アドレスの順にＥＥＰＲ
ＯＭ８内のユーザデータレジスタ８１に転送するととも
に、これに基づいて１サイクル遅れて生成された対応す
るＥＣＣデータを、順次ＥＥＰＲＯＭ８のユーザデータ
レジスタ８１に転送し、書き込みパルスに応じて、それ
ぞれＥＥＰＲＯＭ８の同一アドレスのユーザデータ領域
８３とＥＣＣデータ領域８４に書き込む。したがって、
この場合は、ページアドレスｎのユーザデータに対応す
るＥＣＣデータは、ＥＣＣデータ領域８４のアドレスｎ
＋１に書き込まれる。誤り訂正処理のためにＥＥＰＲＯ
Ｍ８のデータを読み出すときは、ＥＥＰＲＯＭ８のユー
ザデータ領域８３のアドレスｎと、ＥＣＣデータ領域８
４のアドレスｎ＋１とを読み出すことによって、対応す
るユーザデータ部分とＥＣＣデータ部分とを同時に読み
出すことができる。
【００３７】読み出し時ＥＣＣアドレスをシフトする場
合の、ＥＥＰＲＯＭ制御回路７における、ＥＥＰＲＯＭ
アドレス生成回路１８Ａは、図１６に示すように、アド
レスバス１８３と、ディクリメント回路１８４とを含ん
で構成されている。アドレスバス１８３は、アドレスバ
ス１１の一部であって、アドレス信号を転送する。ディ
クリメント回路１８４は、アドレスバス１８３のアドレ
スから１減算して出力する。ＥＥＰＲＯＭ８からは、３
２ビットのユーザデータと、６ビットのＥＣＣデータと
を同時に読み出す必要があるので、アドレスバス１８３
のビット２〜１５を、ＥＥＰＲＯＭ８のユーザデータ領
域８３の読み出しアドレスとして、ＥＥＰＲＯＭ８のア
ドレス０〜１３に与え、アドレスバス１８３のビット２
〜１５を、ディクリメント回路１８４を介して１を減算
して、ＥＥＰＲＯＭ８のＥＣＣデータ領域８４の読み出
し用として、ＥＥＰＲＯＭ８のアドレス０〜１３に与え
る。このような変換を行うのは、アドレス信号がバイト
単位（８ビット）であるのに対して、ＥＥＰＲＯＭ８の
３２ビットの入出力データに対応する対応するアドレス
としては、最下位の２ビットが不要なためである。
合の、ＥＥＰＲＯＭ制御回路７における、ＥＥＰＲＯＭ
アドレス生成回路１８Ａは、図１６に示すように、アド
レスバス１８３と、ディクリメント回路１８４とを含ん
で構成されている。アドレスバス１８３は、アドレスバ
ス１１の一部であって、アドレス信号を転送する。ディ
クリメント回路１８４は、アドレスバス１８３のアドレ
スから１減算して出力する。ＥＥＰＲＯＭ８からは、３
２ビットのユーザデータと、６ビットのＥＣＣデータと
を同時に読み出す必要があるので、アドレスバス１８３
のビット２〜１５を、ＥＥＰＲＯＭ８のユーザデータ領
域８３の読み出しアドレスとして、ＥＥＰＲＯＭ８のア
ドレス０〜１３に与え、アドレスバス１８３のビット２
〜１５を、ディクリメント回路１８４を介して１を減算
して、ＥＥＰＲＯＭ８のＥＣＣデータ領域８４の読み出
し用として、ＥＥＰＲＯＭ８のアドレス０〜１３に与え
る。このような変換を行うのは、アドレス信号がバイト
単位（８ビット）であるのに対して、ＥＥＰＲＯＭ８の
３２ビットの入出力データに対応する対応するアドレス
としては、最下位の２ビットが不要なためである。
【００３８】次に、図１７，図１８及び図１９を参照し
て、この例の第４の動作例について説明する。この第４
の動作例は、ＥＥＰＲＯＭ８の書き込みが速いため、書
き込みパルス幅内でＥＣＣデータを生成できない場合
に、ＥＥＰＲＯＭ８のＥＣＣデータ領域側に、ファーム
ＲＯＭ５のプログラムに基づくＣＰＵ２の処理によっ
て、書き込みアドレスをインクリメントする、書き込み
アドレスインクリメンタの機能を設ける際の処理方法を
示している。ユーザデータを収容した外部のファイル
（不図示）における、ユーザデータの最初のアドレスと
最後のアドレスとが予め指定されている。最初のアドレ
スから入出力ポート１へユーザデータを入力して（ステ
ップＱ１）、データバス４を介してＥＥＰＲＯＭ制御回
路７内のユーザデータスタックレジスタ７１へユーザデ
ータを転送するとともに（ステップＱ２）、入出力ポー
ト１からのユーザデータをデータバス４を介してＣＰＵ
２の内部レジスタ群２１へ格納する（ステップＱ３）処
理を繰り返すことによって、４バイトデータを格納した
（ステップＱ４）後、ユーザデータスタックレジスタ７
１から４バイトデータをＥＥＰＲＯＭ８内のユーザデー
タレジスタ８１へ転送する（ステップＱ５）。
て、この例の第４の動作例について説明する。この第４
の動作例は、ＥＥＰＲＯＭ８の書き込みが速いため、書
き込みパルス幅内でＥＣＣデータを生成できない場合
に、ＥＥＰＲＯＭ８のＥＣＣデータ領域側に、ファーム
ＲＯＭ５のプログラムに基づくＣＰＵ２の処理によっ
て、書き込みアドレスをインクリメントする、書き込み
アドレスインクリメンタの機能を設ける際の処理方法を
示している。ユーザデータを収容した外部のファイル
（不図示）における、ユーザデータの最初のアドレスと
最後のアドレスとが予め指定されている。最初のアドレ
スから入出力ポート１へユーザデータを入力して（ステ
ップＱ１）、データバス４を介してＥＥＰＲＯＭ制御回
路７内のユーザデータスタックレジスタ７１へユーザデ
ータを転送するとともに（ステップＱ２）、入出力ポー
ト１からのユーザデータをデータバス４を介してＣＰＵ
２の内部レジスタ群２１へ格納する（ステップＱ３）処
理を繰り返すことによって、４バイトデータを格納した
（ステップＱ４）後、ユーザデータスタックレジスタ７
１から４バイトデータをＥＥＰＲＯＭ８内のユーザデー
タレジスタ８１へ転送する（ステップＱ５）。
【００３９】一方、ステップＱ５で最初の４バイトデー
タをＥＥＰＲＯＭ８内のユーザデータレジスタ８１へ転
送したとき、内部レジスタ群２１からデータバス４を介
してユーザデータスタックレジスタ７１に対応するアド
レスのＲＡＭ６の領域へ４バイトデータを格納する（ス
テップＱ６）。そして、データバス４を介してユーザデ
ータスタックアドレスが示すＲＡＭ６の領域から４バイ
トデータを読み出してＣＰＵ２へ転送する（ステップＱ
７）。これによってＣＰＵ２は、４バイトデータからＥ
ＣＣデータを生成して（ステップＱ８）、データバス４
を介してＥＥＰＲＯＭ制御回路７内の対応するアドレス
のＥＣＣデータスタックレジスタ７２へＥＣＣデータを
転送し（ステップＱ９）、さらにＥＥＰＲＯＭ８内のＥ
ＣＣデータレジスタ８２へＥＣＣデータを転送して、ス
タックアドレスをディクリメントする（ステップＱ１
１）処理を繰り返して行う。そして、ＥＥＰＲＯＭ制御
回路７からＥＥＰＲＯＭ８のユーザデータ領域８３とＥ
ＣＣデータ領域８４のアドレスを出力し（ステップＱ１
２）、ＥＥＰＲＯＭ８への書き込みセット信号を出力し
て（ステップＱ１３）書き込みを行い、書き込み完了
（ステップＱ１４）時、書き込みリセット信号を出力し
て（ステップＱ１５）書き込みを終了する処理を、アド
レスを４インクリメントし（ステップＱ１７）ながら繰
り返し実行する。ユーザデータが最終アドレスになった
（ステップＱ１６）とき、ＥＣＣデータスタックレジス
タ７２からＥＥＰＲＯＭ８内のＥＣＣデータレジスタ８
２へＥＣＣデータを転送して、転送終了した（ステップ
Ｑ１８）とき、書き込みセット信号を出力して（ステッ
プＱ１９）ＥＥＰＲＯＭ８のＥＣＣデータ領域８４に対
する書き込みを行って、書き込みが完了した（ステップ
Ｑ２０）とき、書き込みリセット信号を出力する（ステ
ップＱ２１）処理を、ＥＣＣデータ領域８４の最終アド
レスになる（ステップＱ２２）まで行って、処理を終了
する。
タをＥＥＰＲＯＭ８内のユーザデータレジスタ８１へ転
送したとき、内部レジスタ群２１からデータバス４を介
してユーザデータスタックレジスタ７１に対応するアド
レスのＲＡＭ６の領域へ４バイトデータを格納する（ス
テップＱ６）。そして、データバス４を介してユーザデ
ータスタックアドレスが示すＲＡＭ６の領域から４バイ
トデータを読み出してＣＰＵ２へ転送する（ステップＱ
７）。これによってＣＰＵ２は、４バイトデータからＥ
ＣＣデータを生成して（ステップＱ８）、データバス４
を介してＥＥＰＲＯＭ制御回路７内の対応するアドレス
のＥＣＣデータスタックレジスタ７２へＥＣＣデータを
転送し（ステップＱ９）、さらにＥＥＰＲＯＭ８内のＥ
ＣＣデータレジスタ８２へＥＣＣデータを転送して、ス
タックアドレスをディクリメントする（ステップＱ１
１）処理を繰り返して行う。そして、ＥＥＰＲＯＭ制御
回路７からＥＥＰＲＯＭ８のユーザデータ領域８３とＥ
ＣＣデータ領域８４のアドレスを出力し（ステップＱ１
２）、ＥＥＰＲＯＭ８への書き込みセット信号を出力し
て（ステップＱ１３）書き込みを行い、書き込み完了
（ステップＱ１４）時、書き込みリセット信号を出力し
て（ステップＱ１５）書き込みを終了する処理を、アド
レスを４インクリメントし（ステップＱ１７）ながら繰
り返し実行する。ユーザデータが最終アドレスになった
（ステップＱ１６）とき、ＥＣＣデータスタックレジス
タ７２からＥＥＰＲＯＭ８内のＥＣＣデータレジスタ８
２へＥＣＣデータを転送して、転送終了した（ステップ
Ｑ１８）とき、書き込みセット信号を出力して（ステッ
プＱ１９）ＥＥＰＲＯＭ８のＥＣＣデータ領域８４に対
する書き込みを行って、書き込みが完了した（ステップ
Ｑ２０）とき、書き込みリセット信号を出力する（ステ
ップＱ２１）処理を、ＥＣＣデータ領域８４の最終アド
レスになる（ステップＱ２２）まで行って、処理を終了
する。
【００４０】第４の動作例の場合の各データの書き込み
タイミングは、図１９に例示されるようになる。すなわ
ち、ポート１からユーザデータを、４バイトからなるペ
ージ単位に、ページアドレス０，１，２，…，ｎ，…，
最終アドレスの順にＥＥＰＲＯＭ８内のユーザデータレ
ジスタ８１に転送するとともに、これに基づいて生成さ
れたＥＣＣデータを、生成された時点で順次ＥＥＰＲＯ
Ｍ８のＥＣＣデータレジスタ８２に転送する。ユーザデ
ータは書き込みパルスに応じてそのままＥＥＰＲＯＭ８
のユーザデータ領域８３に書き込まれるが、ＥＣＣデー
タに対しては、最初に生成されたＥＣＣアドレス０への
書き込み（１），（２）は、ＥＣＣデータ生成の遅れに
基づくディフォルト値なので書き込みは行われず、次の
ＥＣＣアドレス０への書き込み以降のデータが、書き込
みパルスに応じて、ＥＥＰＲＯＭ８の所定のアドレスの
ＥＣＣデータ領域８４に書き込まれる。
タイミングは、図１９に例示されるようになる。すなわ
ち、ポート１からユーザデータを、４バイトからなるペ
ージ単位に、ページアドレス０，１，２，…，ｎ，…，
最終アドレスの順にＥＥＰＲＯＭ８内のユーザデータレ
ジスタ８１に転送するとともに、これに基づいて生成さ
れたＥＣＣデータを、生成された時点で順次ＥＥＰＲＯ
Ｍ８のＥＣＣデータレジスタ８２に転送する。ユーザデ
ータは書き込みパルスに応じてそのままＥＥＰＲＯＭ８
のユーザデータ領域８３に書き込まれるが、ＥＣＣデー
タに対しては、最初に生成されたＥＣＣアドレス０への
書き込み（１），（２）は、ＥＣＣデータ生成の遅れに
基づくディフォルト値なので書き込みは行われず、次の
ＥＣＣアドレス０への書き込み以降のデータが、書き込
みパルスに応じて、ＥＥＰＲＯＭ８の所定のアドレスの
ＥＣＣデータ領域８４に書き込まれる。
【００４１】この動作例の場合は、ＣＰＵ２によるＥＣ
Ｃデータの生成が、次のＥＣＣデータの書き込みのため
のアドレスのインクリメントまでに間に合わなかったと
きは、ＣＰＵ２はディフォルト値を出力し、ＥＥＰＲＯ
Ｍ制御回路７は、この場合は、ＥＥＰＲＯＭ８のＥＣＣ
領域８４への書き込みを行わないようにする。ディフォ
ルト値としては、例えば最初のＥＣＣデータが生成され
るまではオール１を用い、以後は、前回のＥＣＣデータ
をそのままディフォルト値として出力する。誤り訂正処
理のためにＥＥＰＲＯＭ８のデータを読み出すときは、
同一アドレスから、ユーザデータと、ＥＣＣデータとを
読み出すことによって、対応するユーザデータ部分とＥ
ＣＣデータ部分とを読み出すことができる。
Ｃデータの生成が、次のＥＣＣデータの書き込みのため
のアドレスのインクリメントまでに間に合わなかったと
きは、ＣＰＵ２はディフォルト値を出力し、ＥＥＰＲＯ
Ｍ制御回路７は、この場合は、ＥＥＰＲＯＭ８のＥＣＣ
領域８４への書き込みを行わないようにする。ディフォ
ルト値としては、例えば最初のＥＣＣデータが生成され
るまではオール１を用い、以後は、前回のＥＣＣデータ
をそのままディフォルト値として出力する。誤り訂正処
理のためにＥＥＰＲＯＭ８のデータを読み出すときは、
同一アドレスから、ユーザデータと、ＥＣＣデータとを
読み出すことによって、対応するユーザデータ部分とＥ
ＣＣデータ部分とを読み出すことができる。
【００４２】このようにこの例によれば、ＥＣＣデータ
を作成する際に、外部のソフトウエアによる処理を行う
のでなく、１チップマイクロコンピュータの内部のソフ
トウエアによって処理を行うので、外部からＥＣＣデー
タを書き込む必要がなく、外部からの書き込みデータ量
が少なくなり、したがって、書き込みデータを転送する
際のエラーが減少し、データの信頼性を向上することが
できる。さらにこの場合、ＥＥＰＲＯＭに対して外部か
ら書き込むデータ量が減少することによって、データの
書き込み時間が減少し、生産性が向上する。ＥＥＰＲＯ
Ｍにデータ書き込む外部装置の実装メモリは、ＥＣＣデ
ータの分を必要とせず、書き込もうとするユーザデータ
の分だけあればよいので、この外部装置のコストの負担
が少ない。
を作成する際に、外部のソフトウエアによる処理を行う
のでなく、１チップマイクロコンピュータの内部のソフ
トウエアによって処理を行うので、外部からＥＣＣデー
タを書き込む必要がなく、外部からの書き込みデータ量
が少なくなり、したがって、書き込みデータを転送する
際のエラーが減少し、データの信頼性を向上することが
できる。さらにこの場合、ＥＥＰＲＯＭに対して外部か
ら書き込むデータ量が減少することによって、データの
書き込み時間が減少し、生産性が向上する。ＥＥＰＲＯ
Ｍにデータ書き込む外部装置の実装メモリは、ＥＣＣデ
ータの分を必要とせず、書き込もうとするユーザデータ
の分だけあればよいので、この外部装置のコストの負担
が少ない。
【００４３】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、この発明
の適用は、１チップマイクロコンピュータに限られるも
のでなく、ＥＥＰＲＯＭを内蔵してプログラムを外部的
に格納するコンピュータに対して、一般的に応用可能な
のもである。
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、この発明
の適用は、１チップマイクロコンピュータに限られるも
のでなく、ＥＥＰＲＯＭを内蔵してプログラムを外部的
に格納するコンピュータに対して、一般的に応用可能な
のもである。
【００４４】
【発明の効果】以上説明したように、この発明の構成に
よれば、ＥＥＰＲＯＭにＥＣＣデータを付加したデータ
からなるプログラムを格納して、プログラム読み出し時
誤り訂正を行う１チップマイクロコンピュータ等におい
て、１チップマイクロコンピュータ等の内部でＥＣＣデ
ータを生成するようにしたので、外部的にＥＣＣデータ
を生成して付加する場合と比べて、ユーザの負担が大幅
に減少する。また、ＥＣＣデータ作成のために、作成し
たＥＣＣデータを一旦格納する外部メモリを必要としな
いので、システム的に装置のコストを低減できる。さら
に、ＥＥＰＲＯＭに対して、ユーザデータとＥＣＣデー
タとを同時に書き込むので、ＥＣＣデータを外部メモリ
から書き込む場合と比べて、ＥＥＰＲＯＭに対するデー
タ書き込み時間を低減することができる。
よれば、ＥＥＰＲＯＭにＥＣＣデータを付加したデータ
からなるプログラムを格納して、プログラム読み出し時
誤り訂正を行う１チップマイクロコンピュータ等におい
て、１チップマイクロコンピュータ等の内部でＥＣＣデ
ータを生成するようにしたので、外部的にＥＣＣデータ
を生成して付加する場合と比べて、ユーザの負担が大幅
に減少する。また、ＥＣＣデータ作成のために、作成し
たＥＣＣデータを一旦格納する外部メモリを必要としな
いので、システム的に装置のコストを低減できる。さら
に、ＥＥＰＲＯＭに対して、ユーザデータとＥＣＣデー
タとを同時に書き込むので、ＥＣＣデータを外部メモリ
から書き込む場合と比べて、ＥＥＰＲＯＭに対するデー
タ書き込み時間を低減することができる。
【００４５】また、従来のようにＥＣＣデータの生成を
論理回路で構成したＥＣＣデータ生成回路で行う場合と
異なり、ＥＣＣデータの生成用のファームＲＯＭを追加
するだけでよいので、回路規模が大幅に増加することが
なく、１チップマイクロコンピュータのチップサイズを
増大させることもない。また、ＥＣＣデータの生成処理
は、プログラム格納時にのみ動作し、通常のプログラム
実行時には、ＥＣＣデータの生成処理のファームＲＯＭ
は動作しない。また、プログラム実行時には、論理回路
で構成した誤り訂正回路を用いて誤りの検出と訂正の処
理を行うので、通常のプログラム処理速度を低下させる
ことはない。
論理回路で構成したＥＣＣデータ生成回路で行う場合と
異なり、ＥＣＣデータの生成用のファームＲＯＭを追加
するだけでよいので、回路規模が大幅に増加することが
なく、１チップマイクロコンピュータのチップサイズを
増大させることもない。また、ＥＣＣデータの生成処理
は、プログラム格納時にのみ動作し、通常のプログラム
実行時には、ＥＣＣデータの生成処理のファームＲＯＭ
は動作しない。また、プログラム実行時には、論理回路
で構成した誤り訂正回路を用いて誤りの検出と訂正の処
理を行うので、通常のプログラム処理速度を低下させる
ことはない。
【００４６】また、通常、ＥＥＰＲＯＭにデータを書き
込む場合、ＲＡＭに比べて数１００倍〜数１０００倍の
書き込み時間を必要とする。この発明では、外部から受
け取るユーザデータを複数バイトまとめてＥＥＰＲＯＭ
に書き込んだり、複数バイトのユーザデータとＥＣＣデ
ータとをまとめてＥＥＰＲＯＭに書き込むようにしたの
で、ユーザデータを高速に受信でき、また書き込み時間
を利用してＥＣＣデータを計算することが同時並行的に
処理可能になる。
込む場合、ＲＡＭに比べて数１００倍〜数１０００倍の
書き込み時間を必要とする。この発明では、外部から受
け取るユーザデータを複数バイトまとめてＥＥＰＲＯＭ
に書き込んだり、複数バイトのユーザデータとＥＣＣデ
ータとをまとめてＥＥＰＲＯＭに書き込むようにしたの
で、ユーザデータを高速に受信でき、また書き込み時間
を利用してＥＣＣデータを計算することが同時並行的に
処理可能になる。
【図１】この発明の一実施例である１チップマイクロコ
ンピュータの電気的構成を示す図である。
ンピュータの電気的構成を示す図である。
【図２】ＥＥＰＲＯＭ制御回路の構成例を示す図であ
る。
る。
【図３】データラッチ選択制御回路の構成例を示す図で
ある。
ある。
【図４】書き込み信号生成回路の構成例を示す図であ
る。
る。
【図５】書き込み信号生成回路の動作タイミングを示す
図である。
図である。
【図６】この例の第１の動作処理手順を示すフローチャ
ートである。
ートである。
【図７】この例の第１の動作処理手順を示すフローチャ
ートである。
ートである。
【図８】第１の動作例における書き込み時のタイミング
チャートを示す図である。
チャートを示す図である。
【図９】この例の第２の動作処理手順を示すフローチャ
ートである。
ートである。
【図１０】この例の第２の動作処理手順を示すフローチ
ャートである。
ャートである。
【図１１】書き込み時ＥＣＣアドレスをシフトする場合
のタイミングチャートを示す図である。
のタイミングチャートを示す図である。
【図１２】書き込み時ＥＣＣアドレスをシフトする場合
のＥＥＰＲＯＭアドレス生成回路の構成例を示す図であ
る。
のＥＥＰＲＯＭアドレス生成回路の構成例を示す図であ
る。
【図１３】この例の第３の動作例のフローチャートを示
す図である。
す図である。
【図１４】この例の第３の動作例のフローチャートを示
す図(2) である。
す図(2) である。
【図１５】読み出し時ＥＣＣアドレスをシフトする場合
のタイミングチャートを示す図である。
のタイミングチャートを示す図である。
【図１６】読み出し時ＥＣＣアドレスをシフトする場合
のＥＥＰＲＯＭアドレス生成回路の構成例を示す図であ
る。
のＥＥＰＲＯＭアドレス生成回路の構成例を示す図であ
る。
【図１７】この例の第４の動作処理手順を示すフローチ
ャートである。
ャートである。
【図１８】この例の第４の動作処理手順を示すフローチ
ャートである。
ャートである。
【図１９】第４の動作例における書き込み時のタイミン
グチャートを示す図である。
グチャートを示す図である。
【図２０】ＥＥＰＲＯＭにおける従来のＥＣＣデータの
生成・付加方法を説明するための説明図である。
生成・付加方法を説明するための説明図である。
１ 入出力ポート ２ ＣＰＵ ２１ 内部レジスタ群 ３ アドレスバス ４ データバス ５ ファームＲＯＭ（記憶手段） ６ ＲＡＭ ７ ＥＥＰＲＯＭ制御回路（制御手段） ７１ ユーザデータスタックレジスタ ７２ ＥＣＣデータスタックレジスタ ８ ＥＥＰＲＯＭ ８１ ユーザデータレジスタ ８２ ＥＣＣデータレジスタ ８３ ユーザデータ領域 ８４ ＥＣデータ領域 ９ 誤り訂正回路 １０ データ選択回路
Claims (10)
- 【請求項１】 ユーザデータと該ユーザデータに対応す
るＥＣＣデータとを格納するＥＥＰＲＯＭを備え、該ユ
ーザデータとＥＣＣデータとから誤り訂正を行ったユー
ザデータを発生するように構成されている１チップマイ
クロコンピュータにおいて、 ユーザデータからＥＣＣデータを生成するためのプログ
ラムを格納した記憶手段と、前記ＥＥＰＲＯＭに対する
ユーザデータとＥＣＣデータとの書き込みを制御する制
御手段とを備え、ＣＰＵがユーザデータから該記憶手段
のプログラムによって生成したＥＣＣデータともとのユ
ーザデータとを、前記制御手段の制御に応じて前記ＥＥ
ＰＲＯＭのユーザデータ領域とＥＣＣデータ領域とに格
納し、該ユーザデータ領域のユーザデータとＥＣＣ領域
のＥＣＣデータとを読み出して誤り訂正の処理を順次行
うように構成されてなることを特徴とする１チップマイ
クロコンピュータ。 - 【請求項２】 外部から前記ＣＰＵの内部レジスタへ順
次所定量のユーザデータを格納するステップと、前記Ｅ
ＥＰＲＯＭ内のユーザデータレジスタへ前記所定量ずつ
ユーザデータを転送するステップと、前記ＣＰＵが格納
されている所定量のユーザデータからＥＣＣデータを生
成するステップと、前記ＥＥＰＲＯＭ内のＥＣＣデータ
レジスタへ該ＥＣＣデータを転送するステップと、該ユ
ーザデータレジスタのユーザデータとＥＣＣデータレジ
スタのＥＣＣデータとを、それぞれ前記ＥＥＰＲＯＭの
同じアドレスのユーザデータ領域とＥＣＣデータ領域と
に書き込むステップとを順次実行し、 該ＥＥＰＲＯＭの同じアドレスのユーザデータとＥＣＣ
データとを読み出して誤り訂正の処理を順次行うように
構成されていることを特徴とする請求項１記載の１チッ
プマイクロコンピュータ。 - 【請求項３】 外部から前記制御手段内のユーザデータ
スタックレジスタに所定量のユーザデータを格納するス
テップと、外部から前記ＣＰＵの内部レジスタへ所定量
のユーザデータを格納するステップと、最初の処理サイ
クルにおいて、最初のアドレスのユーザデータを前記制
御手段内のユーザデータレジスタに転送するステップ
と、該ユーザデータレジスタのユーザデータを前記ＥＥ
ＰＲＯＭ内のユーザデータ領域に格納するステップとを
実行し、次の処理サイクル以降において、前記ＣＰＵが
前回の処理サイクルで格納されている所定量のユーザデ
ータからＥＣＣデータを生成するステップと、前記制御
手段内のＥＣＣデータスタックレジスタに該ＥＣＣデー
タを転送するステップと、前記ＥＥＰＲＯＭ内のユーザ
データレジスタにユーザデータを転送するとともにＥＣ
Ｃデータレジスタに該ＥＣＣデータを転送するステップ
と、ＥＥＰＲＯＭのＥＣＣデータ領域に対する書き込み
アドレスを−１するステップと、前記ユーザデータレジ
スタのユーザデータとＥＣＣデータレジスタのＥＣＣデ
ータとを、それぞれ前記ＥＥＰＲＯＭのユーザデータ領
域とＥＣＣデータ領域とに書き込むステップとを繰り返
して実行し、 最後の処理サイクルにおいて、前記ＣＰＵが前回の処理
サイクルにおいて格納されている所定量のユーザデータ
からＥＣＣデータを生成するステップと、制御手段内の
ＥＣＣデータスクックレジスタに該ＥＣＣデータを転送
するステップと、前記ＥＥＰＲＯＭ内のＥＣＣデータレ
ジスタに該ＥＣＣデータを転送するステップと、前記Ｅ
ＥＰＲＯＭ内のＥＣＣデータ領域に対する書き込みアド
レスを−１するステップと、該ＥＣＣデータレジスタの
ＥＣＣデータを前記ＥＥＰＲＯＭのＥＣＣデータ領域に
書き込むステップとを実行し、 該ＥＥＰＲＯＭの同じアドレスのユーザデータとＥＣＣ
データとを読み出して誤り訂正の処理を順次行うように
構成されていることを特徴とする請求項１記載の１チッ
プマイクロコンピュータ。 - 【請求項４】 外部から前記制御手段内のユーザデータ
スタックレジスタに所定量のユーザデータを格納するス
テップと、外部から前記ＣＰＵの内部レジスタへ所定量
のユーザデータを格納するステップと、最初の処理サイ
クルにおいて、最初のアドレスのユーザデータを前記制
御手段内のユーザデータレジスタに転送するステップ
と、該ユーザデータレジスタのユーザデータを前記ＥＥ
ＰＲＯＭ内のユーザデータ領域に格納するステップとを
実行し、次の処理サイクル以降において、前記ＣＰＵが
前回の処理サイクルで格納されている所定量のユーザデ
ータからＥＣＣデータを生成するステップと、前記制御
手段内のＥＣＣデータスタックレジスタに該ＥＣＣデー
タを転送するステップと、前記ＥＥＰＲＯＭ内のユーザ
データレジスタにユーザデータを転送するとともにＥＣ
Ｃデータレジスタに該ＥＣＣデータを転送するステップ
と、前記ユーザデータレジスタのユーザデータと前記Ｅ
ＣＣデータレジスタのＥＣＣデータとを、それぞれ前記
ＥＥＰＲＯＭのユーザデータ領域とＥＣＣデータ領域と
に書き込むステップとを繰り返して実行し、 最後の処理サイクルにおいて、前記ＣＰＵが前回の処理
サイクルにおいて格納されている所定量のユーザデータ
からＥＣＣデータを生成するステップと、制御手段内の
ＥＣＣデータスクックレジスタに該ＥＣＣデータを転送
するステップと、前記ＥＥＰＲＯＭ内のＥＣＣデータレ
ジスタに該ＥＣＣデータを転送するステップと、該ＥＣ
ＣデータレジスタのＥＣＣデータを前記ＥＥＰＲＯＭの
ＥＣＣデータ領域に書き込むステップとを実行し、該Ｅ
ＥＰＲＯＭのユーザデータと該ユーザデータのアドレス
に＋１したアドレスのＥＣＣデータとを読み出して誤り
訂正の処理を順次行うように構成されていることを特徴
とする請求項１記載の１チップマイクロコンピュータ。 - 【請求項５】 外部から前記制御手段内のスタックレジ
スタへ順次所定量のユーザデータを転送するステップ
と、前記ＣＰＵの内部レジスタへ順次所定量のユーザデ
ータを格納するステップと、該所定量のユーザデータを
ＥＥＰＲＯＭ内のユーザデータレジスタに転送するステ
ップと、前記スタックレジスタのユーザデータを該スタ
ックアドレスに対応するＲＡＭ領域に格納するステップ
とを実行するとともに、前記ＣＰＵが該ＲＡＭ領域のデ
ータからＥＣＣデータを生成するステップと、該ＥＣＣ
データをＥＥＰＲＯＭ内のＥＣＣデータレジスタに転送
するステップとを繰り返して実行し、 前記制御手段から前記ＥＥＰＲＯＭのユーザデータ領域
のアドレスとＥＣＣデータ領域のアドレスとを出力する
ステップと、前記ユーザデータレジスタのユーザデータ
とＥＣＣデータレジスタのＥＣＣデータとをＥＥＰＲＯ
Ｍのユーザデータ領域とＥＣＣデータ領域のそれぞれの
指定アドレスに格納するステップとを繰り返して実行
し、該ＥＥＰＲＯＭの同じアドレスのユーザデータとＥ
ＣＣデータとを読み出して誤り訂正の処理を順次行うよ
うに構成されていることを特徴とする請求項１記載の１
チップマイクロコンピュータ。 - 【請求項６】 ユーザデータと該ユーザデータに対応す
るＥＣＣデータとを格納するＥＥＰＲＯＭを備え、該ユ
ーザデータとＥＣＣデータとから誤り訂正を行ったユー
ザデータを発生するように構成されている１チップマイ
クロコンピュータにおいて、ユーザデータからＥＣＣデ
ータを生成するためのプログラムを内蔵し、該プログラ
ムを用いて入力ユーザデータから対応するＥＣＣデータ
を生成する処理を装置内部において行うようにしたこと
を特徴とする１チップマイクロコンピュータ。 - 【請求項７】 外部から順次所定量のユーザデータを入
力して、前記ＣＰＵが順次該所定量のユーザデータから
ＥＣＣデータを生成し、前記ユーザデータと対応するＥ
ＣＣデータとを、それぞれ前記ＥＥＰＲＯＭの同じアド
レスのユーザデータ領域とＥＣＣデータ領域とに書き込
むとともに、該ＥＥＰＲＯＭの同じアドレスのユーザデ
ータとＥＣＣデータとを読み出して誤り訂正の処理を順
次行うように構成されていることを特徴とする請求項６
記載の１チップマイクロコンピュータ。 - 【請求項８】 外部から順次所定量のユーザデータを入
力して、前記ＣＰＵが順次該所定量のユーザデータから
１処理サイクル後までにＥＣＣデータを生成し、前記ユ
ーザデータと対応する１処理サイクル後のＥＣＣデータ
とを、それぞれ前記ＥＥＰＲＯＭのユーザデータ領域と
−１したアドレスのＥＣＣデータ領域とに書き込むとと
もに、該ＥＥＰＲＯＭの同じアドレスのユーザデータと
ＥＣＣデータとを読み出して誤り訂正の処理を順次行う
ように構成されていることを特徴とする請求項６記載の
１チップマイクロコンピュータ。 - 【請求項９】 外部から順次所定量のユーザデータを入
力して、前記ＣＰＵが順次該所定量のユーザデータから
１処理サイクル後までにＥＣＣデータを生成し、前記ユ
ーザデータと対応する１処理サイクル後のＥＣＣデータ
とを、それぞれ前記ＥＥＰＲＯＭの同じアドレスのユー
ザデータ領域とＥＣＣデータ領域とに書き込むととも
に、該ＥＥＰＲＯＭのユーザデータと＋１したアドレス
のＥＣＣデータとを読み出して誤り訂正の処理を順次行
うように構成されていることを特徴とする請求項６記載
の１チップマイクロコンピュータ。 - 【請求項１０】 外部から順次所定量のユーザデータを
入力して、前記ＣＰＵが逐次該所定量のユーザデータか
らＥＣＣデータを生成するとともに、次のユーザデータ
の入力時までにＥＣＣデータの生成を終了しないときは
無効データを出力し、前記ユーザデータと対応する有効
なＥＣＣデータとを、それぞれ前記ＥＥＰＲＯＭの同じ
アドレスのユーザデータ領域とＥＣＣデータ領域とに書
き込むとともに、該ＥＥＰＲＯＭの同じアドレスのユー
ザデータとＥＣＣデータとを読み出して誤り訂正の処理
を順次行うように構成されていることを特徴とする請求
項６記載の１チップマイクロコンピュータ。
Priority Applications (4)
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|---|---|---|---|
| JP09728798A JP3230485B2 (ja) | 1998-04-09 | 1998-04-09 | １チップマイクロコンピュータ |
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| DE19916120A DE19916120A1 (de) | 1998-04-09 | 1999-04-09 | Ein-Chip-Mikrocomputer, der ECC-Daten intern erzeugen kann |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP09728798A JP3230485B2 (ja) | 1998-04-09 | 1998-04-09 | １チップマイクロコンピュータ |
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-
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