CN111858429A - 一种axi4转avalon总线的方法、装置、终端及存储介质 - Google Patents
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Abstract
本发明公开一种axi4转avalon总线的方法、装置、终端及存储介质，包括axi4_st接口转avalon_st接口，将axi4_st接口的last接口、valid接口、ready接口的组合逻辑分别赋予avalon_st接口的eop接口、valid接口、ready接口；将axi4_st接口的data接口高低位逻辑处理为avalon_st接口的data接口高低位逻辑后，以时序逻辑将axi4_st接口的data接口信号赋予avalon_st接口的data接口信号；将axi4_st接口的keep接口信号按预设规则转换后赋予avalon_st接口的empty接口；将axi4_st接口数据包中第一个valid信号作为avalon_st接口的sop信号。本发明实现跨平台设计时，只规划axi4接口，在需要avalon总线时，调用该方法，直接将axi4总线转为avalon总线协议，减少接口调试工作，提高开发效率，更高效快速的验证功能代码在多平台的性能。
Description
技术领域
本发明涉及总线转换领域，具体涉及一种axi4转avalon总线的方法、装置、终端及存储介质。
背景技术
目前，使用较多的FPGA芯片开发平台包括BLOCK DESIGN和QSYS平台，BLOCKDESIGN平台采用标准AXI总线，QSYS平台使用的为标准的Avalon总线，所以在跨平台设计或调用模块时带来了总线不统一，无法互联的问题。如果考虑多平台通用设计，代码模块则需考虑两种总线接口，或是跨平台调用已有功能模块时，还需修改代码匹配总线接口，会大大的增加开发、调试工作量。
发明内容
为解决上述问题，本发明提供一种axi4转avalon总线的方法、装置、终端及存储介质，实现axi4总线转avalon总线，支持跨平台互联。
本发明的技术方案是：一种axi4转avalon总线的方法，包括axi4_st接口转avalon_st接口的方法；
axi4_st接口包括data接口、valid接口、keep接口、last接口和ready接口；
avalon_st接口包括sop接口、date接口、eop接口、empty接口、valid接口和ready接口；
该axi4_st接口转avalon_st接口的方法包括以下步骤：
将axi4_st接口的last接口的组合逻辑赋予avalon_st接口的eop接口；
将axi4_st接口的valid接口的组合逻辑赋予avalon_st接口的valid接口；
将axi4_st接口的ready接口的组合逻辑赋予avalon_st接口的ready接口；
将axi4_st接口的data接口高低位逻辑处理为avalon_st接口的data接口高低位逻辑后，以时序逻辑将axi4_st接口的data接口信号赋予avalon_st接口的data接口信号；
将axi4_st接口的keep接口信号按预设规则转换后赋予avalon_st接口的empty接口；
将axi4_st接口数据包中第一个valid信号作为avalon_st接口的sop信号。
进一步地，将axi4_st接口的data接口高低位逻辑处理为avalon_st接口的data接口高低位逻辑，具体为：
将axi4_st接口的data接口数据的最高字节放入avalon_st接口的data接口的最低字节，次高字节放入次低字节，以此类推。
进一步地，还包括axi4_mm总线转为avalon_mm总线的方法，具体包括以下步骤：
对于读地址操作，根据axi4_mm总线读地址、读取长度、读取有效指令，组帧打包打入异步FIFO中，在异步异步FIFO中取出整帧的指令数据；根据avalon_mm总线各个信号的时序关系，拆解所取出指令数据帧重新为avalon的指令数据，输出给对接avalon_mm总线端口数据模块，完成axi4_mm总线到avalon_mm总线读地址操作；
对于读数据操作，avalon_mm总线接收到读地址信息后，avalon_mm总线对应接口模块将内存地址反馈到总线控制器中，将反馈回的数据和指令组帧结果压入异步FIFO中，等待axi4_mm总线的rready信号就绪后，依据axi4_mm总线的时序关系将异步FIFO中的数据和指令组帧取出反馈给axi4_mm总线对应axi4_rdata、axi4_rdatavalid信号中。
进一步地，axi4_mm总线转为avalon_mm总线的方法还包括以下步骤：
对于写地址操作，根据axi4_mm总线写地址、写有效指令、写猝发长度信息，组帧打包压入异步FIFO中，根据avalon_mm总线avalon_mm_waitrequest信号，将异步FIFO的地址信息取出，依据avalon_mm协议的时序关系拆解重组信息，完成avalon_mm总线写地址的操作转换；
对于写数据操作，根据axi4_mm总线写有效指令、写数据及写结束信息，将axi4_mm总线端的指令信息、数据及结束信息组帧打包压入异步FIFO中，依据avalon_mm总线对接模块的就绪情况，决定是否在异步FIFO的端口中将数据取出，依据avalon_mm总线写数据各信号的时序关系，将组帧的数据拆解分发给写数据通道的各个接口中，完成写数据接口的转换。
本发明的技术方案还包括一种axi4转avalon总线的装置，包括axi4_st接口转avalon_st接口模块；
axi4_st接口包括data接口、valid接口、keep接口、last接口和ready接口；
avalon_st接口包括sop接口、date接口、eop接口、empty接口、valid接口和ready接口；
axi4_st接口转avalon_st接口模块包括，
第一转换单元：将axi4_st接口的last接口的组合逻辑赋予avalon_st接口的eop接口；
第二转换单元：将axi4_st接口的valid接口的组合逻辑赋予avalon_st接口的valid接口；
第三转换单元：将axi4_st接口的ready接口的组合逻辑赋予avalon_st接口的ready接口；
第四转换单元：将axi4_st接口的data接口高低位逻辑处理为avalon_st接口的data接口高低位逻辑后，以时序逻辑将axi4_st接口的data接口信号赋予avalon_st接口的data接口信号；
第五转换单元：将axi4_st接口的keep接口信号按预设规则转换后赋予avalon_st接口的empty接口；
第六转换单元：将axi4_st接口数据包中第一个valid信号作为avalon_st接口的sop信号。
进一步地，第四转换单元将axi4_st接口的data接口高低位逻辑处理为avalon_st接口的data接口高低位逻辑，具体为：
将axi4_st接口的data接口数据的最高字节放入avalon_st接口的data接口的最低字节，次高字节放入次低字节，以此类推。
进一步地，该装置还包括axi4_mm总线转avalon_mm总线模块，该模块包括，
读地址操作单元：根据axi4_mm总线读地址、读取长度、读取有效指令，组帧打包打入异步FIFO中，在异步异步FIFO中取出整帧的指令数据；根据avalon_mm总线各个信号的时序关系，拆解所取出指令数据帧重新为avalon的指令数据，输出给对接avalon_mm总线端口数据模块，完成axi4_mm总线到avalon_mm总线读地址操作；
读数据操作单元：avalon_mm总线接收到读地址信息后，avalon_mm总线对应接口模块将内存地址反馈到总线控制器中，将反馈回的数据和指令组帧结果压入异步FIFO中，等待axi4_mm总线的rready信号就绪后，依据axi4_mm总线的时序关系将异步FIFO中的数据和指令组帧取出反馈给axi4_mm总线对应axi4_rdata、axi4_rdatavalid信号中。
进一步地， axi4_mm总线转avalon_mm总线模块还包括，
写地址操作单元：根据axi4_mm总线写地址、写有效指令、写猝发长度信息，组帧打包压入异步FIFO中，根据avalon_mm总线avalon_mm_waitrequest信号，将异步FIFO的地址信息取出，依据avalon_mm协议的时序关系拆解重组信息，完成avalon_mm总线写地址的操作转换；
写数据操作单元：根据axi4_mm总线写有效指令、写数据及写结束信息，将axi4_mm总线端的指令信息、数据及结束信息组帧打包压入异步FIFO中，依据avalon_mm总线对接模块的就绪情况，决定是否在异步FIFO的端口中将数据取出，依据avalon_mm总线写数据各信号的时序关系，将组帧的数据拆解分发给写数据通道的各个接口中，完成写数据接口的转换。
本发明的技术方案还包括一种终端，包括：
处理器；
用于存储处理器的执行指令的存储器；
其中，所述处理器被配置为执行上述的方法。
本发明的技术方案还包括一种存储有计算机程序的计算机可读存储介质，其特征在于，该程序被处理器执行时实现如上述的方法。
本发明提供的一种axi4转avalon总线的方法、装置、终端及存储介质，实现跨平台设计时，只规划axi4接口，在需要avalon总线时，调用该方法，直接将axi4总线转为avalon总线协议，减少接口调试工作，提高开发效率，更高效快速的验证功能代码在多平台的性能。
附图说明
图1是本发明具体实施例一axi4_st接口转avalon_st接口方法流程示意图。
图2是本发明具体实施例二结构示意框图。
具体实施方式
下面结合附图并通过具体实施例对本发明进行详细阐述，以下实施例是对本发明的解释，而本发明并不局限于以下实施方式。
实施例一
本实施例提供一种axi4转avalon总线的方法，在FPGA设计中，常用的axi4总线接口为axi4_st（即axi4_stream）、axi4_mm类型，avalon总线包括avalon_st、avalon_mm类型，因此本方法涉及axi4_st接口转avalon_st接口的方法和axi4_mm总线转为avalon_mm总线的方法。
axi4_st接口包括以下接口：
data：数据通道；
valid：数据有效标识；
keep：数据有效位置；
last：数据包结束标志；
ready：接收该总线设备是否处于就绪状态。
avalon_st接口包括以下接口：
startofpacket（sop）：数据包起始标志；
data：数据通道；
endofpacket（eop）：数据包结束标志；
empty：数据中无效字节位置；
valid：数据有效标识；
ready：接收该总线设备是否处于就绪状态。
avalon_st与axi4_st总线接口具有较大相似性，因此只需在部分接口做相关转换逻辑即可完成转换工作。
如图1所示，本实施例axi4_st接口转avalon_st接口的方法包括以下步骤：
S101，将axi4_st接口的last接口的组合逻辑赋予avalon_st接口的eop接口；
S102，将axi4_st接口的valid接口的组合逻辑赋予avalon_st接口的valid接口；
S103，将axi4_st接口的ready接口的组合逻辑赋予avalon_st接口的ready接口；
S104，将axi4_st接口的data接口高低位逻辑处理为avalon_st接口的data接口高低位逻辑后，以时序逻辑将axi4_st接口的data接口信号赋予avalon_st接口的data接口信号；
S105，将axi4_st接口的keep接口信号按预设规则转换后赋予avalon_st接口的empty接口；
S106，将axi4_st接口数据包中第一个valid信号作为avalon_st接口的sop信号。
需要说明的是，axi4_st接口和avalon_st接口数据通道输入高低位逻辑相反，需将axi4_data以字节为单位高低位取反。即步骤S4中将axi4_st接口的data接口高低位逻辑处理为avalon_st接口的data接口高低位逻辑，具体为：
将axi4_st接口的data接口数据的最高字节放入avalon_st接口的data接口的最低字节，次高字节放入次低字节，以此类推。
完成上述转换后，以时序逻辑将axi4_st_data信号赋予avalon_st_data。
对于keep接口和empty接口，empty代表无效字节，且是按十进制数据来表明字节无效位置，keep代表有效数据位置，且是按2进制每bit对应数据响应byte。因此需要做一个转换逻辑。如64bit数据的empty为3’d0，代表该无效数据为0，则转换为keep为8’hff。64bit数据的empty为3’d1，代表该数据无效数据位置为最低byte位，则转换为keep为8’h7f。
另外，本方法还包括axi4_mm总线转为avalon_mm总线的方法。axi4_mm总线包含5个通道，分别为读地址通道、读数据通道、写地址通道、写数据通道、写响应通道。avalon_mm总线为一组总线，其中读写指令和读写数据通道分离，读写操作地址总线共享。
本方法将axi4的5个通道的信息存储、拆解重组在avalon_mm总线中，下文将转换过程拆解为读、写操作来具体说明。
axi4_mm总线转为avalon_mm总线的方法，具体包括以下步骤：
S201，对于读地址操作，根据axi4_mm总线读地址、读取长度、读取有效指令，组帧打包打入异步FIFO中，在异步FIFO中取出整帧的指令数据；根据avalon_mm总线各个信号的时序关系，拆解所取出指令数据帧重新为avalon的指令数据，输出给对接avalon_mm总线端口数据模块，完成axi4_mm总线到avalon_mm总线读地址操作。需要说明的是，根据对接设备提供的axi4_arready信号情况，在在异步FIFO中取出整帧的指令数据。
S202，对于读数据操作，avalon_mm总线接收到读地址信息后，avalon_mm总线对应接口模块将内存地址反馈到总线控制器中，将反馈回的数据和指令组帧结果压入异步FIFO中，等待axi4_mm总线的rready信号就绪后，依据axi4_mm总线的时序关系将异步FIFO中的数据和指令组帧取出反馈给axi4_mm总线对应axi4_rdata、axi4_rdatavalid信号中。
S203，对于写地址操作，根据axi4_mm总线写地址、写有效指令、写猝发长度信息，组帧打包压入异步FIFO中，根据avalon_mm总线avalon_mm_waitrequest信号，将异步FIFO的地址信息取出，依据avalon_mm协议的时序关系拆解重组信息，完成avalon_mm总线写地址的操作转换。
S204，对于写数据操作，根据axi4_mm总线写有效指令、写数据及写结束信息，将axi4_mm总线端的指令信息、数据及结束信息组帧打包压入异步FIFO中，依据avalon_mm总线对接模块的就绪情况，决定是否在异步FIFO的端口中将数据取出，依据avalon_mm总线写数据各信号的时序关系，将组帧的数据拆解分发给写数据通道的各个接口中，完成写数据接口的转换。
需要说明的是，axi4_mm总线的其他配置工作，可以根据实际需求，配置为固定模式或参数。
实施例二
如图2所示，基于实施例一，本实施例提供一种axi4转avalon总线的装置，包括axi4_st接口转avalon_st接口模块1和axi4_mm总线转avalon_mm总线模块2。
axi4_st接口包括data接口、valid接口、keep接口、last接口和ready接口；avalon_st接口包括sop接口、date接口、eop接口、empty接口、valid接口和ready接口。
其中，axi4_st接口转avalon_st接口模块1包括以下功能单元。
第一转换单元101：将axi4_st接口的last接口的组合逻辑赋予avalon_st接口的eop接口；
第二转换单元102：将axi4_st接口的valid接口的组合逻辑赋予avalon_st接口的valid接口；
第三转换单元103：将axi4_st接口的ready接口的组合逻辑赋予avalon_st接口的ready接口；
第四转换单元104：将axi4_st接口的data接口高低位逻辑处理为avalon_st接口的data接口高低位逻辑后，以时序逻辑将axi4_st接口的data接口信号赋予avalon_st接口的data接口信号；
第五转换单元105：将axi4_st接口的keep接口信号按预设规则转换后赋予avalon_st接口的empty接口；
第六转换单元106：将axi4_st接口数据包中第一个valid信号作为avalon_st接口的sop信号。
需要说明的是，axi4_st接口和avalon_st接口数据通道输入高低位逻辑相反，需将axi4_data以字节为单位高低位取反。第四转换单元104将axi4_st接口的data接口高低位逻辑处理为avalon_st接口的data接口高低位逻辑，具体为：
将axi4_st接口的data接口数据的最高字节放入avalon_st接口的data接口的最低字节，次高字节放入次低字节，以此类推。
完成上述转换后，以时序逻辑将axi4_st_data信号赋予avalon_st_data。
对于keep接口和empty接口，empty代表无效字节，且是按十进制数据来表明字节无效位置，keep代表有效数据位置，且是按2进制每bit对应数据响应byte。因此需要做一个转换逻辑。如64bit数据的empty为3’d0，代表该无效数据为0，则转换为keep为8’hff。64bit数据的empty为3’d1，代表该数据无效数据位置为最低byte位，则转换为keep为8’h7f。
本装置还包括axi4_mm总线转avalon_mm总线模块2。axi4_mm总线包含5个通道，分别为读地址通道、读数据通道、写地址通道、写数据通道、写响应通道。avalon_mm总线为一组总线，其中读写指令和读写数据通道分离，读写操作地址总线共享。
axi4_mm总线转avalon_mm总线模块2包括以下功能单元。
读地址操作单元201：根据axi4_mm总线读地址、读取长度、读取有效指令，组帧打包打入异步FIFO中，在异步异步FIFO中取出整帧的指令数据；根据avalon_mm总线各个信号的时序关系，拆解所取出指令数据帧重新为avalon的指令数据，输出给对接avalon_mm总线端口数据模块，完成axi4_mm总线到avalon_mm总线读地址操作。
读数据操作单元202：avalon_mm总线接收到读地址信息后，avalon_mm总线对应接口模块将内存地址反馈到总线控制器中，将反馈回的数据和指令组帧结果压入异步FIFO中，等待axi4_mm总线的rready信号就绪后，依据axi4_mm总线的时序关系将异步FIFO中的数据和指令组帧取出反馈给axi4_mm总线对应axi4_rdata、axi4_rdatavalid信号中。
写地址操作单元203：根据axi4_mm总线写地址、写有效指令、写猝发长度信息，组帧打包压入异步FIFO中，根据avalon_mm总线avalon_mm_waitrequest信号，将异步FIFO的地址信息取出，依据avalon_mm协议的时序关系拆解重组信息，完成avalon_mm总线写地址的操作转换。
写数据操作单元204：根据axi4_mm总线写有效指令、写数据及写结束信息，将axi4_mm总线端的指令信息、数据及结束信息组帧打包压入异步FIFO中，依据avalon_mm总线对接模块的就绪情况，决定是否在异步FIFO的端口中将数据取出，依据avalon_mm总线写数据各信号的时序关系，将组帧的数据拆解分发给写数据通道的各个接口中，完成写数据接口的转换。
实施例三
本实施例提供一种终端，该终端包括处理器和存储器。
存储器用于存储处理器的执行指令。存储器可以由任何类型的易失性或非易失性存储终端或者它们的组合实现，如静态随机存取存储器（SRAM），电可擦除可编程只读存储器（EEPROM），可擦除可编程只读存储器（EPROM），可编程只读存储器（PROM），只读存储器（ROM），磁存储器，快闪存储器，磁盘或光盘。当存储器中的执行指令由处理器执行时，使得终端能够执行上述方法实施例中的部分或全部步骤。
处理器为存储终端的控制中心，利用各种接口和线路连接整个电子终端的各个部分，通过运行或执行存储在存储器内的软件程序和/或模块，以及调用存储在存储器内的数据，以执行电子终端的各种功能和/或处理数据。所述处理器可以由集成电路(IntegratedCircuit，简称IC) 组成，例如可以由单颗封装的IC 所组成，也可以由连接多颗相同功能或不同功能的封装IC而组成。
实施例四
本实施例提供一种计算机存储介质，其中，该计算机存储介质可存储有程序，该程序执行时可包括本发明提供的各实施例中的部分或全部步骤。所述的存储介质可为磁碟、光盘、只读存储记忆体（英文：read-only memory，简称：ROM）或随机存储记忆体（英文：randomaccess memory，简称：RAM）等。
以上公开的仅为本发明的优选实施方式，但本发明并非局限于此，任何本领域的技术人员能思之的没有创造性的变化，以及在不脱离本发明原理前提下所作的若干改进和润饰，都应落在本发明的保护范围内。
Claims (10)
1.一种axi4转avalon总线的方法，其特征在于，包括axi4_st接口转avalon_st接口的方法；
axi4_st接口包括data接口、valid接口、keep接口、last接口和ready接口；
avalon_st接口包括sop接口、date接口、eop接口、empty接口、valid接口和ready接口；
该axi4_st接口转avalon_st接口的方法包括以下步骤：
将axi4_st接口的last接口的组合逻辑赋予avalon_st接口的eop接口；
将axi4_st接口的valid接口的组合逻辑赋予avalon_st接口的valid接口；
将axi4_st接口的ready接口的组合逻辑赋予avalon_st接口的ready接口；
将axi4_st接口的data接口高低位逻辑处理为avalon_st接口的data接口高低位逻辑后，以时序逻辑将axi4_st接口的data接口信号赋予avalon_st接口的data接口信号；
将axi4_st接口的keep接口信号按预设规则转换后赋予avalon_st接口的empty接口；
将axi4_st接口数据包中第一个valid信号作为avalon_st接口的sop信号。
2.根据权利要求1所述的axi4转avalon总线的方法，其特征在于，将axi4_st接口的data接口高低位逻辑处理为avalon_st接口的data接口高低位逻辑，具体为：
将axi4_st接口的data接口数据的最高字节放入avalon_st接口的data接口的最低字节，次高字节放入次低字节，以此类推。
3.根据权利要求1或2所述的axi4转avalon总线的方法，其特征在于，还包括axi4_mm总线转为avalon_mm总线的方法，具体包括以下步骤：
对于读地址操作，根据axi4_mm总线读地址、读取长度、读取有效指令，组帧打包打入异步FIFO中，在异步异步FIFO中取出整帧的指令数据；根据avalon_mm总线各个信号的时序关系，拆解所取出指令数据帧重新为avalon的指令数据，输出给对接avalon_mm总线端口数据模块，完成axi4_mm总线到avalon_mm总线读地址操作；
对于读数据操作，avalon_mm总线接收到读地址信息后，avalon_mm总线对应接口模块将内存地址反馈到总线控制器中，将反馈回的数据和指令组帧结果压入异步FIFO中，等待axi4_mm总线的rready信号就绪后，依据axi4_mm总线的时序关系将异步FIFO中的数据和指令组帧取出反馈给axi4_mm总线对应axi4_rdata、axi4_rdatavalid信号中。
4.根据权利要求3所述的axi4转avalon总线的方法，其特征在于，axi4_mm总线转为avalon_mm总线的方法还包括以下步骤：
对于写地址操作，根据axi4_mm总线写地址、写有效指令、写猝发长度信息，组帧打包压入异步FIFO中，根据avalon_mm总线avalon_mm_waitrequest信号，将异步FIFO的地址信息取出，依据avalon_mm协议的时序关系拆解重组信息，完成avalon_mm总线写地址的操作转换；
对于写数据操作，根据axi4_mm总线写有效指令、写数据及写结束信息，将axi4_mm总线端的指令信息、数据及结束信息组帧打包压入异步FIFO中，依据avalon_mm总线对接模块的就绪情况，决定是否在异步FIFO的端口中将数据取出，依据avalon_mm总线写数据各信号的时序关系，将组帧的数据拆解分发给写数据通道的各个接口中，完成写数据接口的转换。
5.一种axi4转avalon总线的装置，其特征在于，包括axi4_st接口转avalon_st接口模块；
axi4_st接口包括data接口、valid接口、keep接口、last接口和ready接口；
avalon_st接口包括sop接口、date接口、eop接口、empty接口、valid接口和ready接口；
axi4_st接口转avalon_st接口模块包括，
第一转换单元：将axi4_st接口的last接口的组合逻辑赋予avalon_st接口的eop接口；
第二转换单元：将axi4_st接口的valid接口的组合逻辑赋予avalon_st接口的valid接口；
第三转换单元：将axi4_st接口的ready接口的组合逻辑赋予avalon_st接口的ready接口；
第四转换单元：将axi4_st接口的data接口高低位逻辑处理为avalon_st接口的data接口高低位逻辑后，以时序逻辑将axi4_st接口的data接口信号赋予avalon_st接口的data接口信号；
第五转换单元：将axi4_st接口的keep接口信号按预设规则转换后赋予avalon_st接口的empty接口；
第六转换单元：将axi4_st接口数据包中第一个valid信号作为avalon_st接口的sop信号。
6.根据权利要求5所述的axi4转avalon总线的装置，其特征在于，第四转换单元将axi4_st接口的data接口高低位逻辑处理为avalon_st接口的data接口高低位逻辑，具体为：
将axi4_st接口的data接口数据的最高字节放入avalon_st接口的data接口的最低字节，次高字节放入次低字节，以此类推。
7.根据权利要求5或6所述的axi4转avalon总线的装置，其特征在于，该装置还包括axi4_mm总线转avalon_mm总线模块，该模块包括，
读地址操作单元：根据axi4_mm总线读地址、读取长度、读取有效指令，组帧打包打入异步FIFO中，在异步异步FIFO中取出整帧的指令数据；根据avalon_mm总线各个信号的时序关系，拆解所取出指令数据帧重新为avalon的指令数据，输出给对接avalon_mm总线端口数据模块，完成axi4_mm总线到avalon_mm总线读地址操作；
读数据操作单元：avalon_mm总线接收到读地址信息后，avalon_mm总线对应接口模块将内存地址反馈到总线控制器中，将反馈回的数据和指令组帧结果压入异步FIFO中，等待axi4_mm总线的rready信号就绪后，依据axi4_mm总线的时序关系将异步FIFO中的数据和指令组帧取出反馈给axi4_mm总线对应axi4_rdata、axi4_rdatavalid信号中。
8.根据权利要求7所述的axi4转avalon总线的装置，其特征在于， axi4_mm总线转avalon_mm总线模块还包括，
写地址操作单元：根据axi4_mm总线写地址、写有效指令、写猝发长度信息，组帧打包压入异步FIFO中，根据avalon_mm总线avalon_mm_waitrequest信号，将异步FIFO的地址信息取出，依据avalon_mm协议的时序关系拆解重组信息，完成avalon_mm总线写地址的操作转换；
写数据操作单元：根据axi4_mm总线写有效指令、写数据及写结束信息，将axi4_mm总线端的指令信息、数据及结束信息组帧打包压入异步FIFO中，依据avalon_mm总线对接模块的就绪情况，决定是否在异步FIFO的端口中将数据取出，依据avalon_mm总线写数据各信号的时序关系，将组帧的数据拆解分发给写数据通道的各个接口中，完成写数据接口的转换。
9.一种终端，其特征在于，包括：
处理器；
用于存储处理器的执行指令的存储器；
其中，所述处理器被配置为执行权利要求1-4任一项所述的方法。
10.一种存储有计算机程序的计算机可读存储介质，其特征在于，该程序被处理器执行时实现如权利要求1-4任一项所述的方法。
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| CN110704351A (zh) * | 2019-09-24 | 2020-01-17 | 山东华芯半导体有限公司 | 基于axi总线的主机设备数据传输扩展方法 |
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