JPH1127661A - 記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 階層符号化を小型の装置で、かつ高速に行
う。 【解決手段】 演算器２において、第１階層の画素ｈ０
０乃至ｈ０３が加算され、演算器３において、その加算
値が１／４にされることにより平均値ｍ０が求められ、
第２階層の画素とされる。第１階層の他の画素ｈ１０乃
至ｈ１３，ｈ２０乃至ｈ２３，ｈ３０乃至ｈ３３からも
同様にして、第２階層の画素ｍ１乃至ｍ３がそれぞれ求
められる。さらに、演算器４では、第２階層の画素ｍ０
乃至ｍ３が加算され、演算器５において、その加算値が
１／４にされることにより平均値ｑが求められ、第３階
層の画素とされる。そして、メモリ１には、第１階層の
画素ｈ００乃至ｈ０２，ｈ１０乃至ｈ１２，ｈ２０乃至
ｈ２２，ｈ３０乃至ｈ３２、第２階層の画素ｍ０乃至ｍ
２、および第３階層の画素ｑが記憶される。この場合に
おいて、メモリ１、演算器２乃至５は、１チップ上に構
成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、記憶装置に関し、
特に、例えば、画像データを階層符号化して記憶する場
合に用いて好適な記憶装置に関する。

【０００２】

【従来の技術】例えば、高解像度の画像データを、最下
位階層または第１の階層の画像データとして、それより
画素数の少ない第２の階層の画像データを形成し、さら
に、それより画素数の少ない第３の階層の画像データを
形成し、以下、同様にして、最上位階層までの画像デー
タを形成する符号化手法がある。このような符号化は、
階層符号化と呼ばれ、各階層の画像データは、その階層
に対応した解像度（画素数）のモニタで表示される。従
って、ユーザ側では、階層符号化された画像データのう
ち、自身が有するモニタの解像度に対応するものを選択
することで、同一内容の画像を視聴することができる。

【０００３】ところで、ある解像度の画像データを最下
位階層（第１階層）の画像データとして、上位階層の画
像データを、順次形成し、それらのすべてを、そのまま
記憶や伝送などする場合には、最下位階層の画像データ
だけを記憶等する場合に比較して、上位階層の画像デー
タの分だけ、記憶容量や伝送容量が余計に必要となる。

【０００４】そこで、そのような記憶容量等の増加のな
い階層符号化方法を、本件出願人は先に提案している。

【０００５】即ち、例えば、いま、下位階層における２
×２画素（横×縦）の４画素の平均値を、上位階層の画
素（画素値）とし、３階層の階層符号化を行うものとす
る。この場合、最下位階層の画像として、例えば、図２
６（Ａ）に示すように、８×８画素を考えると、その左
上の２×２画素の４画素ｈ００，ｈ０１，ｈ０２，ｈ０
３の平均値ｍ０が演算され、これが、第２階層の左上の
１画素とされる。同様にして、第下位階層の画像の右上
の４画素ｈ１０，ｈ１１，ｈ１２，ｈ１３の平均値ｍ
１、左下の４画素ｈ２０，ｈ２１，ｈ２２，ｈ２３の平
均値ｍ２、右下の４画素ｈ３０，ｈ３１，ｈ３２，ｈ３
３の平均値ｍ３が演算され、それぞれが、第２階層の右
上、左下、右下の１画素とされる。さらに、第２階層の
２×２画素の４画素ｍ０，ｍ１，ｍ２，ｍ３の平均値ｑ
が演算され、これが、第３階層、即ち、ここでは、最上
位階層の画像の画素とされる。

【０００６】以上の画素ｈ００乃至ｈ０３，ｈ１０乃至
ｈ１３，ｈ２０乃至ｈ２３，ｈ３０乃至ｈ３３，ｍ０乃
至ｍ３，ｑを、そのまま全部記憶などさせたのでは、上
述のように、画素ｍ０乃至ｍ３，ｑの分だけ余分に記憶
容量等が必要となる。

【０００７】そこで、図２６（Ｂ）に示すように、第３
階層の画素ｑを、第２階層の画素ｍ０乃至ｍ３のうち
の、例えば、右下の画素ｍ３の位置に配置する。これに
より、第２の階層は、画素ｍ０乃至ｍ２およびｑで構成
されることになる。

【０００８】そして、図２６（Ｃ）に示すように、第２
の階層の画素ｍ０を、それを求めるのに用いた第３の階
層の画素ｈ００乃至ｈ０３のうちの、例えば、右下の画
素ｈ０３の位置に配置する。第２の階層の残りの画素ｍ
１，ｍ２，ｑも、同様に、第１階層の画素ｈ１３，ｈ２
３，ｈ３３に代えて配置する。なお、画素ｑは、画素ｈ
３０乃至ｈ３３から直接求められたものではないが、そ
れらから直接求められたｍ３に代えて第２階層に配置さ
れているものであるから、画素ｈ３３の位置に画素ｍ３
を配置する代わりに、画素ｑを配置する。

【０００９】以上のようにすることで、図２６（Ｃ）に
示すように、全画素数は４×４の１６画素となり、図２
６（Ａ）に示した最下位階層の画素だけの場合と変わら
ない。従って、この場合、記憶容量等の増加を防止する
ことができる。

【００１０】なお、画素ｑと代えられた画素ｍ３、画素
ｍ０乃至ｍ３とそれぞれ代えられた画素ｈ０３，ｈ１
３，ｈ２３，ｈ３３の復号は、次のようにして行うこと
ができる。

【００１１】即ち、ｑは、ｍ０乃至ｍ３の平均値である
から、式ｑ＝（ｍ０＋ｍ１＋ｍ２＋ｍ３）／４が成り立
つ。従って、式ｍ３＝４×ｑ−（ｍ０＋ｍ１＋ｍ２）に
より、ｍ３を求めることができる。

【００１２】また、ｍ０は、ｈ００乃至ｈ０３の平均値
であるから、式ｍ０＝（ｈ００＋ｈ０１＋ｈ０２＋ｈ０
３）／４が成り立つ。従って、式ｈ０３＝４×ｍ０−
（ｈ００＋ｈ０１＋ｈ０２）により、ｈ０３を求めるこ
とができる。同様にして、ｈ１３，ｈ２３，ｈ３３も求
めることができる。

【００１３】

【発明が解決しようとする課題】ところで、以上のよう
な階層符号化は、従来においては、その階層符号化結果
を記憶する汎用的なメモリ（例えば、ＳＲＡＭ（Static
Random Access Memory）やＤＲＡＭ（Dynamic RAM）な
ど）に、平均値を計算するための加算器やシフタ（除算
を行うため）、さらには、ラインディレイを行うための
遅延回路などを、外付けした回路で行っていた。

【００１４】即ち、例えば、図２６に示した場合におい
て、第２階層の画素ｍ０を求めるためには、式ｍ０＝
（ｈ００＋ｈ０１＋ｈ０２＋ｈ０３）／４を演算する必
要があり、そのため、括弧内の加算を行うための加算
器、およびその加算結果を４で除算、つまり、２ビット
右シフトするシフタが必要となる。

【００１５】さらに、第２階層の画素ｍ０を求めるため
には、２ラインに亘る第１階層の画素ｈ００乃至ｈ０３
が必要であり、また、メモリへの画像データの供給は、
一般に、ラスタスキャン順で行われる。そして、メモリ
に対する画像データの読み書きも、ラスタスキャン順
に、つまり、ライン単位で行われる。

【００１６】従って、ｈ００で始まるラインを、遅延回
路で１ライン分遅延し、ｈ０２で始まるラインが供給さ
れるのを待って、ｍ０を計算して、ｈ００で始まるライ
ンおよびｈ０２で始まるラインのメモリへの書き込みを
行う必要がある。

【００１７】以上のように、従来においては、メモリに
外付けする各種の回路が必要であり、装置が大型化する
課題があった。また、各種の回路を、メモリに外付けす
るために、装置全体の処理速度が制限される課題があっ
た。

【００１８】本発明は、このような状況に鑑みてなされ
たものであり、装置の小型化、処理速度の高速化を図る
ことができるようにするものである。

【００１９】

【課題を解決するための手段】本発明の記憶装置は、所
定のデータを下位階層のデータとして、その上位階層の
データを求めるための演算を行う第１の演算手段と、下
位階層および上位階層のデータを記憶する記憶手段とが
１チップ上に形成されていることを特徴とする。

【００２０】上記構成の記憶装置においては、第１の演
算手段は、所定のデータを下位階層のデータとして、そ
の上位階層のデータを求めるための演算を行い、記憶手
段は、下位階層および上位階層のデータを記憶するよう
になされており、これらが１チップ上に形成されてい
る。

【００２１】

【発明の実施の形態】以下に、本発明の実施の形態を説
明するが、その前に、特許請求の範囲に記載の発明の各
手段と以下の実施の形態との対応関係を明らかにするた
めに、各手段の後の括弧内に、対応する実施の形態（但
し、一例）を付加して、本発明の特徴を記述すると、次
のようになる。

【００２２】即ち、請求項１に記載の記憶装置は、所定
のデータを下位階層のデータとして、その上位階層のデ
ータを求めるための演算を行う第１の演算手段（例え
ば、図１に示す演算器２乃至５や、図６に示すライトエ
レメント２１など）と、下位階層および上位階層のデー
タを記憶する記憶手段（例えば、図１に示すメモリ１
や、図６に示すメモリセルアレイ２３など）とを備え、
第１の演算手段および記憶手段が１チップ上に形成され
ていることを特徴とする。

【００２３】請求項３に記載の記憶装置は、Ｎ個の下位
階層のデータのうち、記憶手段に記憶されなかったもの
を、記憶手段に記憶されたＮ−１個の下位階層のデータ
および１個の上位階層のデータから求めるための演算を
行う第２の演算手段（例えば、図２に示す演算器１１乃
至１４や、図６に示すリードエレメント２６など）をさ
らに備え、第１および第２の演算手段、並びに記憶手段
が１チップ上に形成されていることを特徴とする。

【００２４】なお、勿論この記載は、各手段を上記した
ものに限定することを意味するものではない。

【００２５】図１および図２は、本発明を適用した記憶
装置のアーキテクチャの概要を示している。

【００２６】この記憶装置においては、例えば、前述の
図２６における場合と同様に、下位階層における２×２
画素の４画素の平均値を、上位階層の画素（画素値）と
して、３階層の階層符号化が行われるようになされてい
る。なお、ここでは、最下位階層の画像を構成する１ラ
イン目の最初の４画素（画像データ）をｈ００，ｈ０
１，ｈ１０，ｈ１１と、２ライン目の最初の４画素をｈ
０２，ｈ０３，ｈ１２，ｈ１３と、３ライン目の最初の
４画素をｈ２０，ｈ２１，ｈ３０，ｈ３１と、４ライン
目の最初の４画素をｈ２２，ｈ２３，ｈ３２，ｈ３３
と、それぞれ表す。

【００２７】この場合、これらの４×４の１６画素ｈ０
０乃至ｈ０３，ｈ１０乃至ｈ１３，ｈ２０乃至ｈ２３，
ｈ３０乃至ｈ３３が、最上位階層（ここでは、第３階
層）の画素を得るための、最下位階層（第１階層）を構
成する画素の最小単位であり、以下、適宜、この最小単
位を、ブロックという。

【００２８】メモリ１には、最下位階層の画像を構成す
る画素（画素値）がラスタスキャン順に供給される。そ
して、１ライン目を構成する画素ｈ００，ｈ０１，ｈ１
０，ｈ１１，・・・それぞれは、図１に示すように、メ
モリ１を構成する、対応するセル（メモリセル）に記憶
されていく。

【００２９】その後、２ライン目を構成する最初の画素
ｈ０２は、やはり、対応するセルに記憶される。そし
て、２ライン目を構成する２番目（２列目）の画素ｈ０
３が供給されると、既に、メモリ１に記憶されている画
素ｈ００乃至ｈ０２が読み出され、演算器２に供給され
る。さらに、演算器２には、画素ｈ０３も供給され、そ
こでは、それらの画素の加算値が求められる。この加算
値は、演算器３に供給され、そこで、右に２ビットシフ
トされることにより、４で除算され、これにより、第２
階層の画素である、画素ｈ００乃至ｈ０３の平均値ｍ０
が求められる。この画素ｍ０は、メモリ１の、画素ｈ０
３が記憶されるはずであったセルに記憶される。

【００３０】画素ｈ０３の次に供給される画素ｈ１２
は、そのまま、対応するセルに記憶される。そして、次
の画素ｈ１３が供給されると、既に、メモリ１に記憶さ
れている画素ｈ１０乃至ｈ１２が読み出され、演算器２
に供給される。さらに、演算器２には、画素ｈ１３も供
給され、そこでは、それらの画素の加算値が求められ
る。この加算値は、演算器３に供給され、そこで、右に
２ビットシフトされることにより、４で除算され、これ
により、第２階層の画素である、画素ｈ１０乃至ｈ１３
の平均値ｍ１が求められる。この画素ｍ１は、メモリ１
の、画素ｈ１３が記憶されるはずであったセルに記憶さ
れる。

【００３１】以下、同様にして、２ライン目の構成する
画素が記憶されるとともに、第２階層の画素が求められ
て記憶されていく。

【００３２】そして、３ライン目を構成する画素ｈ２
０，ｈ２１，ｈ３０，ｈ３１，・・・それぞれは、１ラ
イン目における場合と同様に、対応するセルに順次記憶
されていく。

【００３３】その後、４ライン目を構成する最初の画素
ｈ２２は、やはり、対応するセルに記憶される。そし
て、４ライン目を構成する２番目の画素ｈ２３が供給さ
れると、既に、メモリ１に記憶されている画素ｈ２０乃
至ｈ２２が読み出され、演算器２に供給される。さら
に、演算器２には、画素ｈ２３も供給され、演算器２お
よび３によって、上述した場合と同様にして、第２階層
の画素である、画素ｈ２０乃至ｈ２３の平均値ｍ２が求
められる。この画素ｍ２は、メモリ１の、画素ｈ２３が
記憶されるはずであったセルに記憶される。

【００３４】画素ｈ２３の次に供給される画素ｈ３２
は、そのまま、対応するセルに記憶される。そして、次
の画素ｈ３３が供給されると、既に、メモリ１に記憶さ
れている画素ｈ１３乃至ｈ３２が読み出され、上述した
ように、第２階層の画素である、画素ｈ３０乃至ｈ３３
の平均値ｍ３が求められる。

【００３５】この画素ｍ３は、既にメモリ１に記憶され
ている第２階層の画素ｍ０乃至ｍ２とともに、演算器４
に供給される。演算器４では、それらの画素の加算値が
求められ、演算器５に供給される。演算器５では、演算
器４からの加算値が、右に２ビットシフトされることに
より、４で除算され、これにより、第３階層の画素であ
る、画素ｍ０乃至ｍ３の平均値ｑが求められる。この画
素ｑは、メモリ１の、画素ｈ３３が記憶されるはずであ
ったセルに記憶される。

【００３６】以下、同様にして、４ライン目の構成する
画素が記憶されるとともに、第２階層および第３階層の
画素が求められて記憶されていく。

【００３７】そして、５ライン目以降は、１乃至４ライ
ン目における場合と同様の処理が繰り返され、これによ
り、１フレームの画像を階層符号化したものがメモリ１
に記憶される。

【００３８】ここで、ブロックに対する処理は同一であ
るため、以下では、基本的に、画素ｈ００乃至ｈ０３，
ｈ１０乃至ｈ１３，ｈ２０乃至ｈ２３，ｈ３０乃至ｈ３
３で構成されるブロックについてのみ説明する。

【００３９】以上のように階層符号化された画像の、最
上位階層の画素ｑを読み出す場合においては、メモリ１
に記憶された画素ｑが、そのまま読み出される。

【００４０】また、第２階層の画素ｍ０乃至ｍ３を読み
出す場合においては、そのうちの画素ｍ０乃至ｍ２につ
いては、メモリ１に記憶されたものが、そのまま読み出
される。そして、画素ｍ３については、図２に示すよう
に、メモリ１に記憶されている画素ｑが演算器１１に供
給され、そこで、２ビット左シフトされることにより、
４倍にされ、演算器１２に供給される。演算器１２に
は、演算器１１の出力の他、メモリ１に記憶されている
画素ｍ０乃至ｍ２も供給されるようになされており、そ
こでは、演算器１１の出力から、画素ｍ０乃至ｍ２が減
算されることにより、画素ｍ３が求められる。即ち、画
素ｑは、画素ｍ０乃至ｍ１の平均値であるから、式ｍ３
＝４×ｑ−（ｍ０＋ｍ１＋ｍ２）により、画素ｍ３が求
められる。

【００４１】さらに、第１階層の画素ｈ００乃至ｈ０
３，ｈ１０乃至ｈ１３，ｈ２０乃至ｈ２３，ｈ３０乃至
ｈ３３を読み出す場合においては、そのうちの画素ｈ０
０乃至ｈ０２，ｈ１０乃至ｈ１２，ｈ２０乃至ｈ２２，
ｈ３０乃至ｈ３２については、メモリ１に記憶されたも
のが、そのまま読み出される。また、画素ｈ０３につい
ては、メモリ１に記憶されている画素ｍ０が演算器１３
に供給され、そこで、２ビット左シフトされることによ
り、４倍にされ、演算器１４に供給される。演算器１４
には、演算器１３の出力の他、メモリ１に記憶されてい
る画素ｈ００乃至ｈ０２も供給されるようになされてお
り、そこでは、演算器１３の出力から、画素ｈ００乃至
ｈ０２が減算されることにより、画素ｈ０３が求められ
る。即ち、画素ｍ０は、画素ｈ００乃至ｈ０１の平均値
であるから、式ｈ０３＝４×ｍ０−（ｈ００＋ｈ０１＋
ｈ０２）により、画素ｈ０３が求められる。

【００４２】画素ｈ１３またはｈ２３も、同様にして、
式ｈ１３＝４×ｍ１−（ｈ１０＋ｈ１１＋ｈ１２）また
はｈ２３＝４×ｍ２−（ｈ２０＋ｈ２１＋ｈ２２）にし
たがった演算が行われることにより求められる。

【００４３】そして、画素ｈ３３については、まず、上
述したようにして、演算器１１および１２において、画
素ｍ３が求められる。さらに、演算器１３および１４に
おいて、式ｈ３３＝４×ｍ３−（ｈ３０＋ｈ３１＋ｈ３
２）にしたがった演算が行われることにより、画素ｈ３
３が求められる。

【００４４】図１および図２におけるメモリ１、並びに
演算器２乃至５および１１乃至１４は、１チップの、例
えばＣＭＯＳ（Complementary Metal Oxide Semiconduc
tor）上に形成されており、従って、装置の小型化、処
理速度の高速化を図ることができる。

【００４５】なお、図１においては、第１階層の画素か
ら第２階層の画素を求めるための演算を行う演算器２お
よび３と、第２階層の画素から第３階層の画素を求める
ための演算器４および５とを、別々に設けるようにした
が、これら（演算器２と４、および演算器３と５）は、
兼用にすることが可能である。図２における演算器１１
乃至１４についても同様である。

【００４６】次に、メモリ１に対する画像データ（画
素）の読み書き手順について説明する。なお、ここで
は、説明を簡単にするために、上位階層の画像の作成を
行わずに、最下位階層の画素を、そのままメモリ１に記
憶させるものとする。

【００４７】メモリ１には、最下位階層の画像を構成す
る画素（画素値）がラスタスキャン順に供給される。そ
して、その読み書きは、図３に示すように、ここでは、
例えば、４×４画素のブロック単位で行われる。

【００４８】但し、図３を拡大した図４に示すように、
１ライン目を構成する画素ｈ００，ｈ０１，ｈ１０，ｈ
１１，・・・が供給されるタイミングにおいては、その
最初の４画素ｈ００，ｈ０１，ｈ１０，ｈ１１とブロッ
クを構成する２ライン目の最初の４画素ｈ０２，ｈ０
３，ｈ１２，ｈ１３、３ライン目の最初の４画素ｈ２
０，ｈ２１，ｈ３０，ｈ３１、および４ライン目の最初
の４画素ｈ２２，ｈ２３，ｈ３２，ｈ３３の合計１２画
素は、まだ供給されていない。即ち、メモリ１には、１
ライン目を構成する画素ｈ００，ｈ０１，ｈ１０，ｈ１
１が供給されたタイミングでは、その４画素とともにブ
ロックを構成する残りの１２画素が供給されていない。
そこで、メモリ１では、その残りの１２画素について
は、前のフレームの画素（メモリ１に記憶された、前の
フレームの画素）を用いることにより、４×４画素のブ
ロックが構成される。なお、１フレーム目については、
メモリ１には、まだ、前フレームの画素が記憶されてい
ないから、残りの１２画素については、ダミーのデータ
としての、例えば所定の固定値が配置され、４×４画素
のブロックが構成される。

【００４９】そして、２ライン目の最初の４画素ｈ０
２，ｈ０３，ｈ１２，ｈ１３が供給されるタイミングに
おいて、その４画素が含まれるべきブロック、即ち、い
まの場合、画素ｈ００，ｈ０１，ｈ１０，ｈ１１と１２
個の前フレームの画素とでなるブロックが、メモリ１か
ら読み出される。そして、そのブロックの２ライン目
に、画素ｈ０２，ｈ０３，ｈ１２，ｈ１３が配置された
ブロック、即ち、１ライン目に画素ｈ００，ｈ０１，ｈ
１０，ｈ１１が、２ライン目に画素ｈ０２，ｈ０３，ｈ
１２，ｈ１３が、それぞれ配置されたブロックが構成さ
れ、メモリ１に記憶される。

【００５０】さらに、３ライン目の最初の４画素ｈ２
０，ｈ２１，ｈ３０，ｈ３１が供給されるタイミングに
おいて、２ライン目における場合と同様の処理が行われ
ることにより、１ライン目に画素ｈ００，ｈ０１，ｈ１
０，ｈ１１が、２ライン目に画素ｈ０２，ｈ０３，ｈ１
２，ｈ１３が、３ライン目に画素ｈ２０，ｈ２１，ｈ３
０，ｈ３１が、それぞれ配置されたブロックが構成さ
れ、メモリ１に記憶される。

【００５１】そして、４ライン目の最初の４画素ｈ２
２，ｈ２３，ｈ３２，ｈ３３が供給されるタイミングに
おいても、やはり、２ライン目における場合と同様の処
理が行われる。これにより、１ライン目に画素ｈ００，
ｈ０１，ｈ１０，ｈ１１が、２ライン目に画素ｈ０２，
ｈ０３，ｈ１２，ｈ１３が、３ライン目に画素ｈ２０，
ｈ２１，ｈ３０，ｈ３１が、４ライン目に画素ｈ２２，
ｈ２３，ｈ３２，ｈ３３が、それぞれ配置されたブロッ
クが構成され、メモリ１に記憶される。

【００５２】従って、１ブロックの書き込みは、４ライ
ン分の画素が供給されて完了する。また、最下位階層の
画像の水平方向の画素数を、例えば、４×Ｎとすると
（Ｎは正の整数）、４ライン分の画素が供給されること
により、Ｎ個のブロックの書き込みが完了する。

【００５３】次に、メモリ１に対する画像データの読み
書きは、上述したようにブロック単位で行われることか
ら、メモリ１においては、ブロックごとに、絶対的なア
ドレス（絶対アドレス）が割り当てられている。

【００５４】本実施の形態においては、ブロックには、
最下位階層の画素ｈ００乃至ｈ０３，ｈ１０乃至ｈ１
３，ｈ２０乃至ｈ２３，ｈ３０乃至ｈ３３、第２階層の
画素ｍ０乃至ｍ３、および最上位階層の画素ｑが、実質
的に含まれる（画素ｈ０３，ｈ１３，ｈ２３，ｈ３３，
ｍ３は、実際には、ブロックを構成していないが、上述
した演算により求めることができるので、実質的に含ま
れていると考えることができる）から、絶対アドレスに
よりブロックを特定した後は、そのブロックにおける、
どの階層の画素にアクセスしようとしているのかが問題
となる。

【００５５】さらに、階層を特定した後は、その階層に
おける、どの画素にアクセスしようとしているのかが問
題となる。

【００５６】そこで、本実施の形態では、メモリ１にア
クセスするためのアドレスとして、図５に示すフォーマ
ットのものが用いられるようになされている。

【００５７】即ち、ここでは、アドレスは、その先頭か
ら、例えば、２ビットのレイヤフラグ、ｎビットの絶対
アドレス、２ビットの第２階層相対アドレス、２ビット
の第１階層相対アドレスが順次配置されて構成されてい
る。

【００５８】レイヤフラグには、第１乃至第３階層のう
ちの、アクセスしようとする階層に対応する値がセット
される。例えば、第１乃至第３階層には、００Ｂ，０１
Ｂ，１０Ｂが、それぞれ割り当てられている（Ｂは、そ
の前の数字が２進数であることを表す）。

【００５９】絶対アドレスには、アクセスしようとする
ブロックの絶対的なアドレスが配置される。なお、ブロ
ックに含まれる最上位階層（ここでは、第３階層）の画
素は１個であるから、絶対アドレスによれば、最上位階
層の画素を特定することができ、従って、絶対アドレス
は、最上位階層の画素に割り当てられているということ
もできる。また、絶対アドレスのビット数であるｎにつ
いては、２ⁿが、１フレームを構成するブロック数以下
である必要がある。

【００６０】第２階層相対アドレスには、第２階層の画
素にアクセスする場合に、その第２階層の画素に割り当
てられた相対的なアドレスがセットされる。ここでは、
例えば、第２階層の画素ｍ０乃至ｍ３に、００Ｂ乃至１
１Ｂがそれぞれ割り当てられている。

【００６１】第１階層相対アドレスには、第１階層の画
素にアクセスする場合に、その第１階層の画素に割り当
てられた相対的なアドレスがセットされる。なお、ここ
では、第１階層の画素は、ｈ００乃至ｈ０３，ｈ１０乃
至ｈ１３，ｈ２０乃至ｈ２３，ｈ３０乃至ｈ３３の１６
画素あるが、ｈ００乃至ｈ０３と第２階層の画素ｍ０、
ｈ１０乃至ｈ１３と第２階層の画素ｍ１、ｈ２０乃至ｈ
２３と第２階層の画素ｍ２、ｈ３０乃至ｈ３３と第２階
層の画素ｍ３は、それぞれ対応しているから、ｈ００乃
至ｈ０３，ｈ１０乃至ｈ１３，ｈ２０乃至ｈ２３，ｈ３
０乃至ｈ３３のうちのいずれのグループの画素にアクセ
スするかは、第２階層相対アドレスによって特定するこ
とができる。そこで、第１階層相対アドレスでは、その
ようなグループに含まれる第１階層の４画素のうちの、
アクセスしようとしているものに対応する２ビットの値
がセットされるようになされている。なお、ここでは、
例えば、ｈ００乃至ｈ０３のグループに注目した場合、
左上の画素ｈ００、右上の画素ｈ０１、左下の画素ｈ０
２、右下の画素ｈ０３に、それぞれ００Ｂ乃至１１Ｂが
割り当てられている。他のグループについても同様であ
る。

【００６２】従って、例えば、最上位階層の画素ｑにア
クセスする場合には、レイヤフラグは１０Ｂとされ、絶
対アドレスは、その画素ｑに割り当てられた絶対的なア
ドレスとされる。なお、この場合、第２階層相対アドレ
スおよび第１階層相対アドレスは必要ないので無視され
る。また、この場合、アドレスは、例えば、レイヤフラ
グと絶対アドレスだけで構成しても良い。

【００６３】また、例えば、第２階層の画素ｍ０にアク
セスする場合には、レイヤフラグは０１Ｂとされ、絶対
アドレスは、画素ｑに割り当てられた絶対的なアドレス
とされる。さらに、第２階層相対アドレスは、画素ｍ０
の位置に割り当てられた００Ｂとされる。なお、この場
合、第１階層相対アドレスは必要ないので無視される
（あるいは使用されない）。

【００６４】さらに、例えば、第２階層の画素ｍ３にア
クセスする場合には、レイヤフラグは０１Ｂとされ、絶
対アドレスは、画素ｑに割り当てられた絶対的なアドレ
スとされる。さらに、第２階層相対アドレスは、画素ｍ
３の位置に割り当てられた１１Ｂとされる。なお、この
場合も、第１階層相対アドレスは必要ないので無視され
るか、あるいは使用されない。

【００６５】ここで、このようなアドレスが、読み出し
時に指定された場合、メモリ１からは、最上位階層の画
素ｑおよび第２階層の画素ｍ０乃至ｍ２が読み出され、
上述したようにして、第２階層の画素ｍ３が求められ
る。従って、第２階層相対アドレスが１１Ｂの場合に
は、最上位階層の画素ｑおよび第２階層の画素ｍ０乃至
ｍ２が記憶された４個のセルにアクセスがなされる。

【００６６】そして、例えば、第１階層の画素ｈ００に
アクセスする場合には、レイヤフラグは００Ｂとされ、
絶対アドレスは、画素ｑに割り当てられた絶対的なアド
レスとされる。さらに、第２階層相対アドレスは、画素
ｈ００に対応する第２階層の画素ｍ０の位置に割り当て
られた００Ｂとされ、第１階層相対アドレスは、画素ｈ
００の位置に割り当てられた００Ｂとされる。

【００６７】また、例えば、第１階層の画素ｈ０３にア
クセスする場合には、レイヤフラグは００Ｂとされ、絶
対アドレスは、画素ｑに割り当てられた絶対的なアドレ
スとされる。さらに、第２階層相対アドレスは、画素ｈ
０３に対応する第２階層の画素ｍ０の位置に割り当てら
れた００Ｂとされ、第１階層相対アドレスは、画素ｈ０
３の位置に割り当てられた１１Ｂとされる。

【００６８】ここで、このようなアドレスが、読み出し
時に指定された場合、メモリ１からは、第２階層の画素
ｍ０および第１階層の画素ｈ００乃至０２が読み出さ
れ、上述したようにして、第１階層の画素ｈ０３が求め
られる。従って、第１階層相対アドレスが１１Ｂとされ
た場合には、第２階層相対アドレスで指定されている第
２階層の画素ｍ０と、その画素ｍ０を作成するのに用い
た第１階層の画素ｈ００乃至ｈ０２が記憶された４個の
セルにアクセスがなされる。

【００６９】さらに、例えば、第１階層の画素ｈ３３に
アクセスする場合には、レイヤフラグは００Ｂとされ、
絶対アドレスは、画素ｑに割り当てられた絶対的なアド
レスとされる。さらに、第２階層相対アドレスは、画素
ｈ３３に対応する第２階層の画素ｍ３の位置に割り当て
られた１１Ｂとされ、第１階層相対アドレスは、画素ｈ
３３の位置に割り当てられた１１Ｂとされる。

【００７０】ここで、このようなアドレスが、読み出し
時に指定された場合、メモリ１からは、まず、最上位階
層の画素ｑおよび第２階層の画素ｍ０乃至ｍ２が読み出
され、上述したようにして、第２階層の画素ｍ３が求め
られる。さらに、メモリ１からは、第１階層の画素ｈ３
０乃至３２が読み出され、先に求められた第２階層の画
素ｍ３も用いて、上述したようにして、第１階層の画素
ｈ３３が求められる。

【００７１】なお、各階層の画素を読み出す場合には、
上述したようなアドレスを指定する必要があるが、書き
込み時は、上述したことから、例えば、レイヤフラグ
を、最下位階層に対応する００Ｂとするとともに、絶対
アドレスを、画素ｑに割り当てられた絶対的なアドレス
とし、第１階層相対アドレスを１１Ｂとすれば、第２階
層相対アドレスを００Ｂ乃至１１Ｂに変えることで、画
素ｑに対応するブロックを構成する１６のセルすべてに
アクセスすることができるので、そのようなアドレス指
定が行われるようになされている。

【００７２】次に、図６は、図１および図２に示した記
憶装置のより詳細な構成例を示している。

【００７３】ライトエレメント２１には、階層符号化す
べき画像を構成する画素（の画素値）が、例えば、ラス
タスキャン順に順次供給されるとともに、リードバッフ
ァ２４から、既にメモリセルアレイ２３に記憶された画
素が供給されるようになされている。ライトエレメント
２１は、必要に応じて、そこに入力される画素を、下位
階層の画素として、その上位階層の画素を求めるための
演算を行い、その演算結果を、ライトバッファ２２に供
給するようになされている。

【００７４】ライトバッファ２２は、例えば、ブロック
を構成する画素数と同一のセル（メモリセル）で構成さ
れており、ライトエレメント２１からの画素を、ブロッ
ク単位でラッチし、メモリセルアレイ２３に供給するよ
うになされている。

【００７５】メモリセルアレイ２３は、例えば、少なく
とも１フレーム分の画素を記憶することのできるセルが
格子状に配置されて構成されており、デコーダ２９から
供給されるアドレス（書き込みアドレス）に対応するセ
ルに、ライトバッファ２２からの画素を記憶するように
なされている。また、メモリセルアレイ２３は、デコー
ダ３０から供給されるアドレス（読み出しアドレス）に
対応するセルに記憶された画素を読み出し、リードバッ
ファ２４または２５に供給するようにもなされている。

【００７６】リードバッファ２４および２５は、例えば
ブロックを構成する画素数と同一のセルで構成されてお
り、メモリセルアレイ２３からの画素を、ブロック単位
でラッチするようになされている。リードバッファ２４
でラッチされた画素は、ライトエレメント２１に、リー
ドバッファ２５でラッチされた画素は、リードエレメン
ト２６に、それぞれ供給されるようになされている。

【００７７】リードエレメント２６は、必要に応じて、
リードバッファ２５からの画素を用いて、上述したよう
な演算を行うことにより、メモリセルアレイ２３に記憶
されない、例えば、第１階層の画素ｈ０３，ｈ１３，ｈ
２３，ｈ３３や、第２階層の画素ｍ３を求めるようにな
されている。なお、リードエレメント２６には、リード
アドレスコントローラ２８から制御信号が供給されるよ
うになされており、リードエレメント２６は、この制御
信号にしたがって演算を行うようになされている。

【００７８】ライトアドレスコントローラ２７は、ブロ
ック単位で画素をメモリセルアレイ２３に書き込むため
の書き込みアドレス（ライトアドレス）を発生し、デコ
ーダ２９に供給するようになされている。なお、ライト
アドレスコントローラ２７には、フレームの先頭の画素
ｈ００が供給されるタイミングで、ライトスタートタイ
ミングパルスが供給されるようになされており、ライト
アドレスコントローラ２７は、そのタイミングを基準
に、書き込みアドレスの出力を開始するようになされて
いる。

【００７９】リードアドレスコントローラ２８は、ブロ
ック単位で画素をメモリセルアレイ２３から読み出すた
めの読み出しアドレス（リードアドレス）を発生し、デ
コーダ３０に供給するようになされている。なお、リー
ドアドレスコントローラ２８には、読み出しの開始を知
らせるリードスタートタイミングパルスが供給されるよ
うになされており、リードアドレスコントローラ２８
は、そのタイミングを基準に、読み出しアドレスの出力
を開始するようになされている。また、リードアドレス
コントローラ２８には、図５で説明したようなアドレス
を構成するためのレイヤフラグ、絶対アドレス、第２階
層相対アドレス、および第１階層相対アドレスが供給さ
れるようになされており、リードアドレスコントローラ
２８は、これらに基づいて、読み出しアドレスを構成す
るようになされている。

【００８０】デコーダ２９または３０は、ライトアドレ
スコントローラ２７またはリードアドレスコントローラ
２８からの書き込みアドレスまたは読み出しアドレス
を、それぞれデコードして、メモリセルアレイ２３に供
給するようになされている。

【００８１】なお、以上のブロックが１チップ上に形成
されている。また、ライトエレメント２１が、図１の演
算器２乃至５に、リードエレメント２６が、図２の演算
器１１乃至１４に、メモリセルアレイ２３が、図１およ
び図２のメモリ１に、それぞれ相当する。

【００８２】次に、その書き込み時の動作について説明
するが、その前に、その前段階の準備として、ライトエ
レメント２１およびライトバッファ２２の構成について
さらに説明する。

【００８３】図７は、図６のライトエレメント２１の構
成例を示している。

【００８４】ラスタスキャン順に供給される画素は、ラ
ッチ回路３１および演算器３６に供給されるようになさ
れている。ラッチ回路３１は、そこに供給される画素を
ラッチし、ラッチ回路３２および演算器３５に供給する
ようになされている。ラッチ回路３２は、ラッチ回路３
１からの画素をラッチし、ラッチ回路３３および演算器
４４に供給するようになされている。ラッチ回路３３
は、ラッチ回路３２からの画素をラッチし、演算器４３
に供給するようになされている。

【００８５】演算器３４には、リードバッファ２４から
読み出された画素のうちの２つが、必要に応じて供給さ
れるようになされている。演算器３４は、そこに供給さ
れる２つの画素を加算し、その加算結果を、演算器３５
に供給するようになされている。演算器３５は、演算器
３４の出力と、ラッチ回路３１の出力とを加算し、演算
器３６に供給するようになされている。演算器３６は、
そこにラスタスキャン順に供給される画素と、演算器３
５の出力とを加算し、演算器３７に供給するようになさ
れている。演算器３７は、演算器３６の出力を右に２ビ
ットシフトすることにより、４で除算し、その除算結果
を演算器４０に供給するようになされている。

【００８６】演算器３８には、リードバッファ２４から
読み出された画素のうちの２つが、必要に応じて供給さ
れるようになされている。演算器３８は、そこに供給さ
れる２つの画素を加算し、その加算結果を、演算器３９
に供給するようになされている。演算器３９には、演算
器３８の出力の他、演算器４５の出力が、必要に応じて
供給されるようになされており、演算器３９は、それら
を加算して、演算器４０に供給するようになされてい
る。演算器４０は、演算器３７の出力と、演算器３９の
出力とを加算し、演算器４１に出力するようになされて
いる。演算器４１は、演算器３７と同様に、演算器４０
の出力を右に２ビットシフトすることにより、４で除算
し、その除算結果を出力するようになされている。

【００８７】演算器４２には、リードバッファ２４から
読み出された画素のうちの２つが、必要に応じて供給さ
れるようになされており、演算器４２は、それらを加算
し、演算器４３に供給するようになされている。演算器
４３は、演算器４２の出力と、ラッチ回路３３の出力と
を加算し、演算器４４に供給するようになされている。
演算器４４は、演算器４３の出力と、ラッチ回路３２の
出力とを加算し、演算器４５に供給するようになされて
いる。演算器４５は、演算器３７と同様に、演算器４４
の出力を右に２ビットシフトすることにより、４で除算
し、その除算結果を出力するようになされている。

【００８８】次に、図８は、図６のライトバッファ２２
の構成例を示している。

【００８９】ライトバッファ２２は、同図に示すよう
に、ブロック単位の画素を記憶する１６個のセル５１乃
至６６と、そのセル５１乃至６６に画素をラッチさせる
ためのクロックを与えるＮＡＮＤゲート７１乃至７４と
で構成されている。

【００９０】セル５１乃至６６は、４×４の格子状に配
置されており、各ラインを構成するセル５１乃至５４，
５５乃至５８，５９乃至６２，６３乃至６６それぞれに
は、ＮＡＮＤゲート７１乃至７４それぞれからクロック
が供給されるようになされている。そして、セル５１乃
至６６は、このクロックに対応して、ライトエレメント
２１から供給される画素をラッチし、メモリセルアレイ
２３に供給するようになされている。ここで、ライトバ
ッファ２２が、このように４×４の格子状に配置された
１６のセル５１乃至６６を有することで、メモリセルア
レイ２３には、その単位、即ち、ブロック単位で、画素
の書き込みが行われるようになされている。

【００９１】ＮＡＮＤゲート７１乃至７４の一端には、
クロックｘｅｎＢが供給されるようになされており、そ
の他端には、セル５１乃至５４，５５乃至５８，５９乃
至６２，６３乃至６６に供給するクロックｘｅｎＢをマ
スクするためのマスク信号ｘｅｎ０乃至ｘｅｎ３がそれ
ぞれ供給されるようになされている。即ち、マスク信号
ｘｅｎ０乃至ｘｅｎ３は、セル５１乃至５４，５５乃至
５８，５９乃至６２，６３乃至６６それぞれに、ライト
エレメント２１からの画素をラッチさせるタイミングに
おいて、Ｈレベルとなり、他のタイミングにおいてはＬ
レベルとなるようになされている。これにより、セル５
１乃至５４，５５乃至５８，５９乃至６２，６３乃至６
６それぞれに、ライトエレメント２１からの画素をラッ
チさせるタイミングでは、クロックｘｅｎＢが、セル５
１乃至５４，５５乃至５８，５９乃至６２，６３乃至６
６それぞれに供給され、それ以外のタイミングでは、ク
ロックｘｅｎＢがマスクされるようになされている。

【００９２】なお、図７のライトエレメント２１のブロ
ック図に付したアルファベットａ乃至ｆの部分は、図８
のライトバッファ２２のブロック図に付した同一のアル
ファベットの部分に接続されている。従って、例えば、
ライトバッファ２２における１列目のセル５１，５５，
５９，６３では、ライトエレメント２１におけるラッチ
回路３３の出力がラッチされる。また、例えば、ライト
バッファ２２における右下のセル６６では、ライトエレ
メント２１における演算器４１の出力がラッチされる。
さらに、例えば、ライトバッファ２２における１ライン
目のセル５１乃至５４では、ラッチ回路３３，３２，３
１の出力、またはラッチ回路３１への入力がそれぞれラ
ッチされる。

【００９３】次に、図６の記憶装置の書き込み時の動作
について説明する。

【００９４】最下位階層の１ライン目の画素ｈ００，ｈ
０１，ｈ１０，ｈ１１が供給されると、それらの画素
は、ライトエレメント２１のラッチ回路３１乃至３３で
順次ラッチされていく。そして、画素ｈ１１が供給され
るタイミング、即ち、画素ｈ１１が、ラッチ回路３１に
供給されるタイミングでは、ラッチ回路３１乃至３３に
おいて、画素ｈ１０，ｈ０１，ｈ００がそれぞれラッチ
されており、このタイミングで、ライトバッファ２２の
１ライン目を構成するセル５１乃至５４はイネーブル
（enable）状態（ＮＡＮＤゲート７１からクロックｘｅ
ｎＢが出力され、データをラッチすることが可能な状
態）とされる。

【００９５】その結果、セル５１乃至５４では、画素ｈ
００，ｈ０１，ｈ１０，ｈ１１がそれぞれラッチされ
る。

【００９６】そして、この場合、画素ｈ００，ｈ０１，
ｈ１０，ｈ１１とともにブロックを構成する２ライン目
の最初の４画素ｈ０２，ｈ０３，ｈ１２，ｈ１３、３ラ
イン目の最初の４画素ｈ２０，ｈ２１，ｈ３０，ｈ３
１、および４ライン目の最初の４画素ｈ２２，ｈ２３，
ｈ３２，ｈ３３の合計１２画素は、まだ供給されていな
いため、ライトバッファ２２の２乃至４ライン目を構成
するセル５５乃至５８，５９乃至６２，６３乃至６６に
は、前フレームの画素Ｃが書き込まれる。

【００９７】以上のようにして、セル５１乃至６６に記
憶された４×４のデータは、メモリセルアレイ２３に供
給され、対応する絶対アドレス（ここでは、画素ｑに割
り当てられた絶対アドレス）が割り当てられた４×４の
セルに記憶される。

【００９８】そして、最下位階層の２ライン目の画素ｈ
０２，ｈ０３，ｈ１２，ｈ１３が供給されると、それら
の画素は、やはり、ライトエレメント２１のラッチ回路
３１乃至３３で順次ラッチされていく。そして、画素ｈ
１３が供給されるタイミング、即ち、画素ｈ１３が、ラ
ッチ回路３１に供給されるタイミングでは、図９に示す
ように、ラッチ回路３１乃至３３では、画素ｈ１２，ｈ
０３，ｈ０２がそれぞれラッチされる。

【００９９】また、このとき、メモリセルアレイ２３か
らは、１ライン目に画素ｈ００，ｈ０１，ｈ１０，ｈ１
１が記憶され、２乃至４ライン目に前フレームの画素Ｃ
が記憶されたブロックが読み出され、リードバッファ２
４に記憶される。そして、このブロックが、図９に示す
ように、リードバッファ２４からライトエレメント２１
に供給される。

【０１００】ライトエレメント２１において、演算器４
２には、リードバッファ２４からの画素ｈ００およびｈ
０１が供給される。演算器４２では、画素ｈ００とｈ０
１とが加算され、その加算値（ｈ００＋ｈ０１）が演算
器４３に出力される。演算器４３では、演算器４２から
の加算値と、ラッチ回路３３の出力である画素ｈ０２と
が加算され、その加算値（ｈ００＋ｈ０１＋ｈ０２）が
演算器４４に出力される。演算器４４では、演算器４３
からの加算値と、ラッチ回路３２の出力である画素ｈ０
３とが加算され、その加算値（ｈ００＋ｈ０１＋ｈ０２
＋ｈ０３）が演算器４５に出力される。演算器４５で
は、演算器４４からの加算値が４で除算され、これによ
り、第２階層の画素ｍ０（＝（ｈ００＋ｈ０１＋ｈ０２
＋ｈ０３）／４）が求められる。

【０１０１】また、演算器３４には、リードバッファ２
４からの画素ｈ１０およびｈ１１が供給される。演算器
３４では、画素ｈ１０とｈ１１とが加算され、その加算
値（ｈ１０＋ｈ１１）が演算器３５に出力される。演算
器３５では、演算器３４からの加算値と、ラッチ回路３
１の出力である画素ｈ１２とが加算され、その加算値
（ｈ１０＋ｈ１１＋ｈ１２）が演算器３６に出力され
る。演算器３６では、演算器３５からの加算値と、ラッ
チ回路３１に供給されている画素ｈ１３とが加算され、
その加算値（ｈ１０＋ｈ１１＋ｈ１２＋ｈ１３）が演算
器３７に出力される。演算器３７では、演算器３６から
の加算値が４で除算され、これにより、第２階層の画素
ｍ１（＝（ｈ１０＋ｈ１１＋ｈ１２＋ｈ１３）／４）が
求められる。

【０１０２】そして、ライトエレメント２１は、リード
バッファ２４からの１ライン目のｈ００，ｈ０１，ｈ１
０，ｈ１１を、ライトバッファ２２の１ライン目のセル
５１乃至５４にそれぞれ供給し、このタイミングで、セ
ル５１乃至５４はイネーブル状態とされる。その結果、
セル５１乃至５４では、図９に示すように、再び、画素
ｈ００，ｈ０１，ｈ１０，ｈ１１がそれぞれラッチされ
る。

【０１０３】さらに、ライトバッファ２２では、セル５
５乃至５８がイネーブル状態とされる。その結果、図９
に示すように、セル５５では、ラッチ回路３３が出力し
ている画素ｈ０２が、セル５６では、演算器４５が出力
している画素ｍ０が、セル５７では、ラッチ回路３１が
出力している画素ｈ１２が、セル５８では、演算器３７
が出力している画素ｍ１が、それぞれラッチされる。

【０１０４】そして、この場合、１ライン目の画素ｈ０
０，ｈ０１，ｈ１０，ｈ１１、および２ライン目の画素
ｈ０２，ｍ０，ｈ１２，ｍ１とともにブロックを構成す
る３ライン目の最初の４画素ｈ２０，ｈ２１，ｈ３０，
ｈ３１、および４ライン目の最初の４画素ｈ２２，ｈ２
３，ｈ３２，ｈ３３の合計８画素は、まだ供給されてい
ないため、ライトバッファ２２の３および４ライン目を
構成するセル５９乃至６２，６３乃至６６には、前フレ
ームの画素Ｃが書き込まれる。

【０１０５】以上のようにして、セル５１乃至６６に記
憶された４×４のデータは、メモリセルアレイ２３に供
給され、対応する絶対アドレスが割り当てられた４×４
のセルに記憶（上書き）される。

【０１０６】次に、最下位階層の３ライン目の画素ｈ２
０，ｈ２１，ｈ３０，ｈ３１が供給されると、それらの
画素は、ライトエレメント２１のラッチ回路３１乃至３
３で順次ラッチされていく。そして、画素ｈ３１が供給
されるタイミング、即ち、画素ｈ３１が、ラッチ回路３
１に供給されるタイミングでは、図１０に示すように、
ラッチ回路３１乃至３３では、画素ｈ３０，ｈ２１，ｈ
２０がそれぞれラッチされる。

【０１０７】また、このとき、メモリセルアレイ２３か
らは、１ライン目に画素ｈ００，ｈ０１，ｈ１０，ｈ１
１が記憶されるとともに、２ライン目に画素ｈ０２，ｍ
０，ｈ１２，ｍ１が記憶され、３および４ライン目に前
フレームの画素Ｃが記憶されたブロックが読み出され、
リードバッファ２４に記憶される。そして、このブロッ
クが、リードバッファ２４からライトエレメント２１に
供給される。

【０１０８】この場合、ライトエレメント２１は、リー
ドバッファ２４からの１ライン目のｈ００，ｈ０１，ｈ
１０，ｈ１１を、ライトバッファ２２の１ライン目のセ
ル５１乃至５４にそれぞれ供給し、このタイミングで、
セル５１乃至５４はイネーブル状態とされる。その結
果、セル５１乃至５４では、図１０に示すように、再
び、画素ｈ００，ｈ０１，ｈ１０，ｈ１１がそれぞれラ
ッチされる。

【０１０９】さらに、ライトエレメント２１は、リード
バッファ２４からの２ライン目のｈ０２，ｍ０，ｈ１
２，ｍ１を、ライトバッファ２２の２ライン目のセル５
５乃至５８にそれぞれ供給し、このタイミングで、セル
５５乃至５８はイネーブル状態とされる。その結果、セ
ル５５乃至５８では、図１０に示すように、再び、画素
ｈ０２，ｍ０，ｈ１２，ｍ１がそれぞれラッチされる。

【０１１０】また、ライトバッファ２２では、セル５９
乃至６２がイネーブル状態とされる。その結果、図１０
に示すように、セル５９では、ラッチ回路３３が出力し
ている画素ｈ２０が、セル６０では、ラッチ回路３２が
出力している画素ｈ２１が、セル６１では、ラッチ回路
３１が出力している画素ｈ３０が、セル６２では、ラッ
チ回路３２に供給されている画素ｈ３１が、それぞれラ
ッチされる。

【０１１１】そして、この場合、１ライン目の画素ｈ０
０，ｈ０１，ｈ１０，ｈ１１、２ライン目の画素ｈ０
２，ｍ０，ｈ１２，ｍ１、および３ライン目の画素ｈ２
０，ｈ２１，ｈ３０，ｈ３１とともにブロックを構成す
る４ライン目の最初の４画素ｈ２２，ｈ２３，ｈ３２，
ｈ３３は、まだ供給されていないため、ライトバッファ
２２の４ライン目を構成するセル６３乃至６６には、前
フレームの画素Ｃが書き込まれる。

【０１１２】以上のようにして、セル５１乃至６６に記
憶された４×４のデータは、メモリセルアレイ２３に供
給されて記憶される。

【０１１３】そして、最下位階層の４ライン目の画素ｈ
２２，ｈ２３，ｈ３２，ｈ３３が供給されると、それら
の画素は、ライトエレメント２１のラッチ回路３１乃至
３３で順次ラッチされていく。そして、画素ｈ３３が供
給されるタイミング、即ち、画素ｈ３３が、ラッチ回路
３１に供給されるタイミングでは、図１１に示すよう
に、ラッチ回路３１乃至３３では、画素ｈ３２，ｈ２
３，ｈ２２がそれぞれラッチされる。

【０１１４】また、このとき、メモリセルアレイ２３か
らは、１ライン目に画素ｈ００，ｈ０１，ｈ１０，ｈ１
１が、２ライン目に画素ｈ０２，ｍ０，ｈ１２，ｍ１
が、３ライン目に画素ｈ２０、ｈ２１，ｈ３０，ｈ３１
が、４ライン目に前フレームの画素Ｃが、それぞれ記憶
されたブロックが読み出され、リードバッファ２４に記
憶される。そして、このブロックが、図１１に示すよう
に、リードバッファ２４からライトエレメント２１に供
給される。

【０１１５】ライトエレメント２１において、演算器４
２には、リードバッファ２４からの画素ｈ２０およびｈ
２１が供給される。演算器４２では、画素ｈ２０とｈ２
１とが加算され、その加算値（ｈ２０＋ｈ２１）が演算
器４３に出力される。演算器４３では、演算器４２から
の加算値と、ラッチ回路３３の出力である画素ｈ２２と
が加算され、その加算値（ｈ２０＋ｈ２１＋ｈ２２）が
演算器４４に出力される。演算器４４では、演算器４３
からの加算値と、ラッチ回路３２の出力である画素ｈ２
３とが加算され、その加算値（ｈ２０＋ｈ２１＋ｈ２２
＋ｈ２３）が演算器４５に出力される。演算器４５で
は、演算器４４からの加算値が４で除算され、これによ
り、第２階層の画素ｍ２（＝（ｈ２０＋ｈ２１＋ｈ２２
＋ｈ２３）／４）が求められる。

【０１１６】また、演算器３４には、リードバッファ２
４からの画素ｈ３０およびｈ３１が供給される。演算器
３４では、画素ｈ３０とｈ３１とが加算され、その加算
値（ｈ３０＋ｈ３１）が演算器３５に出力される。演算
器３５では、演算器３４からの加算値と、ラッチ回路３
１の出力である画素ｈ３２とが加算され、その加算値
（ｈ３０＋ｈ３１＋ｈ３２）が演算器３６に出力され
る。演算器３６では、演算器３５からの加算値と、ラッ
チ回路３１に供給されている画素ｈ３３とが加算され、
その加算値（ｈ３０＋ｈ３１＋ｈ３２＋ｈ３３）が演算
器３７に出力される。演算器３７では、演算器３６から
の加算値が４で除算され、これにより、第２階層の画素
ｍ３（＝（ｈ３０＋ｈ３１＋ｈ３２＋ｈ３３）／４）が
求められる。この画素ｍ３は、演算器４０に供給され
る。

【０１１７】一方、演算器３８には、リードバッファ２
４からの画素ｍ０およびｍ１が供給される。演算器３８
では、画素ｍ０とｍ１とが加算され、その加算値（ｍ０
＋ｍ１）が演算器３９に出力される。演算器３９では、
演算器３８からの加算値と、演算器４５の出力である画
素ｍ２とが加算され、その加算値（ｍ０＋ｍ１＋ｍ２）
が演算器４０に出力される。演算器４０では、演算器３
７からの画素ｍ３と、演算器３９からの加算値とが加算
され、その加算値（ｍ０＋ｍ１＋ｍ２＋ｍ３）が演算器
４１に出力される。演算器４１では、演算器４０からの
加算値が４で除算され、これにより、第３階層の画素ｑ
（＝（ｍ０＋ｍ１＋ｍ２＋ｍ３）／４）が求められる。

【０１１８】そして、ライトエレメント２１は、リード
バッファ２４からの１ライン目のｈ００，ｈ０１，ｈ１
０，ｈ１１を、ライトバッファ２２の１ライン目のセル
５１乃至５４にそれぞれ供給し、このタイミングで、セ
ル５１乃至５４はイネーブル状態とされる。その結果、
セル５１乃至５４では、図１１に示すように、再び、画
素ｈ００，ｈ０１，ｈ１０，ｈ１１がそれぞれラッチさ
れる。

【０１１９】さらに、ライトエレメント２１は、リード
バッファ２４からの２ライン目のｈ０２，ｍ０，ｈ１
２，ｍ１を、ライトバッファ２２の２ライン目のセル５
５乃至５８にそれぞれ供給し、このタイミングで、セル
５５乃至５８はイネーブル状態とされる。その結果、セ
ル５５乃至５８では、図１１に示すように、再び、画素
ｈ０２，ｍ０，ｈ１２，ｍ１がそれぞれラッチされる。

【０１２０】また、ライトエレメント２１は、リードバ
ッファ２４からの１ライン目のｈ２０，ｈ２１，ｈ３
０，ｈ３１を、ライトバッファ２２の３ライン目のセル
５９乃至６２にそれぞれ供給し、このタイミングで、セ
ル５９乃至６２はイネーブル状態とされる。その結果、
セル５９乃至６２では、図１１に示すように、再び、画
素ｈ２０，ｈ２１，ｈ３０，ｈ３１がそれぞれラッチさ
れる。

【０１２１】さらに、ライトバッファ２２では、セル６
３乃至６６がイネーブル状態とされる。その結果、図１
１に示すように、セル６３では、ラッチ回路３３が出力
している画素ｈ３２が、セル６４では、演算器４５が出
力している画素ｍ２が、セル６５では、ラッチ回路３１
が出力している画素ｈ３２が、セル６６では、演算器４
１が出力している画素ｑが、それぞれラッチされる。

【０１２２】その後、セル５１乃至６６に記憶された４
×４のデータは、メモリセルアレイ２３に供給され、対
応する絶対アドレスが割り当てられた４×４のセルに記
憶される。

【０１２３】以上のように、メモリセルアレイ２３に対
しては、ブロック単位で、画素が書き込まれる。

【０１２４】なお、最下位階層の１乃至４ライン目の他
のブロックについても同様の処理が行われ、さらに、５
ライン目以降についても同様の処理が繰り返される。

【０１２５】次に、図１２は、図６のライトエレメント
２１の他の構成例を示している。なお、図中、図７にお
ける場合と対応する部分については、同一の符号を付し
てある。即ち、このライトエレメント２１は、演算器４
２乃至４５が設けられておらず、演算器３７の出力をラ
ッチするラッチ回路８１および８２が新たに設けられて
いる他は、図７における場合と基本的に同様に構成され
ている。但し、演算器３９には、演算器４５の出力に代
えて、ラッチ回路８２の出力が、必要に応じて供給され
るようになされている。

【０１２６】以上のように構成されるライトエレメント
２１では、１ライン目および３ライン目の書き込みは、
図７における場合と同様に行われる。

【０１２７】そして、２ライン目の書き込み時において
は、図１３に示すように、最下位階層の２ライン目の画
素ｈ０２がラッチ回路３１でラッチされ、そこに次の画
素ｈ０３が供給されるタイミングで、メモリセルアレイ
２３からリードバッファ２４を介して、１ライン目に画
素ｈ００，ｈ０１，ｈ１０，ｈ１１が記憶され、２乃至
４ライン目に前フレームの画素Ｃが記憶されたブロック
が供給される。

【０１２８】ライトエレメント２１においては、図１３
に示すように、演算器３４に、リードバッファ２４から
の画素ｈ００およびｈ０１が供給される。そして、演算
器３４乃至３７において、上述した場合と同様にして、
第２階層の画素ｍ０（＝（ｈ００＋ｈ０１＋ｈ０２＋ｈ
０３）／４）が求められる。

【０１２９】その後、図１４に示すように、ラッチ回路
３１乃至３３において、２ライン目の最下位階層の画素
ｈ１２，ｈ０３，ｈ０２がそれぞれラッチされ、ラッチ
回路３１に画素ｈ１３が供給されると、演算器３４に
は、リードバッファ２４からの画素ｈ１０およびｈ１１
が供給される。そして、演算器３４乃至３７において、
上述した場合と同様にして、第２階層の画素ｍ１（＝
（ｈ１０＋ｈ１１＋ｈ１２＋ｈ１３）／４）が求められ
る。

【０１３０】なお、演算器３７から先に出力された第２
階層の画素ｍ０は、ラッチ回路８１および８２で順次ラ
ッチされて出力される。

【０１３１】以上の処理後、ライトエレメント２１が出
力する各画素は、図７における場合と同様にして、ライ
トバッファ２２にラッチされ、メモリセルアレイ２３に
書き込まれる。

【０１３２】次に、４ライン目の書き込み時において
は、図１５に示すように、最下位階層の４ライン目の画
素ｈ２２がラッチ回路３１でラッチされ、そこに次の画
素ｈ２３が供給されるタイミングで、メモリセルアレイ
２３からリードバッファ２４を介して、１ライン目に画
素ｈ００，ｈ０１，ｈ１０，ｈ１１が、２ライン目に画
素ｈ０２，ｍ０，ｈ１２，ｍ１が、３ライン目に画素ｈ
２０、ｈ２１，ｈ３０，ｈ３１が、４ライン目に前フレ
ームの画素Ｃが、それぞれ記憶されたブロックが供給さ
れる。

【０１３３】ライトエレメント２１においては、図１５
に示すように、演算器３４に、リードバッファ２４から
の画素ｈ２０およびｈ２１が供給される。そして、演算
器３４乃至３７において、上述した場合と同様にして、
第２階層の画素ｍ２（＝（ｈ２０＋ｈ２１＋ｈ２２＋ｈ
２３）／４）が求められる。

【０１３４】その後、図１６に示すように、ラッチ回路
３１乃至３３において、４ライン目の最下位階層の画素
ｈ２２，ｈ２３，ｈ３２がそれぞれラッチされ、ラッチ
回路３１に画素ｈ３３が供給されると、演算器３４に
は、リードバッファ２４からの画素ｈ３０およびｈ３１
が供給される。そして、演算器３４乃至３７において、
上述した場合と同様にして、第２階層の画素ｍ３（＝
（ｈ３０＋ｈ３１＋ｈ３２＋ｈ３３）／４）が求められ
る。

【０１３５】なお、演算器３７から先に出力された第２
階層の画素ｍ２は、ラッチ回路８１および８２で順次ラ
ッチされて出力される。

【０１３６】さらに、この場合、図１６に示すように、
演算器３８には、リードバッファ２４からの画素ｍ０お
よびｍ１が、演算器３９には、ラッチ回路８２が出力す
る画素ｍ２が、それぞれ供給される。そして、演算器３
８乃至４１において、上述した場合と同様にして、第３
階層の画素ｑ（＝（ｍ０＋ｍ１＋ｍ２＋ｍ３）／４）が
求められる。

【０１３７】以上の処理後、ライトエレメント２１が出
力する各画素は、図７における場合と同様にして、ライ
トバッファ２２にラッチされ、メモリセルアレイ２３に
書き込まれる。

【０１３８】次に、図６の記憶装置においては、そこへ
のデータの書き込みと、そこからのデータの読み出しと
を非同期で行うことができるように、リードバッファ２
４および２５の２つの読み出し用のバッファを設けてい
るが、書き込み時に使用するライトバッファ２２とリー
ドバッファ２４とは、１のバッファで兼用し、読み出し
用のバッファは、リードバッファ２５だけにすることが
可能である。

【０１３９】図１７は、図８に示したライトバッファ２
２を、リードバッファ２４としても使用することができ
るＩ／Ｏ（Input/Output）ポートとして構成する場合
の、そのＩ／Ｏポートのセルの構成例を示している。

【０１４０】この場合、図８のセル５１乃至６６それぞ
れに相当するセル８６の入力段には、セレクタ８５が設
けられており、セレクタ８５は、ライトエレメント２１
からの信号か、またはメモリセルアレイ２３からの信号
のうちのいずれか一方を、ライト／リード（Write/Rea
d）信号に対応して選択して出力するようになされてい
る。

【０１４１】ライト／リード信号は、メモリセルアレイ
２３に対して、データの書き込みを行うのか、または読
み出しを行うのかを指示する信号で、セレクタ８５は、
ライト／リード信号が、メモリセルアレイ２３へのデー
タの書き込みを指示しているとき、ライトエレメント２
１からの信号を選択して、セル８６に出力する。また、
セレクタ８５は、ライト／リード信号が、メモリセルア
レイ２３からのデータの読み出しを指示しているとき、
メモリセルアレイ２３からの信号を選択して、セル８６
に出力する。

【０１４２】なお、この場合、例えば、１クロックの前
半において読み出しを、後半において書き込みを、それ
ぞれ行うようにすれば良い。

【０１４３】次に、図６の記憶装置の読み出し時の動作
について説明するが、その前に、その前段階の準備とし
て、リードバッファ２５およびリードエレメント２６の
構成についてさらに説明する。

【０１４４】図１８は、図６のリードバッファ２５の構
成例を示している。

【０１４５】リードバッファ２５は、同図に示すよう
に、ブロック単位の画素を記憶する１６個のセル９１乃
至１０６で構成されている。セル９１乃至１０６は、４
×４の格子状に配置されており、各ラインを構成するセ
ル９１乃至９４，９５乃至９８，９９乃至１０２，１０
３乃至１０６それぞれには、クロックｘｅｎＢが供給さ
れるようになされている。そして、セル９１乃至１０６
は、このクロックｘｅｎＢに対応して、メモリセルアレ
イ２３から供給される画素をラッチし、リードエレメン
ト２６に供給するようになされている。ここで、リード
バッファ２５が、このように４×４の格子状に配置され
た１６のセル９１乃至１０６を有することで、メモリセ
ルアレイ２３からは、その単位、即ち、ブロック単位
で、画素の読み出しが行われるようになされている。

【０１４６】次に、図１９は、図６のリードエレメント
２６の構成例を示している。

【０１４７】ここで、図１８のセル９１乃至１０６の出
力段に付した記号ａ０乃至ａ３，ｂ０乃至ｂ３，ｃ０乃
至ｃ３，ｄ０乃至ｄ３の部分は、図１９のリードバッフ
ァ２６のブロック図に付した同一の記号の部分に接続さ
れている。従って、例えば、リードバッファ２５におけ
るセル９１，９３，９９，１０１の出力は、いずれも、
リードエレメント２６におけるセレクタ１１１に供給さ
れる。

【０１４８】また、図１９における同一記号Ａ，Ａ’，
Ｂ，Ｃ，Ｄの部分どうしも相互に接続されている。従っ
て、例えば、セレクタ１１１の出力は、演算器１１４の
他、セレクタ１２３にも供給されるようになされてい
る。

【０１４９】セレクタ１１１には、リードバッファ２５
のセル９１，９３，９９，１０１のラッチ出力が供給さ
れるようになされており、セレクタ１１１は、リードア
ドレスコントローラ２８（図６）から供給される制御信
号にしたがって、セル９１，９３，９９，１０１のラッ
チ出力のうちのいずれかを選択し、演算器１１４および
セレクタ１２３に出力するようになされている。

【０１５０】セレクタ１１２には、リードバッファ２５
のセル９２，９４，１００，１０２のラッチ出力が供給
されるようになされており、セレクタ１１２は、リード
アドレスコントローラ２８から供給される制御信号にし
たがって、セル９２，９４，１００，１０２のラッチ出
力のうちのいずれかを選択し、演算器１１４およびセレ
クタ１２３に出力するようになされている。

【０１５１】セレクタ１１３には、リードバッファ２５
のセル９５，９７，１０３，１０５のラッチ出力が供給
されるようになされており、セレクタ１１３は、リード
アドレスコントローラ２８から供給される制御信号にし
たがって、セル９５，９７，１０３，１０５のラッチ出
力のうちのいずれかを選択し、演算器１１５およびセレ
クタ１２３に出力するようになされている。

【０１５２】演算器１１４は、セレクタ１１１の出力
と、セレクタ１１２の出力とを加算し、演算器１１５に
供給するようになされている。演算器１１５は、演算器
１１４からの加算値と、セレクタ１１３の出力とを加算
し、演算器１１６に出力するようになされている。

【０１５３】演算器１１６には、さらに、演算器１１８
の出力も供給されるようになされており、演算器１１６
は、演算器１１８の出力から、演算器１１５の出力を減
算して、セレクタ１２３に供給するようになされてい
る。

【０１５４】セレクタ１１７には、リードバッファ２５
のセル９６，９８，１０４のラッチ出力、および演算器
１２１の出力が供給されるようになされており、セレク
タ１１７は、リードアドレスコントローラ２８から供給
される制御信号にしたがって、セル９６，９８，１０４
のラッチ出力、または演算器１２１の出力のうちのいず
れかを選択し、演算器１１８およびセレクタ１２３に出
力するようになされている。

【０１５５】演算器１１８は、セレクタ１１７の出力
を、例えば、２ビットだけ左シフトすることにより４倍
にし、演算器１１６に供給するようになされている。

【０１５６】演算器１１９には、リードバッファ２５の
セル９６および９８のラッチ出力が供給されるようにな
されており、演算器１１９は、それらを加算して、演算
器１２０に供給するようになされている。演算器１２０
には、さらに、リードバッファ２５のセル１０４のラッ
チ出力も供給されるようになされており、演算器１２０
は、そのセル１０４のラッチ出力と、演算器１１９の出
力とを加算して、演算器１２１に供給するようになされ
ている。演算器１２１には、さらに、演算器１２２の出
力も供給されるようになされており、演算器１２１は、
演算器１２２の出力から、演算器１２０の出力を減算し
て、その減算結果を、セレクタ１１７および１２３に供
給するようになされている。演算器１２２には、リード
バッファ２５のセル１０６のラッチ出力が供給されるよ
うになされており、演算器１２２は、セル１０６のラッ
チ出力を、例えば、２ビットだけ左シフトすることによ
り４倍にし、演算器１２１に供給するようになされてい
る。

【０１５７】セレクタ１２３には、セレクタ１１１乃至
１１３，１１７の出力、演算器１１６，１２１の出力、
リードバッファ２５のセル１０６のラッチ出力が供給さ
れるようになされており、セレクタ１２３は、それらの
うちのいずれかを、リードアドレスコントローラ２８か
ら供給される制御信号にしたがって選択し、ラッチ回路
１２４に供給するようになされている。

【０１５８】ラッチ回路１２４は、セレクタ１２３の出
力をラッチして出力するようになされている。なお、ラ
ッチ回路１２４は、セレクタ１２３から供給される画素
を、外部に出力するためのタイミングをとるもので、設
けなくても良い。

【０１５９】次に、図６の記憶装置の読み出し時の動作
について説明する。

【０１６０】図５に示したフォーマットのアドレスによ
って、例えば、第３階層の画素ｑの絶対アドレスが指定
された場合、メモリセルアレイ２３からは、画素ｑに対
応するブロックを構成する１６の画素ｈ００乃至ｈ０
２，ｈ１０乃至ｈ１２，ｈ２０乃至ｈ２２，ｈ３０乃至
ｈ３２，ｍ０乃至ｍ２、およびｑが読み出され、リード
バッファ２５に供給される。リードバッファ２５では、
図２０に示すように、メモリセルアレイ２３から読み出
された１６の画素が、対応するセルに記憶される。

【０１６１】即ち、１ライン目の画素ｈ００，ｈ０１，
ｈ１０，ｈ１１は、１ライン目のセル９１乃至９４それ
ぞれに、２ライン目の画素ｈ０２，ｍ０，ｈ１２，ｍ１
は、２ライン目のセル９５乃至９８それぞれに、３ライ
ン目の画素ｈ２０，ｈ２１，ｈ３０，ｈ３１は、３ライ
ン目のセル９９乃至１０２それぞれに、４ライン目の画
素ｈ２２，ｍ２，ｈ３２，ｑは、４ライン目のセル１０
３乃至１０６それぞれに記憶される。

【０１６２】そして、第３階層（最上位階層）の画素ｑ
の読み出しが指定された場合（本実施の形態では、レイ
ヤフラグが１０Ｂの場合）には、セレクタ１２３に、セ
ル１０６のラッチ出力を選択するように指示する制御信
号が供給される。この場合、セレクタ１２３では、セル
１０６のラッチ出力（ｄ３）、即ち、第３階層の画素ｑ
が選択されて出力される。

【０１６３】次に、第２階層の画素ｍ０乃至ｍ３の読み
出しが指定された場合（本実施の形態では、レイヤフラ
グが０１Ｂの場合）には、図２１に示すように、演算器
１１９において、セル９６および９８のラッチ出力、即
ち、画素ｍ０およびｍ１が加算され、その加算値（ｍ０
＋ｍ１）が、演算器１２０に供給される。演算器１２０
では、演算器１１９の出力と、セル１０４のラッチ出
力、即ち、画素ｍ２とが加算され、その加算値（ｍ０＋
ｍ１＋ｍ２）が演算器１２１に供給される。

【０１６４】一方、演算器１２２では、セル１０６のラ
ッチ出力、即ち、画素ｑが４倍され、その乗算値（４×
ｑ）が、演算器１２１に供給される。

【０１６５】演算器１２１では、演算器１２２による乗
算結果（４×ｑ）から、演算器１２０による加算結果
（ｍ０＋ｍ１＋ｍ２）が減算され、これにより、画素ｍ
３（＝４×ｑ−（ｍ０＋ｍ１＋ｍ２））が求められる。
演算器１２１で求められた画素ｍ３は、セレクタ１２３
に供給される。

【０１６６】そして、セレクタ１１７には、セル９６，
９８，１０４のラッチ出力（ｂ１，ｄ１，ｂ３）、即
ち、画素ｍ０乃至ｍ２それぞれを選択するように指示す
る制御信号が順次供給される。これにより、セレクタ１
１７から１２３に対して、画素ｍ０乃至ｍ２が順次供給
される。

【０１６７】この場合、セレクタ１２３には、セレクタ
１１７の出力（Ｃ）を選択するように指示する制御信号
が供給され、これにより、セレクタ１２３からは、セレ
クタ１１７から供給される画素ｍ０乃至ｍ２が順次出力
される。

【０１６８】その後、セレクタ１２３には、演算器１２
１の出力（Ｄ’）を選択するように指示する制御信号が
供給され、これにより、セレクタ１２３からは、演算器
１２１から供給される画素ｍ３が出力される。

【０１６９】以上のようにして、第２階層の画素ｍ０乃
至ｍ３が読み出される。

【０１７０】次に、第１階層の画素ｈ００乃至ｈ０３，
ｈ１０乃至ｈ１３，ｈ２０乃至ｈ２３，ｈ３０乃至ｈ３
３の読み出しが指定された場合（本実施の形態では、レ
イヤフラグが００Ｂの場合）には、まず、セレクタ１１
１乃至１１３に、セル９１，９２，９５のラッチ出力
（ａ０，ｂ０，ａ１）を選択するように指示する制御信
号が供給され、これにより、セレクタ１１１乃至１１３
からは、図２２に示すように、画素ｈ００，ｈ０１，ｈ
０２がそれぞれ出力される。画素ｈ００およびｈ０１
は、演算器１１４およびセレクタ１２３に供給され、画
素ｈ０２は演算器１１５およびセレクタ１２３に供給さ
れる。

【０１７１】演算器１１４では、セレクタ１１１からの
画素ｈ００と、セレクタ１１２からのｈ０１とが加算さ
れ、その加算値（ｈ００＋ｈ０１）が、演算器１１５に
供給される。演算器１１５では、演算器１１４の出力
と、セレクタ１１３からの画素ｈ０２とが加算され、そ
の加算値（ｈ００＋ｈ０１＋ｈ０２）が、演算器１１６
に供給される。

【０１７２】一方、セレクタ１１７には、セル９６ラッ
チ出力（ｂ１）、即ち、画素ｍ０を選択するように指示
する制御信号が供給される。これにより、セレクタ１１
７からは、図２２に示すように、画素ｍ０が演算器１１
８に供給される。演算器１１８では、セレクタ１１７か
らの画素ｍ０が４倍され、その乗算値（４×ｍ０）が、
演算器１１６に供給される。

【０１７３】演算器１１６では、演算器１１８による乗
算結果（４×ｍ０）から、演算器１１５による加算結果
（ｈ００＋ｈ０１＋ｈ０２）が減算され、これにより、
画素ｈ０３（＝４×ｍ０−（ｈ００＋ｈ０１＋ｈ０
２））が求められる。演算器１２１で求められた画素ｈ
０３は、セレクタ１２３に供給される。

【０１７４】セレクタ１２３には、セレクタ１１１乃至
１１３の出力（Ａ，Ｂ，Ａ’）を順次選択し、さらに、
演算器１１６の出力（Ｄ）を選択するように指示する制
御信号が供給される。これにより、セレクタ１２３から
は、画素ｈ００乃至ｈ０３が順次出力される。

【０１７５】その後、セレクタ１１１乃至１１３には、
セル９３，９４，９７のラッチ出力（ｃ０，ｄ０，ｃ
１）を選択するように指示する制御信号が供給され、こ
れにより、セレクタ１１１乃至１１３からは、図２３に
示すように、画素ｈ１０，ｈ１１，ｈ１２がそれぞれ出
力される。画素ｈ１０およびｈ１１は、演算器１１４お
よびセレクタ１２３に供給され、画素ｈ１２は演算器１
１５およびセレクタ１２３に供給される。

【０１７６】演算器１１４および１１５では、上述した
場合と同様の処理が行われ、これにより、演算器１１５
から演算器１１６に対しては、画素ｈ１０乃至ｈ１２の
加算値（ｈ１０＋ｈ１１＋ｈ１２）が供給される。

【０１７７】一方、セレクタ１１７には、セル９８ラッ
チ出力（ｄ１）、即ち、画素ｍ１を選択するように指示
する制御信号が供給される。これにより、セレクタ１１
７からは、図２３に示すように、画素ｍ１が演算器１１
８に供給される。演算器１１８では、セレクタ１１７か
らの画素ｍ１が４倍され、その乗算値（４×ｍ１）が、
演算器１１６に供給される。

【０１７８】演算器１１６では、演算器１１８による乗
算結果（４×ｍ１）から、演算器１１５の出力（ｈ１０
＋ｈ１１＋ｈ１２）が減算され、これにより、画素ｈ１
３（＝４×ｍ１−（ｈ１０＋ｈ１１＋ｈ１２））が求め
られる。演算器１２１で求められた画素ｈ１３は、セレ
クタ１２３に供給される。

【０１７９】この場合も、セレクタ１２３には、セレク
タ１１１乃至１１３の出力（Ａ，Ｂ，Ａ’）を順次選択
し、さらに、演算器１１６の出力（Ｄ）を選択するよう
に指示する制御信号が供給され、これにより、セレクタ
１２３からは、画素ｈ１０乃至ｈ１３が順次出力され
る。

【０１８０】次に、セレクタ１１１乃至１１３には、セ
ル９９，１００，１０３のラッチ出力（ａ２，ｂ２，ａ
３）を選択するように指示する制御信号が供給され、こ
れにより、セレクタ１１１乃至１１３からは、図２４に
示すように、画素ｈ２０，ｈ２１，ｈ２２がそれぞれ出
力される。画素ｈ２０およびｈ２１は、演算器１１４お
よびセレクタ１２３に供給され、画素ｈ２２は演算器１
１５およびセレクタ１２３に供給される。

【０１８１】演算器１１４および１１５では、上述した
場合と同様の処理が行われ、これにより、演算器１１５
から演算器１１６に対しては、画素ｈ２０乃至ｈ２２の
加算値（ｈ２０＋ｈ２１＋ｈ２２）が供給される。

【０１８２】一方、セレクタ１１７には、セル１０４ラ
ッチ出力（ｂ３）、即ち、画素ｍ１を選択するように指
示する制御信号が供給される。これにより、セレクタ１
１７からは、図２４に示すように、画素ｍ２が演算器１
１８に供給される。演算器１１８では、セレクタ１１７
からの画素ｍ２が４倍され、その乗算値（４×ｍ２）
が、演算器１１６に供給される。

【０１８３】演算器１１６では、演算器１１８による乗
算結果（４×ｍ２）から、演算器１１５の出力（ｈ２０
＋ｈ２１＋ｈ２２）が減算され、これにより、画素ｈ２
３（＝４×ｍ２−（ｈ２０＋ｈ２１＋ｈ２２））が求め
られる。演算器１２１で求められた画素ｈ２３は、セレ
クタ１２３に供給される。

【０１８４】この場合も、セレクタ１２３には、セレク
タ１１１乃至１１３の出力（Ａ，Ｂ，Ａ’）を順次選択
し、さらに、演算器１１６の出力（Ｄ）を選択するよう
に指示する制御信号が供給され、これにより、セレクタ
１２３からは、画素ｈ２０乃至ｈ２３が順次出力され
る。

【０１８５】その後、セレクタ１１１乃至１１３には、
セル１０１，１０２，１０５のラッチ出力（ｃ２，ｄ
２，ｃ３）を選択するように指示する制御信号が供給さ
れ、これにより、セレクタ１１１乃至１１３からは、図
２５に示すように、画素ｈ３０，ｈ３１，ｈ３２がそれ
ぞれ出力される。画素ｈ３０およびｈ３１は、演算器１
１４およびセレクタ１２３に供給され、画素ｈ３２は演
算器１１５およびセレクタ１２３に供給される。

【０１８６】演算器１１４および１１５では、上述した
場合と同様の処理が行われ、これにより、演算器１１５
から演算器１１６に対しては、画素ｈ３０乃至ｈ３２の
加算値（ｈ３０＋ｈ３１＋ｈ３２）が供給される。

【０１８７】また、この場合、演算器１１９において、
セル９６および９８のラッチ出力、即ち、画素ｍ０およ
びｍ１が加算され、その加算値（ｍ０＋ｍ１）が、演算
器１２０に供給される。演算器１２０では、演算器１１
９の出力と、セル１０４のラッチ出力、即ち、画素ｍ２
とが加算され、その加算値（ｍ０＋ｍ１＋ｍ２）が演算
器１２１に供給される。同時に、演算器１２２では、セ
ル１０６のラッチ出力、即ち、画素ｑが４倍され、その
乗算値（４×ｑ）が、演算器１２１に供給される。

【０１８８】演算器１２１では、演算器１２２による乗
算結果（４×ｑ）から、演算器１２０による加算結果
（ｍ０＋ｍ１＋ｍ２）が減算され、これにより、画素ｍ
３（＝４×ｑ−（ｍ０＋ｍ１＋ｍ２））が求められる。
演算器１２１で求められた画素ｍ３は、セレクタ１１７
に供給される。

【０１８９】そして、セレクタ１１７には、演算器１２
１のラッチ出力（Ｄ’）、即ち、画素ｍ３を選択するよ
うに指示する制御信号が供給される。これにより、セレ
クタ１１７からは、図２５に示すように、画素ｍ３が演
算器１１８に供給される。演算器１１８では、セレクタ
１１７からの画素ｍ３が４倍され、その乗算値（４×ｍ
３）が、演算器１１６に供給される。

【０１９０】演算器１１６では、演算器１１８による乗
算結果（４×ｍ３）から、演算器１１５の出力（ｈ３０
＋ｈ３１＋ｈ３２）が減算され、これにより、画素ｈ３
３（＝４×ｍ３−（ｈ３０＋ｈ３１＋ｈ３２））が求め
られる。演算器１２１で求められた画素ｈ３３は、セレ
クタ１２３に供給される。

【０１９１】この場合も、セレクタ１２３には、セレク
タ１１１乃至１１３の出力（Ａ，Ｂ，Ａ’）を順次選択
し、さらに、演算器１１６の出力（Ｄ）を選択するよう
に指示する制御信号が供給され、これにより、セレクタ
１２３からは、画素ｈ３０乃至ｈ３３が順次出力され
る。

【０１９２】以上のようにして、第１階層の画素ｈ００
乃至ｈ０３，ｈ１０乃至ｈ１３，ｈ２０乃至ｈ２３，ｈ
３０乃至ｈ３３が読み出される。

【０１９３】なお、他のブロックについても、同様にし
て読み出しが行われる。

【０１９４】以上のように、メモリセルアレイ２３に対
するデータの読み書きをブロック単位で行うようにし、
メモリセルアレイ２３を、従来におけるラインディレイ
を行うための遅延回路としても用いるようにしたので、
そのような遅延回路を設けずに済むようになる。

【０１９５】なお、以上のような記憶装置は、例えば、
低解像度の画像である第３階層の画素を用いて、いわば
粗い検索を行い、その後、徐々に、解像度の高い下位階
層の画素を用いて、精度の高い検索を行う画像検索装置
などに適用可能である。

【０１９６】また、本実施の形態では、２次元のデータ
である画像を対象としたが、本発明は、１次元のデータ
にも適用可能である。

【０１９７】さらに、本実施の形態では、図６に示した
各ブロックを１チップ上に構成するようにしたが、その
うちの幾つかのブロックは、外付けとすることも可能で
ある。

【０１９８】また、本実施の形態では、階層数を３とし
たが、階層数は、その他、例えば、２であっても、４以
上であっても良い。

【０１９９】さらに、本実施の形態では、下位階層の４
画素から、上位階層の１画素を作成するようにしたが、
上位階層の画素は、下位階層の３画素や、５画素以上か
ら作成することも可能である。

【０２００】また、本実施の形態では、下位階層の４画
素のうちの、右下の画素を、その４画素から作成した上
位階層の画素で置き換えるようにしたが、その他の下位
階層の画素を、上位階層の画素で置き換えることも可能
である。

【０２０１】さらに、本実施の形態では、下位階層の４
画素の平均値を、上位階層の画素とするようにしたが、
その他、例えば、下位階層の４画素を加算したものを、
上位階層の画素とすることも可能である。

【０２０２】なお、この場合、上位階層の画像を表示等
するときには、例えば、上位階層の画素を４で除算して
平均値とする必要がある。

【０２０３】また、この場合、上位階層の画素のビット
数は、下位階層の画素のビット数より増加することがあ
る。即ち、下位階層の画素のビット数を、例えば、８ビ
ットとすると、上位階層の画素のビット数は、最大で１
０ビットになることがある。従って、メモリセルアレイ
２３を構成するセルは、このようなビット数の増加を考
慮して構成する必要がある。但し、上位階層の画素を丸
めることによる誤差が問題とならない場合には、メモリ
セルアレイ２３を構成するセルは、すべて同一ビット数
のものとすることができる。即ち、例えば、上述の場合
においては、セルは、すべて８ビットとすることができ
る。

【０２０４】

【発明の効果】以上の如く、本発明の記憶装置によれ
ば、所定のデータを下位階層のデータとして、その上位
階層のデータを求めるための演算を行う第１の演算手段
と、下位階層および上位階層のデータを記憶する記憶手
段とが１チップ上に形成されているので、装置の小型
化、処理速度の高速化を図ることが可能となる。

【図面の簡単な説明】

【図１】本発明を適用した記憶装置の概要を説明するた
めの図である。

【図２】本発明を適用した記憶装置の概要を説明するた
めの図である。

【図３】ブロックを示す図である。

【図４】図３の一部を拡大した拡大図である。

【図５】アドレスのフォーマットを示す図である。

【図６】本発明を適用した記憶装置の一実施の形態の構
成例を示すブロック図である。

【図７】図６のライトエレメント２１の構成例を示す図
である。

【図８】図６のライトバッファ２２の構成例を示す図で
ある。

【図９】図６の記憶装置の書き込み動作を説明するため
の図である。

【図１０】図６の記憶装置の書き込み動作を説明するた
めの図である。

【図１１】図６の記憶装置の書き込み動作を説明するた
めの図である。

【図１２】図６のライトエレメント２１の他の構成例を
示す図である。

【図１３】図１２のライトエレメント２１の動作を説明
するための図である。

【図１４】図１２のライトエレメント２１の動作を説明
するための図である。

【図１５】図１２のライトエレメント２１の動作を説明
するための図である。

【図１６】図１２のライトエレメント２１の動作を説明
するための図である。

【図１７】図８のライトバッファ２２をＩ／Ｏポートと
して構成する場合のセルの構成例を示す図である。

【図１８】図６のリードバッファ２５の構成例を示す図
である。

【図１９】図６のリードエレメント２６の構成例を示す
図である。

【図２０】図６の記憶装置の読み出し動作を説明するた
めの図である。

【図２１】図６の記憶装置の読み出し動作を説明するた
めの図である。

【図２２】図６の記憶装置の読み出し動作を説明するた
めの図である。

【図２３】図６の記憶装置の読み出し動作を説明するた
めの図である。

【図２４】図６の記憶装置の読み出し動作を説明するた
めの図である。

【図２５】図６の記憶装置の読み出し動作を説明するた
めの図である。

【図２６】本件出願人が先に提案した階層符号化を説明
するための図である。

【符号の説明】 １ メモリ， ２乃至５，１１乃至１４ 演算器， ２
１ ライトエレメント， ２２ ライトバッファ， ２
３ メモリセルアレイ， ２４，２５ リードバッフ
ァ， ２６ リードエレメント， ２７ ライトアドレ
スコントローラ，２８ リードアドレスコントローラ，
２９，３０ デコーダ， ３１乃至３３ ラッチ回
路， ３４乃至４１ 演算器， ５１乃至６６ セル，
７１乃至７４ ＮＡＮＤゲート， ８１，８２ ラッ
チ回路， ８５ セレクタ， ８６，９１乃至１０６
セル， １１１乃至１１３ セレクタ， １１４乃至１
１６演算器， １１７ セレクタ， １１８乃至１２２
演算器， １２３ セレクタ， １２４ ラッチ回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 所定のデータを下位階層のデータとし
   て、その上位階層のデータを求めるための演算を行う第
   １の演算手段と、 前記下位階層および上位階層のデータを記憶する記憶手
   段とを備え、 前記第１の演算手段および記憶手段が１チップ上に形成
   されていることを特徴とする記憶装置。
2. 【請求項２】 前記第１の演算手段は、Ｎ個の前記下位
   階層のデータから、１個の前記上位階層のデータを演算
   し、 前記記憶手段は、前記Ｎ個の下位階層のデータに対し
   て、そのうちのＮ−１個の下位階層のデータと、前記１
   個の上位階層のデータとを記憶することを特徴とする請
   求項１に記載の記憶装置。
3. 【請求項３】 前記Ｎ個の下位階層のデータのうち、前
   記記憶手段に記憶されなかったものを、前記記憶手段に
   記憶された前記Ｎ−１個の下位階層のデータおよび前記
   １個の上位階層のデータから求めるための演算を行う第
   ２の演算手段をさらに備え、 前記第１および第２の演算手段、並びに記憶手段が１チ
   ップ上に形成されていることを特徴とする請求項２に記
   載の記憶装置。
4. 【請求項４】 前記記憶手段は、前記Ｎ個のデータを１
   ブロックとして、ブロック単位でデータの読み書きを行
   うことを特徴とする請求項２に記載の記憶装置。
5. 【請求項５】 前記記憶手段に記憶されたデータを読み
   出すためのアドレスが、データが属する階層を表すフラ
   グと、最上位階層のデータに割り当てられた絶対的なア
   ドレスと、データが属する階層におけるそのデータの相
   対的なアドレスとからなることを特徴とする請求項１に
   記載の記憶装置。
6. 【請求項６】 前記第１の演算手段は、前記上位階層の
   データから、さらに上位階層のデータを求めるための演
   算も行うことを特徴とする請求項１に記載の記憶装置。