JPH11273375A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11273375A JPH11273375A JP7050898A JP7050898A JPH11273375A JP H11273375 A JPH11273375 A JP H11273375A JP 7050898 A JP7050898 A JP 7050898A JP 7050898 A JP7050898 A JP 7050898A JP H11273375 A JPH11273375 A JP H11273375A
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Abstract
(57)【要約】
【課題】 オフしているセルの読み出し時において、読
み出し速度を高速化させることができる半導体記憶装置
を提供する。 【解決手段】 ワード段数／２の箇所に拡散配線を遮断
するハーフバンク選択トランジスタを付加し、そのトラ
ンジスタのゲート信号（ハーフバンク選択線）により拡
散配線を遮断又は導通して、充電すべき拡散配線容量を
低減する。
み出し速度を高速化させることができる半導体記憶装置
を提供する。 【解決手段】 ワード段数／２の箇所に拡散配線を遮断
するハーフバンク選択トランジスタを付加し、そのトラ
ンジスタのゲート信号（ハーフバンク選択線）により拡
散配線を遮断又は導通して、充電すべき拡散配線容量を
低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、セルが行列状に配
置されたＲＯＭ及びＥＥＰＲＯＭ等の半導体記憶装置に
関し、特にセルデータの読み出し方法を改善した半導体
記憶装置に関する。
置されたＲＯＭ及びＥＥＰＲＯＭ等の半導体記憶装置に
関し、特にセルデータの読み出し方法を改善した半導体
記憶装置に関する。
【０００２】
【従来の技術】従来、この種の半導体記憶装置は、読み
出すメモリセルの位置に拘わらず、センスアンプの放電
電流に対する抵抗値を一定に保つため、例えば特開平４
−３１１９０号公報に示されるようなセル構成で読み出
しを行っていた。
出すメモリセルの位置に拘わらず、センスアンプの放電
電流に対する抵抗値を一定に保つため、例えば特開平４
−３１１９０号公報に示されるようなセル構成で読み出
しを行っていた。
【０００３】図３は従来の半導体記憶装置の構成を示す
回路図である。同図において、Ｄ０、Ｄ１は図示しない
センスアンプに接続されるビット線端子、Ｗ０〜Ｗ２ｎ
−１は行方向のセルを選択するワード線、ＢＳ１〜ＢＳ
４はビット毎の列方向のセルを選択するためのバンク選
択線、ＶＧ０、ＶＧ２は仮想グランド線端子である。ま
た、ＢＴ１〜ＢＴ４はバンク選択トランジスタ、ＳＡＲ
Ｙはセルアレイである。セルアレイＳＡＲＹは、図中、
例えばＳ１〜Ｓ４で示されるような各セルが行列状に配
置されている。
回路図である。同図において、Ｄ０、Ｄ１は図示しない
センスアンプに接続されるビット線端子、Ｗ０〜Ｗ２ｎ
−１は行方向のセルを選択するワード線、ＢＳ１〜ＢＳ
４はビット毎の列方向のセルを選択するためのバンク選
択線、ＶＧ０、ＶＧ２は仮想グランド線端子である。ま
た、ＢＴ１〜ＢＴ４はバンク選択トランジスタ、ＳＡＲ
Ｙはセルアレイである。セルアレイＳＡＲＹは、図中、
例えばＳ１〜Ｓ４で示されるような各セルが行列状に配
置されている。
【０００４】次に、この従来の半導体記憶装置の動作に
ついて説明する。図３において、オンしているセルＳ１
のデータを読み出す場合は、センスアンプからビット線
端子Ｄ０にセンスアンプ電流を供給し、かつバンク選択
トランジスタＢＴ２をオンとして、上記センスアンプ電
流を内部のビットライン拡散配線Ｂを介して選択セルＳ
１のドレインに与えると共に、ワード線Ｗ０により選択
セルＳ１を含む１行の各セルの選択を行う。また、バン
ク選択トランジスタＢＴ３をオンとし、選択セルＳ１の
ソースから、内部のビットライン拡散配線Ａ及び仮想グ
ランド線端子ＶＧ０を介して、図３中、線にて示すよ
うに電流が流れていることをセンスアンプで検知し、判
定する。また、オフしているセルＳ１のデータを読み出
す場合は、上記と同様に選択するが、Ｓ１がオフしてい
るため拡散配線を充電し、電流が流れなくなったこと
をセンスアンプで検知し、判定する。また、Ｓ１がオフ
しているセルであると共にＳ２がオンしているセルであ
った場合、Ｓ２側にセンスアンプ電流が線に示すよう
に流れて、誤読み出しをする。このため、Ｓ１のドレイ
ン側に位置するビット線端子Ｄ１、又はビット線端子Ｄ
１と仮想グランド線端子ＶＧ１は図３中線で示すよう
にプリチャージされる。
ついて説明する。図３において、オンしているセルＳ１
のデータを読み出す場合は、センスアンプからビット線
端子Ｄ０にセンスアンプ電流を供給し、かつバンク選択
トランジスタＢＴ２をオンとして、上記センスアンプ電
流を内部のビットライン拡散配線Ｂを介して選択セルＳ
１のドレインに与えると共に、ワード線Ｗ０により選択
セルＳ１を含む１行の各セルの選択を行う。また、バン
ク選択トランジスタＢＴ３をオンとし、選択セルＳ１の
ソースから、内部のビットライン拡散配線Ａ及び仮想グ
ランド線端子ＶＧ０を介して、図３中、線にて示すよ
うに電流が流れていることをセンスアンプで検知し、判
定する。また、オフしているセルＳ１のデータを読み出
す場合は、上記と同様に選択するが、Ｓ１がオフしてい
るため拡散配線を充電し、電流が流れなくなったこと
をセンスアンプで検知し、判定する。また、Ｓ１がオフ
しているセルであると共にＳ２がオンしているセルであ
った場合、Ｓ２側にセンスアンプ電流が線に示すよう
に流れて、誤読み出しをする。このため、Ｓ１のドレイ
ン側に位置するビット線端子Ｄ１、又はビット線端子Ｄ
１と仮想グランド線端子ＶＧ１は図３中線で示すよう
にプリチャージされる。
【０００５】更に、Ｓ１、Ｓ４が共にオフしているセ
ル、かつＳ２、Ｓ３が共にオンしているセルの場合、仮
想グランド線端子ＶＧ１からのプリチャージ電流はセ
ルＳ４でカットされるため、ビット線端子Ｄ０からのセ
ンスアンプ電流により拡散配線Ｂ〜Ｄを充電してか
ら、読み出しを開始することになる。
ル、かつＳ２、Ｓ３が共にオンしているセルの場合、仮
想グランド線端子ＶＧ１からのプリチャージ電流はセ
ルＳ４でカットされるため、ビット線端子Ｄ０からのセ
ンスアンプ電流により拡散配線Ｂ〜Ｄを充電してか
ら、読み出しを開始することになる。
【０００６】
【発明が解決しようとする課題】しかしながら、この従
来の半導体記憶装置においては、オフしているセルの読
み出し時に、ビット線端子からのセンスアンプ電流によ
り最大で３本の拡散配線を充電する必要があり、時定数
が大きくなるため、データの読み出し速度が遅れるとい
う問題点がある。
来の半導体記憶装置においては、オフしているセルの読
み出し時に、ビット線端子からのセンスアンプ電流によ
り最大で３本の拡散配線を充電する必要があり、時定数
が大きくなるため、データの読み出し速度が遅れるとい
う問題点がある。
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、オフしているセルの読み出し時において、
読み出し速度を高速化させることができる半導体記憶装
置を提供することを目的とする。
のであって、オフしているセルの読み出し時において、
読み出し速度を高速化させることができる半導体記憶装
置を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、ＭＯＳトランジスタからなる各セルが行列状に
配置されたセルアレイと、列方向に配置された複数セル
の一方の電極に共通に接続されると共にセンスアンプ電
流を供給するビット線端子と、前記各セルの他方の電極
に共通に接続されたグランド端子と、行方向に配置され
た各セルのゲートに共通に接続されたワード線と、前記
ビット線端子に接続されると共に各セルの一方の電極の
夫々に接続される複数の第１の副ビット線と、前記グラ
ンド線端子に接続されると共に各セルの他方の電極の夫
々に接続される複数の第２の副ビット線と、前記第１及
び第２の副ビット線に接続されバンク選択信号により第
１及び第２の副ビット線を各セルの一方の電極及び他方
の電極に夫々接続する複数のバンクトランジスタとを有
する半導体記憶装置において、前記第１及び第２の副ビ
ット線を列方向に２分する位置に夫々ハーフバンク選択
トランジスタを備えたことを特徴とする。
装置は、ＭＯＳトランジスタからなる各セルが行列状に
配置されたセルアレイと、列方向に配置された複数セル
の一方の電極に共通に接続されると共にセンスアンプ電
流を供給するビット線端子と、前記各セルの他方の電極
に共通に接続されたグランド端子と、行方向に配置され
た各セルのゲートに共通に接続されたワード線と、前記
ビット線端子に接続されると共に各セルの一方の電極の
夫々に接続される複数の第１の副ビット線と、前記グラ
ンド線端子に接続されると共に各セルの他方の電極の夫
々に接続される複数の第２の副ビット線と、前記第１及
び第２の副ビット線に接続されバンク選択信号により第
１及び第２の副ビット線を各セルの一方の電極及び他方
の電極に夫々接続する複数のバンクトランジスタとを有
する半導体記憶装置において、前記第１及び第２の副ビ
ット線を列方向に２分する位置に夫々ハーフバンク選択
トランジスタを備えたことを特徴とする。
【０００９】本発明の半導体記憶装置においては、オフ
しているセルの読み出し時に、充電すべき拡散配線容量
を減少させる。即ち、ワード段数／２の箇所に拡散配線
を遮断する手段として、第１及び第２の副ビット線を列
方向に２分する位置にセレクトトランジスタ（図１のＨ
Ｔ１、ＨＴ２）を設ける。
しているセルの読み出し時に、充電すべき拡散配線容量
を減少させる。即ち、ワード段数／２の箇所に拡散配線
を遮断する手段として、第１及び第２の副ビット線を列
方向に２分する位置にセレクトトランジスタ（図１のＨ
Ｔ１、ＨＴ２）を設ける。
【００１０】このように、本発明においては、ワード段
数／２の箇所にトランジスタを付加し、そのトランジス
タのゲート信号により拡散配線を導通又は遮断してい
る。このため、充電すべき拡散配線容量を減少でき、読
み出し速度の高速化が可能になる。
数／２の箇所にトランジスタを付加し、そのトランジス
タのゲート信号により拡散配線を導通又は遮断してい
る。このため、充電すべき拡散配線容量を減少でき、読
み出し速度の高速化が可能になる。
【００１１】
【発明の実施の形態】次に、本発明の実施例について添
付の図面を参照して具体的に説明する。図１は本発明の
実施例に係る半導体記憶装置を示す回路図である。同図
において、Ｄ０〜Ｄ２はビット線端子、Ｗ０〜Ｗ（２ｎ
−１）は列方向のセルを選択するためのワード線、ＢＳ
１〜ＢＳ４はビット線毎の列方向のセルを選択するため
のバンク選択線である。ＨＳ１、ＨＳ２はワード上段か
又は下段かで選択又は非選択を決定するハーフバンク選
択線、ＶＧ０〜ＶＧ２は仮想グランド線端子である。ま
た、ＢＴ１〜ＢＴ４はバンク選択トランジスタ、ＨＴ
１、ＨＴ２はハーフバンク選択トランジスタ、ＳＡＲＹ
はセルアレイである。セルアレイＳＡＲＹは、図中、例
えば記号ＳＸ１〜ＳＸ４、ＳＹ１〜ＳＹ４で示されるよ
うに各セルが行列状に配置されている。ここで、各セ
ル、各バンク選択トランジスタ及び各ハーフバンク選択
トランジスタのソースとドレインは拡散層により形成さ
れ、ゲートはポリシリコンにより形成される。また、各
セル、各バンク選択トランジスタ及び各ハーフバンク選
択トランジスタのゲート電流を制御するため、ワード線
Ｗ０〜Ｗ（２ｎ−１）、バンク選択線ＢＳ１〜ＢＳ４及
びハーフバンク選択線ＨＳ１、ＨＳ２も同様にポリシリ
コンにより形成される。
付の図面を参照して具体的に説明する。図１は本発明の
実施例に係る半導体記憶装置を示す回路図である。同図
において、Ｄ０〜Ｄ２はビット線端子、Ｗ０〜Ｗ（２ｎ
−１）は列方向のセルを選択するためのワード線、ＢＳ
１〜ＢＳ４はビット線毎の列方向のセルを選択するため
のバンク選択線である。ＨＳ１、ＨＳ２はワード上段か
又は下段かで選択又は非選択を決定するハーフバンク選
択線、ＶＧ０〜ＶＧ２は仮想グランド線端子である。ま
た、ＢＴ１〜ＢＴ４はバンク選択トランジスタ、ＨＴ
１、ＨＴ２はハーフバンク選択トランジスタ、ＳＡＲＹ
はセルアレイである。セルアレイＳＡＲＹは、図中、例
えば記号ＳＸ１〜ＳＸ４、ＳＹ１〜ＳＹ４で示されるよ
うに各セルが行列状に配置されている。ここで、各セ
ル、各バンク選択トランジスタ及び各ハーフバンク選択
トランジスタのソースとドレインは拡散層により形成さ
れ、ゲートはポリシリコンにより形成される。また、各
セル、各バンク選択トランジスタ及び各ハーフバンク選
択トランジスタのゲート電流を制御するため、ワード線
Ｗ０〜Ｗ（２ｎ−１）、バンク選択線ＢＳ１〜ＢＳ４及
びハーフバンク選択線ＨＳ１、ＨＳ２も同様にポリシリ
コンにより形成される。
【００１２】一方、各ビット線端子Ｄ０〜Ｄ２は、セン
スアンプに接続されると共に、アルミニウム線（ビット
線又はグランド線）に接続される。また、各ビット線端
子Ｄ０〜Ｄ２は、バンク選択トランジスタＢＴ１又はＢ
Ｔ２とビットライン拡散配線Ｂ，Ｄ，Ｆ，Ｈ，Ｊを介し
てセルアレイＳＡＲＹの各セルのドレインに接続され
る。更に、各仮想グランド線端子ＶＧ０〜ＶＧ２は、グ
ランドに接続されると共に、アルミニウム線（グランド
線又はビット線）に接続される。また、各バンク選択ト
ランジスタＢＴ３，ＢＴ４の１つと、ビットライン拡散
配線Ａ，Ｃ，Ｅ，Ｇ，Ｉを介してセルのソースに接続さ
れる。
スアンプに接続されると共に、アルミニウム線（ビット
線又はグランド線）に接続される。また、各ビット線端
子Ｄ０〜Ｄ２は、バンク選択トランジスタＢＴ１又はＢ
Ｔ２とビットライン拡散配線Ｂ，Ｄ，Ｆ，Ｈ，Ｊを介し
てセルアレイＳＡＲＹの各セルのドレインに接続され
る。更に、各仮想グランド線端子ＶＧ０〜ＶＧ２は、グ
ランドに接続されると共に、アルミニウム線（グランド
線又はビット線）に接続される。また、各バンク選択ト
ランジスタＢＴ３，ＢＴ４の１つと、ビットライン拡散
配線Ａ，Ｃ，Ｅ，Ｇ，Ｉを介してセルのソースに接続さ
れる。
【００１３】次に、図１の回路図の動作について説明す
る。ワード線上段でオフしている選択セルＳＸ１のデー
タを読み出す場合、図１に示すように、ビット線端子Ｄ
１にセンスアンプ電流を供給すると共に、バンク選択ト
ランジスタＢＴ２をオン、ハーフバンク選択トランジス
タＨＴ１をオフし、かつワード線Ｗ０を選択して選択セ
ルＳＸ１のドレインにセンスアンプ電流を与える。そ
して、バンク選択トランジスタＢＴ３をオン、ハーフバ
ンク選択トランジスタＨＴ２をオンとし、選択セルＳＸ
１のソースからトランジスタＢＴ３を介して仮想グラン
ド線端子ＶＧ１側に読み出す。このとき、ＳＸ１がオフ
しているため、拡散配線Ｆを充電し、電流が流れなくな
ったことをセンスアンプで検知し、判定する。なお、こ
の場合、従来回路と同様にＳＸ１のドレイン側に位置す
るビット線端子Ｄ２、又はビット線端子Ｄ２と仮想グラ
ンド線端子ＶＧ２はのようにプリチャージされる。
る。ワード線上段でオフしている選択セルＳＸ１のデー
タを読み出す場合、図１に示すように、ビット線端子Ｄ
１にセンスアンプ電流を供給すると共に、バンク選択ト
ランジスタＢＴ２をオン、ハーフバンク選択トランジス
タＨＴ１をオフし、かつワード線Ｗ０を選択して選択セ
ルＳＸ１のドレインにセンスアンプ電流を与える。そ
して、バンク選択トランジスタＢＴ３をオン、ハーフバ
ンク選択トランジスタＨＴ２をオンとし、選択セルＳＸ
１のソースからトランジスタＢＴ３を介して仮想グラン
ド線端子ＶＧ１側に読み出す。このとき、ＳＸ１がオフ
しているため、拡散配線Ｆを充電し、電流が流れなくな
ったことをセンスアンプで検知し、判定する。なお、こ
の場合、従来回路と同様にＳＸ１のドレイン側に位置す
るビット線端子Ｄ２、又はビット線端子Ｄ２と仮想グラ
ンド線端子ＶＧ２はのようにプリチャージされる。
【００１４】ここで、選択セルＳＸ１に隣接するプリチ
ャージ側のセルＳＸ２、ＳＸ３がオンでかつセルＳＸ４
がオフしていると、プリチャージされている仮想グラン
ド線端子ＶＧ２からのプリチャージ電流は、オフして
いるＳＸ４でカットされる。このため、ビット線端子Ｄ
１からのセンスアンプ電流によりＳＸ２→ＳＸ４の方向
に充電が行われる。しかし、この充電は３本の拡散配線
Ｆ〜Ｈに対して行われるが、実際はＨＳ１がオフしてい
るため、Ｆ／２＋Ｇ＋Ｉ／２の計２本分の拡散配線容量
を充電すればよいことになる。このため、図３に示すよ
うに、３本分の拡散配線容量に対して行っていた従来技
術に比べて、本実施例は充電時間が著しく短縮され、従
ってデータを高速で読み出すことができる。
ャージ側のセルＳＸ２、ＳＸ３がオンでかつセルＳＸ４
がオフしていると、プリチャージされている仮想グラン
ド線端子ＶＧ２からのプリチャージ電流は、オフして
いるＳＸ４でカットされる。このため、ビット線端子Ｄ
１からのセンスアンプ電流によりＳＸ２→ＳＸ４の方向
に充電が行われる。しかし、この充電は３本の拡散配線
Ｆ〜Ｈに対して行われるが、実際はＨＳ１がオフしてい
るため、Ｆ／２＋Ｇ＋Ｉ／２の計２本分の拡散配線容量
を充電すればよいことになる。このため、図３に示すよ
うに、３本分の拡散配線容量に対して行っていた従来技
術に比べて、本実施例は充電時間が著しく短縮され、従
ってデータを高速で読み出すことができる。
【００１５】このように、ワード線上段でオフしている
セルＳＸ１のデータを読み出す場合、この選択セルＳＸ
１に隣接する各セルへのプリチャージ電流がオフしてい
る場合でも、センスアンプ電流により充電される拡散配
線容量を少なくするように構成したことにより、選択セ
ルＳＸ１へのセンスアンプ電流供給時の拡散配線容量に
対して充電時間を短くすることができ、従ってデータの
読み出し速度の高速化が可能となる。
セルＳＸ１のデータを読み出す場合、この選択セルＳＸ
１に隣接する各セルへのプリチャージ電流がオフしてい
る場合でも、センスアンプ電流により充電される拡散配
線容量を少なくするように構成したことにより、選択セ
ルＳＸ１へのセンスアンプ電流供給時の拡散配線容量に
対して充電時間を短くすることができ、従ってデータの
読み出し速度の高速化が可能となる。
【００１６】次に、ワード線下段でオフしている選択セ
ルＳＹ１のデータを読み出す場合、ワード線上段の選択
セルＳＸ１を選択している場合と同様に、ビット線端子
Ｄ１にセンスアンプ電流を供給すると共に、バンク選択
トランジスタＢＴ２、ＢＴ３をオンし、選択セルＳＹ１
のソースからトランジスタＢＴ３を介して仮想グランド
線端子ＶＧ１側に読み出す。しかし、ワード線上段選択
時との違いは、ワード線Ｗ（２ｎ−１）を選択して、ハ
ーフバンク選択トランジスタＨＴ１をオン、ＨＴ２をオ
フにすることである。このとき、ＳＹ１がオフしている
ため、拡散配線Ｆを充電し、電流が流れなくなったこと
をセンスアンプで検知し、判定する。
ルＳＹ１のデータを読み出す場合、ワード線上段の選択
セルＳＸ１を選択している場合と同様に、ビット線端子
Ｄ１にセンスアンプ電流を供給すると共に、バンク選択
トランジスタＢＴ２、ＢＴ３をオンし、選択セルＳＹ１
のソースからトランジスタＢＴ３を介して仮想グランド
線端子ＶＧ１側に読み出す。しかし、ワード線上段選択
時との違いは、ワード線Ｗ（２ｎ−１）を選択して、ハ
ーフバンク選択トランジスタＨＴ１をオン、ＨＴ２をオ
フにすることである。このとき、ＳＹ１がオフしている
ため、拡散配線Ｆを充電し、電流が流れなくなったこと
をセンスアンプで検知し、判定する。
【００１７】ここで、選択セルＳＹ１に隣接するプリチ
ャージ側のセルＳＹ２、ＳＹ３がオンでかつセルＳＹ４
がオフしていると、プリチャージされている仮想グラン
ド線端子ＶＧ２からのプリチャージ電流は、オフして
いるＳＹ４でカットされる。このため、ビット線端子Ｄ
１からのセンスアンプ電流により、ＳＹ２→ＳＹ４の方
向に充電が行われる。しかし、この充電は３本の拡散配
線Ｆ〜Ｈに対して行われるが、実際はＨＳ２がオフして
いるため、Ｆ＋Ｇ／２＋Ｉの計２．５本分の拡散配線容
量を充電すればよいことになる。従って、ワード下段が
選択された場合においても、３本分の拡散配線容量に対
して充電していた従来技術に比べて充電時間が遥かに短
縮され、従ってデータを高速で読み出すことができる。
ャージ側のセルＳＹ２、ＳＹ３がオンでかつセルＳＹ４
がオフしていると、プリチャージされている仮想グラン
ド線端子ＶＧ２からのプリチャージ電流は、オフして
いるＳＹ４でカットされる。このため、ビット線端子Ｄ
１からのセンスアンプ電流により、ＳＹ２→ＳＹ４の方
向に充電が行われる。しかし、この充電は３本の拡散配
線Ｆ〜Ｈに対して行われるが、実際はＨＳ２がオフして
いるため、Ｆ＋Ｇ／２＋Ｉの計２．５本分の拡散配線容
量を充電すればよいことになる。従って、ワード下段が
選択された場合においても、３本分の拡散配線容量に対
して充電していた従来技術に比べて充電時間が遥かに短
縮され、従ってデータを高速で読み出すことができる。
【００１８】次に、本発明の第２の実施例について詳細
に説明する。図２は本発明の第２実施例に係る半導体記
憶装置を示す回路図である。同図において、ＳＡはセン
スアンプ、Ｄ０〜Ｄ２はワード線上段が選択されるとき
のビット線端子、Ｗ０〜Ｗ（２ｎ−１）は列方向のセル
を選択するためのワード線、ＢＳ１〜ＢＳ４はビット線
毎の列方向のセルを選択するためのバンク選択線であ
る。ＨＳ１、ＨＳ２はワード上段か又は下段かで、選択
又は非選択を決定するハーフバンク選択線、ＶＧ０〜Ｖ
Ｇ２はワード線上段が選択されるときの仮想グランド線
端子である。ここで、ワード線下段が選択されたとき、
Ｄ０〜Ｄ２は仮想グランド線端子となり、ＶＧ０〜ＶＧ
２はビット線端子となる。また、ＳＷ１、ＳＷ２はワー
ド線の選択位置によりセンスアンプＳＡとグランドを切
り換えるスイッチであり、ＢＴ１〜ＢＴ４はバンク選択
トランジスタ、ＨＴ１、ＨＴ２はハーフバンク選択トラ
ンジスタ、ＳＡＲＹはセルアレイである。セルアレイＳ
ＡＲＹは、図中、例えば記号ＳＸ１〜ＳＸ４、ＳＹ１〜
ＳＹ４で示されるように、各セルが行列状に配置されて
いる。ここで、各セル、各バンク選択トランジスタ及び
各ハーフバンク選択トランジスタのソースとドレインは
拡散層により形成され、ゲートはポリシリコンにより形
成される。また、各セル、各バンク選択トランジスタ及
び各ハーフバンク選択トランジスタのゲート電流を制御
するため、ワード線Ｗ０〜Ｗ（２ｎ−１）、バンク選択
線ＢＳ１〜ＢＳ４及びハーフバンク選択線ＨＳ１、ＨＳ
２も同様にポリシリコンにより形成される。
に説明する。図２は本発明の第２実施例に係る半導体記
憶装置を示す回路図である。同図において、ＳＡはセン
スアンプ、Ｄ０〜Ｄ２はワード線上段が選択されるとき
のビット線端子、Ｗ０〜Ｗ（２ｎ−１）は列方向のセル
を選択するためのワード線、ＢＳ１〜ＢＳ４はビット線
毎の列方向のセルを選択するためのバンク選択線であ
る。ＨＳ１、ＨＳ２はワード上段か又は下段かで、選択
又は非選択を決定するハーフバンク選択線、ＶＧ０〜Ｖ
Ｇ２はワード線上段が選択されるときの仮想グランド線
端子である。ここで、ワード線下段が選択されたとき、
Ｄ０〜Ｄ２は仮想グランド線端子となり、ＶＧ０〜ＶＧ
２はビット線端子となる。また、ＳＷ１、ＳＷ２はワー
ド線の選択位置によりセンスアンプＳＡとグランドを切
り換えるスイッチであり、ＢＴ１〜ＢＴ４はバンク選択
トランジスタ、ＨＴ１、ＨＴ２はハーフバンク選択トラ
ンジスタ、ＳＡＲＹはセルアレイである。セルアレイＳ
ＡＲＹは、図中、例えば記号ＳＸ１〜ＳＸ４、ＳＹ１〜
ＳＹ４で示されるように、各セルが行列状に配置されて
いる。ここで、各セル、各バンク選択トランジスタ及び
各ハーフバンク選択トランジスタのソースとドレインは
拡散層により形成され、ゲートはポリシリコンにより形
成される。また、各セル、各バンク選択トランジスタ及
び各ハーフバンク選択トランジスタのゲート電流を制御
するため、ワード線Ｗ０〜Ｗ（２ｎ−１）、バンク選択
線ＢＳ１〜ＢＳ４及びハーフバンク選択線ＨＳ１、ＨＳ
２も同様にポリシリコンにより形成される。
【００１９】一方、各ビット線端子Ｄ０〜Ｄ２は、セン
スアンプ又はグランドに接続されると共にアルミニウム
線（ビット線又はグランド線）に接続される。また、各
ビット線端子Ｄ０〜Ｄ２は、バンク選択トランジスタＢ
Ｔ１又はＢＴ２とビットライン拡散配線Ｂ，Ｄ，Ｆ，
Ｈ，Ｊを介してセルアレイＳＡＲＹの各セルのドレイン
に接続される。更に、各仮想グランド線端子ＶＧ０〜Ｖ
Ｇ２は、グランド又はセンスアンプに接続されると共
に、アルミニウム線（グランド線又はビット線）に接続
される。また、各バンク選択トランジスタＢＴ３，ＢＴ
４の１つとビットライン拡散配線Ａ，Ｃ，Ｅ，Ｇ，Ｉを
介してセルのソースに接続される。
スアンプ又はグランドに接続されると共にアルミニウム
線（ビット線又はグランド線）に接続される。また、各
ビット線端子Ｄ０〜Ｄ２は、バンク選択トランジスタＢ
Ｔ１又はＢＴ２とビットライン拡散配線Ｂ，Ｄ，Ｆ，
Ｈ，Ｊを介してセルアレイＳＡＲＹの各セルのドレイン
に接続される。更に、各仮想グランド線端子ＶＧ０〜Ｖ
Ｇ２は、グランド又はセンスアンプに接続されると共
に、アルミニウム線（グランド線又はビット線）に接続
される。また、各バンク選択トランジスタＢＴ３，ＢＴ
４の１つとビットライン拡散配線Ａ，Ｃ，Ｅ，Ｇ，Ｉを
介してセルのソースに接続される。
【００２０】次に、本実施例の半導体記憶装置の動作に
ついて説明する。ワード線上段でオフしている選択セル
ＳＸ１のデータを読み出す場合、図２に示すように、ビ
ット線端子Ｄ１にセンスアンプ電流を供給すると共に、
バンク選択トランジスタＢＴ２をオン、ハーフバンク選
択トランジスタＨＴ１をオフし、かつワード線Ｗ０を選
択して選択セルＳＸ１のドレインにセンスアンプ電流
を与える。そして、バンク選択トランジスタＢＴ３をオ
ン、ハーフバンク選択トランジスタＨＴ２をオンとし、
選択セルＳＸ１のソースからトランジスタＢＴ３を介し
て仮想グランド線端子ＶＧ１側に読み出す。
ついて説明する。ワード線上段でオフしている選択セル
ＳＸ１のデータを読み出す場合、図２に示すように、ビ
ット線端子Ｄ１にセンスアンプ電流を供給すると共に、
バンク選択トランジスタＢＴ２をオン、ハーフバンク選
択トランジスタＨＴ１をオフし、かつワード線Ｗ０を選
択して選択セルＳＸ１のドレインにセンスアンプ電流
を与える。そして、バンク選択トランジスタＢＴ３をオ
ン、ハーフバンク選択トランジスタＨＴ２をオンとし、
選択セルＳＸ１のソースからトランジスタＢＴ３を介し
て仮想グランド線端子ＶＧ１側に読み出す。
【００２１】ここで、選択セルＳＸ１に隣接するプリチ
ャージ側のセルＳＸ２、ＳＸ３がオンでかつセルＳＸ４
がオフしていると、プリチャージされている仮想グラン
ド線端子ＶＧ２からのプリチャージ電流は、オフして
いるＳＸ４でカットされる。このため、ビット線端子Ｄ
１からのセンスアンプ電流によりＳＸ２→ＳＸ４の方向
に充電が行われる。しかし、この充電は３本の拡散配線
Ｆ〜Ｈに対して行われるが、実際はハーフバンク選択線
ＨＳ１がオフしているため、Ｆ／２＋Ｇ＋Ｈ／２の２本
分の拡散配線容量を充電すればよいことになる。このた
め、図３に示すように、３本も拡散配線Ｆ＋Ｇ＋Ｈに対
して充電していた従来技術に比べて、本実施例は充電時
間が著しく短縮され、従って、データを高速で読み出す
ことができる。
ャージ側のセルＳＸ２、ＳＸ３がオンでかつセルＳＸ４
がオフしていると、プリチャージされている仮想グラン
ド線端子ＶＧ２からのプリチャージ電流は、オフして
いるＳＸ４でカットされる。このため、ビット線端子Ｄ
１からのセンスアンプ電流によりＳＸ２→ＳＸ４の方向
に充電が行われる。しかし、この充電は３本の拡散配線
Ｆ〜Ｈに対して行われるが、実際はハーフバンク選択線
ＨＳ１がオフしているため、Ｆ／２＋Ｇ＋Ｈ／２の２本
分の拡散配線容量を充電すればよいことになる。このた
め、図３に示すように、３本も拡散配線Ｆ＋Ｇ＋Ｈに対
して充電していた従来技術に比べて、本実施例は充電時
間が著しく短縮され、従って、データを高速で読み出す
ことができる。
【００２２】ワード線下段でオフしている選択セルＳＹ
１のデータを読み出す場合、図２に示すように、ビット
線端子ＶＧ１にセンスアンプ電流を供給すると共に、バ
ンク選択トランジスタＢＴ３をオン、ハーフバンク選択
トランジスタＨＴ２をオフし、かつワード線Ｗ（２ｎ−
１）を選択して選択セルＳＹ１のドレインにセンスアン
プ電流を与える。そして、バンク選択トランジスタＢ
Ｔ２をオン、ハーフバンク選択トランジスタＨＴ１をオ
ンとし、選択セルＳＹ１のソースからトランジスタＢＴ
２を介して仮想グランド線端子Ｄ１側に読み出す。
１のデータを読み出す場合、図２に示すように、ビット
線端子ＶＧ１にセンスアンプ電流を供給すると共に、バ
ンク選択トランジスタＢＴ３をオン、ハーフバンク選択
トランジスタＨＴ２をオフし、かつワード線Ｗ（２ｎ−
１）を選択して選択セルＳＹ１のドレインにセンスアン
プ電流を与える。そして、バンク選択トランジスタＢ
Ｔ２をオン、ハーフバンク選択トランジスタＨＴ１をオ
ンとし、選択セルＳＹ１のソースからトランジスタＢＴ
２を介して仮想グランド線端子Ｄ１側に読み出す。
【００２３】ここで、選択セルＳＹ１に隣接するプリチ
ャージ側のセルＳＹ２、ＳＹ３がオンでかつセルＳＹ４
がオフしていると、プリチャージされている仮想グラン
ド線端子Ｄ０からのプリチャージ電流は、オフしてい
るＳＹ４でカットされる。このため、ビット線端子ＶＧ
１からのセンスアンプ電流によりＳＹ２→ＳＹ４の方向
に充電が行われる。しかし、この充電は３本の拡散配線
Ｃ〜Ｅに対して行われるが、実際はＨＳ１がオフしてい
るため、Ｃ／２＋Ｄ＋Ｅ／２の２本分の拡散配線容量を
充電すればよいことになる。図３に示すように３本の拡
散配線Ｆ＋Ｇ＋Ｈに対して充電していた従来技術に比べ
て充電時間が著しく短縮され、従って、データを高速で
読み出すことができる。
ャージ側のセルＳＹ２、ＳＹ３がオンでかつセルＳＹ４
がオフしていると、プリチャージされている仮想グラン
ド線端子Ｄ０からのプリチャージ電流は、オフしてい
るＳＹ４でカットされる。このため、ビット線端子ＶＧ
１からのセンスアンプ電流によりＳＹ２→ＳＹ４の方向
に充電が行われる。しかし、この充電は３本の拡散配線
Ｃ〜Ｅに対して行われるが、実際はＨＳ１がオフしてい
るため、Ｃ／２＋Ｄ＋Ｅ／２の２本分の拡散配線容量を
充電すればよいことになる。図３に示すように３本の拡
散配線Ｆ＋Ｇ＋Ｈに対して充電していた従来技術に比べ
て充電時間が著しく短縮され、従って、データを高速で
読み出すことができる。
【００２４】
【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、ビット線端子からのセンスアンプ電流
により最大で２．５本分に相当する拡散配線容量を充電
するだけでよく、時定数が小さくなるので、オフしてい
るセルの読み出し速度を著しく速くすることができると
いう効果を奏する。
憶装置によれば、ビット線端子からのセンスアンプ電流
により最大で２．５本分に相当する拡散配線容量を充電
するだけでよく、時定数が小さくなるので、オフしてい
るセルの読み出し速度を著しく速くすることができると
いう効果を奏する。
【図１】本発明の第１の実施例に係る半導体記憶装置を
示す回路図である。
示す回路図である。
【図２】本発明の第２の実施例に係る半導体記憶装置を
示す回路図である。
示す回路図である。
【図３】従来の半導体記憶装置を示す回路図である。
Ｄ０〜Ｄ２：ビット線端子 Ｗ０〜Ｗ（２ｎ−１）：列方向のセルを選択するための
ワード線 ＢＳ１〜ＢＳ４：ビット線毎の列方向のセルを選択する
ためのバンク選択線 ＨＳ１、ＨＳ２：ハーフバンク選択線 ＶＧ０〜ＶＧ２：仮想グランド線端子 ＢＴ１〜ＢＴ４：バンク選択トランジスタ ＨＴ１、ＨＴ２：ハーフバンク選択トランジスタ ＳＡＲＹ：セルアレイ ＳＸ１〜ＳＸ４、ＳＹ１〜ＳＹ４：セル ＳＡ：センスアンプ ＳＡＲＹ：セルアレイ
ワード線 ＢＳ１〜ＢＳ４：ビット線毎の列方向のセルを選択する
ためのバンク選択線 ＨＳ１、ＨＳ２：ハーフバンク選択線 ＶＧ０〜ＶＧ２：仮想グランド線端子 ＢＴ１〜ＢＴ４：バンク選択トランジスタ ＨＴ１、ＨＴ２：ハーフバンク選択トランジスタ ＳＡＲＹ：セルアレイ ＳＸ１〜ＳＸ４、ＳＹ１〜ＳＹ４：セル ＳＡ：センスアンプ ＳＡＲＹ：セルアレイ
Claims (3)
- 【請求項１】 ＭＯＳトランジスタからなる各セルが行
列状に配置されたセルアレイと、列方向に配置された複
数セルの一方の電極に共通に接続されると共にセンスア
ンプ電流を供給するビット線端子と、前記各セルの他方
の電極に共通に接続されたグランド端子と、行方向に配
置された各セルのゲートに共通に接続されたワード線
と、前記ビット線端子に接続されると共に各セルの一方
の電極の夫々に接続される複数の第１の副ビット線と、
前記グランド線端子に接続されると共に各セルの他方の
電極の夫々に接続される複数の第２の副ビット線と、前
記第１及び第２の副ビット線に接続されバンク選択信号
により第１及び第２の副ビット線を各セルの一方の電極
及び他方の電極に夫々接続する複数のバンクトランジス
タとを有する半導体記憶装置において、前記第１及び第
２の副ビット線を列方向に２分する位置に夫々ハーフバ
ンク選択トランジスタを備えたことを特徴とする半導体
記憶装置。 - 【請求項２】 前記第１の副ビット線に設けられたハー
フバンク選択トランジスタと前記第２の副ビット線に設
けられたハーフバンク選択トランジスタとは、夫々１本
のハーフバンク選択線により共通してオンオフ駆動され
ることを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】 センスアンプと、ワード線の選択位置に
より前記センスアンプとグランドとを切り換えるスイッ
チとを有することを特徴とする請求項１又は２に記載の
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7050898A JP3159159B2 (ja) | 1998-03-19 | 1998-03-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7050898A JP3159159B2 (ja) | 1998-03-19 | 1998-03-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11273375A true JPH11273375A (ja) | 1999-10-08 |
| JP3159159B2 JP3159159B2 (ja) | 2001-04-23 |
Family
ID=13433554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7050898A Expired - Fee Related JP3159159B2 (ja) | 1998-03-19 | 1998-03-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3159159B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1310963A1 (en) * | 2000-06-29 | 2003-05-14 | Fujitsu Limited | Semiconductor memory device |
-
1998
- 1998-03-19 JP JP7050898A patent/JP3159159B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1310963A1 (en) * | 2000-06-29 | 2003-05-14 | Fujitsu Limited | Semiconductor memory device |
| EP1310963A4 (en) * | 2000-06-29 | 2005-08-10 | Fujitsu Ltd | SEMICONDUCTOR MEMORY MODULE |
| US7102928B2 (en) | 2000-06-29 | 2006-09-05 | Shouichi Kawamura | Semiconductor memory apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3159159B2 (ja) | 2001-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |