JPH11265889A - 配線の製造方法 - Google Patents

配線の製造方法

Info

Publication number
JPH11265889A
JPH11265889A JP10065781A JP6578198A JPH11265889A JP H11265889 A JPH11265889 A JP H11265889A JP 10065781 A JP10065781 A JP 10065781A JP 6578198 A JP6578198 A JP 6578198A JP H11265889 A JPH11265889 A JP H11265889A
Authority
JP
Japan
Prior art keywords
wiring
wiring film
film
chamber
lower layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10065781A
Other languages
English (en)
Other versions
JP2937998B1 (ja
Inventor
Kazunori Matsuura
和則 松浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Yamagata Ltd
Original Assignee
NEC Yamagata Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Yamagata Ltd filed Critical NEC Yamagata Ltd
Priority to JP10065781A priority Critical patent/JP2937998B1/ja
Priority to KR1019990008702A priority patent/KR100311579B1/ko
Priority to CN99103357A priority patent/CN1236975A/zh
Application granted granted Critical
Publication of JP2937998B1 publication Critical patent/JP2937998B1/ja
Publication of JPH11265889A publication Critical patent/JPH11265889A/ja
Priority to US09/943,045 priority patent/US6498095B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00Semiconductor device manufacturing: process
    • Y10S438/913Diverse treatments performed in unitary chamber

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

(57)【要約】 【課題】 反応ガスWF6から分離したフッ素が配線膜
5内に混入する状態を回避し、配線膜のストレスの増
加、反射率の低下を防止する。 【解決手段】 チャンバー10内を真空雰囲気中にし、
かつ反応ガスを導入して凹部内に下層の配線膜6bを成
長させる処理を行なう下層形成工程と、下層配線層6b
上に表層の配線層6aを積層形成する処理を行う表層形
成工程との間で浄化工程を行なう。浄化工程では、チャ
ンバー内に残留するWF6から分離したフッ素の分圧を
低減することにより、上層の配線膜6aにフッ素成分が
混入する割合を低下させる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、気相成長法(CV
D)により成膜成長させる配線膜及びその製造方法に関
するものである。
【0002】
【従来の技術】半導体基板上に形成された能動素子或い
は受動素子間を配線処理するために配線膜が成膜され
る。
【0003】前記配線膜を成膜するには、従来スパッタ
法が用いられている。このスパッタ法は、真空雰囲気中
に微粒子を発生させ、それを基板上に付着させて薄膜の
配線膜を成長させている。
【0004】最近では、高集積化が進むのに伴い、コン
タクトホール、及びスルーホールのアスペクト比が大き
くなり、上述したスパッタ法によるホール内の埋め込み
が困難な状況になりつつある。そこで、新たな厚膜の配
線膜を製造する方法を開発する必要性がある。
【0005】配線膜を成膜する技術として、スパッタ法
のほかに気相成長法(CVD)がある。
【0006】従来例に係る気相成長法(CVD)を用い
て配線膜を成膜するには、層間絶縁膜に形成されたホー
ル(凹部)にタングステン成長時の核を形成し、その後
にタングステンの核を中心として埋込膜を成長させ、ホ
ール内をタングステンWからなる埋込膜で埋め込み、さ
らに前記埋込膜上に上層の配線膜を形成することとな
る。
【0007】ところで、半導体基板上の層間絶縁膜に設
けたホール内をタングステンからなる埋込膜で埋め込む
工程に加えて、ホール内の埋込膜に上層の配線膜を積層
形成する場合、枚葉式タングステンCVD装置では、一
般的に同一の真空チャンバー内にてホール内の導電体と
配線膜との成長が行なわれている。
【0008】
【発明が解決しようとする課題】しかしながら、従来例
に係る枚葉式タングステンCVD装置では、タングステ
ン膜を成長させるにあたっては、主としてWF6を反応
ガスとして用い、ホール内に埋込膜を成膜し、次いで、
新たなWF6をチャンバー内に導入し、前記埋込膜上に
タングステンからなる上層の配線膜を成長させている
が、本発明者は、ストレス測定器にて半導体基板の反り
量から膜ストレスを測定したところ、配線にストレスが
加わっていた。また、反射率を反射率測定器にて測定し
たところ、反射率が低下しており、SEM(走査型電子
顕微鏡)にて表面を観察したところ、反射膜が低下した
膜は、表面の凹凸が大きくなっていた。
【0009】本発明者は、上述した現象について技術的
な解析を行ったところ、配線にストレスが加わって半導
体基板に反りが生じると、半導体基板上に形成される素
子の基礎をなす膜の平坦度が失われ、完成した半導体装
置の特性に影響を及ぼすとの結果を得た。
【0010】また、配線の反射率が低下する原因は、上
層の配線膜の表面に凹凸が形成された結果であり、この
凹凸が配線膜の膜厚に変動を来たし、次工程で行われる
エッチング処理により、配線膜の残りや配線膜の細りを
生じさせ、これが原因となって配線の電気的な短絡事故
を生じさせること等の結果を得た。
【0011】本発明者は、問題点を技術的に解析したと
ころ、WF6から分離したフッ素が配線膜内に混入する
ことに原因があるとの結論に至った。
【0012】特開平7−111253号公報には、層間
絶縁膜上にタングステンからなる膜を成膜する技術が開
示されており、この技術では、第1のステップと第2の
ステップとの間で反応ガスの供給を停止し、キャリアガ
スのみを流して形成膜の表面を清浄する処理を行なって
いる。
【0013】しかしながら、特開平7−111253号
公報に開示された技術では、膜表面を清浄するものであ
り、膜中の不純物の濃度を調整するものでないため、膜
中に不純物が含有することによる配線のストレス及び反
射率の低下を防止することはできず、気相成長法(CV
D)を用いて配線膜を成膜する際に発生する問題を解決
するには至っていない。
【0014】本発明の目的は、反応ガスから解離した不
純物成分が配線膜内に混入する状態を回避し、結果とし
て半導体装置の性能を向上させる配線及びその製造方法
を提供することにある。
【0015】
【課題を解決するための手段】前記目的を達成すため、
本発明に係る配線は、気相成長法で成膜される配線膜か
らなる配線であって、前記配線膜は、表層と下層とに含
まれる不純物濃度が異なるものである。
【0016】また、前記配線膜の表層での不純物濃度
は、下層のものより小さい値のものである。
【0017】また、前記配線膜の表層の不純物濃度は、
下層の不純物濃度の1/7〜1/5の範囲に設定された
ものである。
【0018】また、前記配線膜に含まれる不純物は、成
膜時に反応ガスから解離した不純物成分である。
【0019】また、前記反応ガスから解離した不純物成
分は、前記配線膜のストレスの増加、反射率を低下させ
る特性をもつものである。
【0020】また、前記配線膜は、表層と下層とを2段
階に渡って成膜したものである。
【0021】また、前記配線膜の下層は、凹部に埋め込
んで成膜されたものであり、表層は、前記下層上に成膜
されたものである。
【0022】また、前記配線膜は、主としてWF6を反
応ガスとして用い、タングステンで成膜されたものであ
る。
【0023】また、前記タングステンで成膜された配線
膜は、前記WF6から解離した不純物成分の弗素(F)
を不純物として含有するものある。
【0024】また、前記配線膜の表層に含有する弗素
(F)の濃度は、下層の弗素(F)濃度の1/7〜1/
5の範囲に設定されたものである。
【0025】また、本発明に係る配線の製造方法は、下
層形成工程と、浄化工程と、表層形成工程とを行ない、
気相成長法によって配線膜を成長させる配線の製造方法
であって、前記下層形成工程と、浄化工程と、表層形成
工程とは、同一のチャンバー内にて連続して行われるも
のであり、前記下層形成工程は、前記チャンバー内を真
空雰囲気中にし、かつ反応ガスを導入して凹部内に下層
の配線膜を成長させる処理を行なうものであり、前記浄
化工程は、前記下層形成工程後に行われる処理であっ
て、前記チャンバー内に残留する反応ガスから解離した
不純物成分の分圧を低減する処理を行うものであり、前
記表層形成工程は、前記浄化工程にて残留不純物の分圧
を低減した前記チャンバー内に新たな反応ガスを導入し
て前記下層配線層上に表層の配線層を積層形成する処理
を行うものである。
【0026】また、前記浄化工程は、前記反応ガスから
解離した不純物成分の前記表層配線層への含有率を低下
させるものである。
【0027】また、前記下層の配線膜と表層の配線膜と
は、同質の素材から成膜するものである。
【0028】また、前記配線膜の表層に含有する不純物
濃度を、下層の不純物濃度の1/7〜1/5の範囲に抑
えるものである。
【0029】また、本発明に係る配線の製造方法は、下
層形成工程と、浄化工程と、表層形成工程とを行ない、
気相成長法によって配線膜を成長させる配線の製造方法
であって、前記下層形成工程と、浄化工程と、表層形成
工程とは、同一のチャンバー内にて連続して行われるも
のであり、前記下層形成工程は、前記チャンバー内を真
空雰囲気中にし、主としてWF6を反応ガスとして導入
し、凹部内にタングステンの核から下層の配線膜を成長
させる処理を行なうものであり、前記浄化工程は、前記
下層形成工程後に行われる処理であって、前記チャンバ
ー内に残留する反応ガスのWF6から解離した弗素
(F)の分圧を低減する処理を行うものであり、前記表
層形成工程は、前記浄化工程にて残留弗素(F)の分圧
を低減した前記チャンバー内に新たな反応ガスとしての
WF6を導入して前記下層配線膜上に表層の配線膜を積
層形成する処理を行うものである。
【0030】また、前記浄化工程は、前記反応ガスのW
6から解離した弗素(F)の前記表層配線層への含有
率を低下させるものである。
【0031】また、前記配線膜の表層に含有する弗素
(F)の濃度を、下層に含有する弗素(F)の濃度1/
7〜1/5の範囲に抑えるものである。
【0032】また、前記下層形成工程と表層形成工程と
における反応ガスの流量比は、約1:0.25〜0.5
の範囲に設定するものである。
【0033】また、前記浄化工程は、前記チャンバー内
に置換ガスのみを導入して分圧低減処理を行なうもので
ある。
【0034】また、前記置換ガスとして、不活性ガス或
いは還元性ガスを用いる。
【0035】また、前記浄化工程での達成真空度は、
1.0E2〜1.0E−2(Torr)の範囲に設定するも
のである。
【0036】また、前記浄化工程は、前記チャンバー内
を真空引きして分圧低減処理を行なうものである。
【0037】、また、前記浄化工程での達成真空度は、
1.0E−1〜1.0E−3(Torr)の範囲に設定する
ものである。
【0038】また、前記浄化工程は、前記チャンバー内
を真空引きするとともに、該チャンバー内に置換ガスを
導入して分圧低減処理を行なうものである。
【0039】また、前記浄化工程での達成真空度は、
1.0E2〜1.0E−2(Torr)の範囲に設定するも
のである。
【0040】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。 (実施形態1)図1は、本発明の実施形態1に係る配線
を示す断面図、図2は、本発明の実施形態1に係る配線
を製造する気相成長装置を示す構成図、図3は、本発明
の実施形態1に係る配線の製造方法を工程順に示すフロ
ーである。
【0041】図において、本発明に係る配線は基本的構
成として、気相成長法で成膜される配線膜5からなる配
線であり、配線膜5は、表層6aと下層6bとに含まれ
る不純物濃度が異なるものである。
【0042】また、配線膜5の表層6aでの不純物濃度
は、下層6bのものより小さい値に設定してあり、特に
配線膜5の表層6aの不純物濃度は、下層6bの不純物
濃度の1/7〜1/5の範囲に設定することが望まし
い。
【0043】また、配線膜5に含まれる不純物は、成膜
時に反応ガスから解離した不純物成分であり、反応ガス
から解離した不純物成分は、分析した結果、配線膜5の
ストレスの増加、反射率を低下させる特性をもつもので
ある。
【0044】また、配線膜5は、表層6aと下層6bと
を2段階に渡って成膜したものであり、配線膜5の下層
は、凹部(ホール)4aに埋め込んで成膜されたもので
あり、表層6aは、下層6b上に成膜されている。
【0045】次に、本発明に係る配線を、タングステン
から成膜された配線膜5を例にとって実施形態1として
説明する。
【0046】本発明の実施形態1に係る配線を用いる半
導体装置の構造は図1に示すように、半導体基板1上の
ロコス3によって隔離された素子形成領域に、ソース2
a,ゲート電極2b及びドレイン2cを有するトランジ
スタが形成され、半導体基板全面に形成された層間絶縁
膜4にホール(凹部)4aが形成されている。このホー
ル4aは、コンタクトホールと呼ぶ場合もある。
【0047】層間絶縁膜4のホール4a内には、タング
ステンからなる下層の配線膜(埋込膜)6bが埋め込ま
れており、配線膜6bの一部は層間絶縁膜4の表層部分
にも形成される。さらに、下層の配線膜6b上に、タン
グステンからなる上層の配線膜6aが一体的に積層形成
される。
【0048】さらに上下層の配線膜6a,6bは、エッ
チング処理によって所望の形状にパターニングされる。
また、パターニングされた配線膜6a,6bは、上層の
層間絶縁膜7にて被覆され、層間絶縁膜7のホール7a
に埋め込まれたタングステンプラグ8により、層間絶縁
膜7を挟んで上下に位置する配線膜9と配線膜6bとが
電気的に接続される。また、層間絶縁膜4のホール4a
及び層間絶縁膜7のホール7aの内壁には、TiN/T
i膜(黒塗り部分)6c,8aがタングステン成長前に
成膜される。
【0049】ここで、一般的には、2層目以降の配線
膜、図3では配線膜9は、比抵抗の関係からタングステ
ンよりも比抵抗の小さい、例えばアルミニューム(A
L),アルミニューム/銅(AL/Cu),アルミニュ
ーム/チタン(AL/TiN)等の素材が用いられてい
る。
【0050】タングステンからなる配線膜5を気相成長
法(CVD)を用いて成膜するには、層間絶縁膜4のホ
ール4a内にタングステンからなる下層の配線膜6bを
形成する工程と、上層の配線膜6aを形成する工程と
は、同一の真空チャンバーにて連続して行なわれるた
め、主として反応ガスとして用いたWF6から分離した
フッ素が配線膜5、特に上層の配線膜6a内に混入する
ことになる。
【0051】上述したように、WF6から分離したフッ
素が配線膜内に混入した半導体基板について、ストレス
測定器にて半導体基板の反り量から膜ストレスを測定し
たところ、配線にストレスが加わっていた。また、反射
率を反射率測定器にて測定したところ、反射率が低下し
ており、SEM(走査型電子顕微鏡)にて表面を観察し
たところ、反射膜が低下した膜は、表面の凹凸が大きく
なっていた。
【0052】本発明者は、従来例に生じている現象につ
いて技術的な解析を行い、配線膜にストレスが加わっ
て半導体基板に反りが生じると、半導体基板上に形成さ
れる素子の基礎をなす膜の平坦度が失われ、完成した半
導体装置の特性に影響を及ぼすこと、配線膜の反射率
が低下する原因は、配線膜の表面に凹凸が形成された結
果であり、この凹凸が配線膜の膜厚に変動を来たし、次
工程で行われるエッチング処理により、配線膜の残りや
配線膜の細りを生じさせ、これが原因となって配線の電
気的な短絡事故を生じさせること等の実験結果を得てい
る。
【0053】そこで、本発明の実施形態1は、主として
反応ガスとして用いたWF6から分離したフッ素が配線
膜6a内に混入する状態を回避することを目的とするも
のである。
【0054】次に、本発明の実施形態1に係るタングス
テンからなる配線の製造装置について図2に基づいて説
明する。
【0055】図2に示すように、本発明の実施形態1に
係るタングステンからなる配線の製造装置は、チャンバ
ー10と、真空部11と、ガス供給部12と、分圧低減
部13とを有している。
【0056】チャンバー10は、真空部11によって内
部が真空引きされる容器であり、ガス供給部12は、真
空引きされたチャンバー10内に反応ガスを供給するよ
うになっている。チャンバー10内に供給される反応ガ
スは、流量計14により制御され、下層の配線膜6bを
形成する工程と、表層の配線層6aを形成する工程とに
供給される反応ガスの流量比は、約1:0.25〜0.
5の範囲に調整するようになっている。また、反応ガス
としては、主としてWF6を用い、さらにWF6を還元す
るためにH2,SiH4のガスも導入している。また、そ
の他の不活性ガス(例えば、AR,N2等)の配管も、
全ての成膜ステップ終了後にチャンバ10をパージする
ためにチャンバー10に接続されている。また、C
26,O2をチャンバー10に流してチャンバー10内
に堆積したタングステン膜を除去するようにしている。
【0057】さらに、分圧低減部13は、チャンバー1
0内に残留する不純物成分の分圧を低減し、反応ガスか
ら解離した不純物成分の表層配線層6aへの含有率を低
下させるようになっている。具体的には、分圧低減部1
3は、不活性ガス(例えば、AR,N2等)の配管から
なり、その流量は流量計14により制御され、工程途中
でチャンバー10内をパージするとともに、全ての成膜
ステップ終了後にチャンバー10をパージするためにチ
ャンバー10に接続されている。
【0058】次に、図2に示す装置を用い、本発明の実
施形態1において、タングステンからなる配線膜5を気
相成長法によって成膜する工程を具体的に説明する。
【0059】図4(a)は、本発明の実施形態1におい
てタングステン膜を成膜する前段階の状態を示すもので
あり、半導体基板1上のロコス3によって隔離された素
子形成領域には、ソース2a,ゲート電極2b及びドレ
イン2cを有するトランジスタが形成され、半導体基板
全面に形成された層間絶縁膜4にホール4aが形成され
ている。このホール4aは、ソース2a,ゲート電極2
bに向けて開口されている。また、層間絶縁膜4のホー
ル4aの内壁には、TiN/Ti膜(黒塗り部分)6c
がタングステン成長前に成膜される。
【0060】図4(b)のステップ以降が本発明の実施
形態1に係るタングステン膜の成膜方法を示すものであ
る。すなわち、図2に示すチャンバー10内を真空部1
1で真空状態に保ち、ガス供給部12によってチャンバ
ー10内に主としてWF6を反応ガスとして供給し、こ
れらの反応ガス(主としてWF6)を半導体基板に接触
させ、ホール4aの内壁及びTiN/Ti6cの表面に
タングステンの核W1を形成する(図3の核形成工
程)。
【0061】次に図4(c)に示すように、タングステ
ンの核W1を成長させることにより、ホール4a内をタ
ングステンの配線膜(埋込膜)6bを埋め込む(図3の
下層形成工程)。
【0062】図4(c)に示すように、下層形成工程が
行なわれると、WF6からフッ素が解離し、チャンバー
10内に残留するため、この状態で下層の配線膜6b上
に上層の配線膜(タングステン)6aを積層形成する
と、WF6から分離したフッ素が配線膜6a内に混入す
ることとなる。
【0063】そこで、本発明の実施形態1では、図4
(c)に示す下層形成工程後であって、図4(d)に示
す上層形成工程を実行する前段階に、浄化工程を行なう
(図3の浄化工程)。図3に示す浄化工程では、チャン
バー10内を真空部11で真空状態に保ち、かつ分圧低
減部13によって置換ガスをチャンバー10内に導入
し、チャンバー10内に残留するWF6から分離したフ
ッ素を置換ガスにより置換し、チャンバー10内のフッ
素成分の分圧を低減するとともに排気し、チャンバー1
0内の雰囲気を浄化し、WF6から解離したフッ素成分
の含有率を低下させる。浄化工程での達成真空度は、
1.0E2〜1.0E−2(Torr)の範囲に設定する。
【0064】置換ガスとして、例えばN2,Ar,He
等の不活性ガス、或いは例えばH2等の還元性ガスを用
いる。
【0065】また、置換ガスは、数百〜数千SCCMの
流量でチャンバー10内に供給することが望ましい。
【0066】次に図4(d)に示すように、浄化工程に
て不純物の分圧を低減したチャンバー10内の清浄な雰
囲気中に、新たな反応ガス(WF6)を導入し、下層の
配線層6bに上層の配線膜6aを形成する(図3の上層
形成工程)。下層の配線層6bと上層の配線膜6aと
は、同質の素材、実施形態1ではタングステンで成膜さ
れているため、一体的に積層形成される。
【0067】また、下層形成工程と表層形成工程とにお
ける反応ガスの流量比は、約1:0.25〜0.5の範
囲に設定することが望ましい。
【0068】なお、上下層の配線膜6aと6bとは、次
工程にてエッチング処理され、所望の形状にパターニン
グされる(図1参照)。
【0069】以上のように本発明の実施形態1によれ
ば、置換ガスによる不純物の分圧を低減し、かつ、チャ
ンバー10内を真空引きして排気するため、チャンバー
10内に残留するフッ素が有効に除去されることとな
る。
【0070】本発明の実施形態1において、チャンバー
10内での真空引き及び置換ガスによる置換を併用する
浄化工程では、チャンバー10内に残留するWF6から
分離したフッ素を置換ガスにより置換し、次にチャンバ
ー10内を真空引きしてチャンバー10内でのフッ素成
分の分圧を低減するステップ、或いはチャンバー10内
を真空引きし、次にチャンバー10内に残留するWF6
から分離したフッ素を置換ガスにより置換し、チャンバ
ー10内でのフッ素成分の分圧を低減するステップ、或
いはチャンバー10内を真空引きしつつ、WF6から分
離したフッ素の置換ガスを供給し、チャンバー10内で
のフッ素成分の分圧を低減するステップのいずれを採用
してもよい。
【0071】以上のように、本発明の実施形態1によれ
ば、チャンバー10内を真空引きし、かつチャンバー1
0内に残留するWF6から分離したフッ素を置換ガスに
より置換し、チャンバー10内でのフッ素の分圧を低減
し、その浄化されたチャンバー内で次のタングステンか
らなる上層の配線膜6aの成膜を行なうものであるた
め、WF6から分離したフッ素が上層の配線膜6a内に
混入することが回避され、配線膜5の表層配線膜6aに
含まれる不純物(WF6から分離したフッ素)の濃度
は、下層配線膜6bのものより小さい値に、特に配線膜
5の表層配線膜6aの不純物濃度は、下層配線膜6bの
不純物濃度の1/7〜1/5の範囲に抑制される。
【0072】本発明の実施形態1と従来例とにおけるス
トレスと反射率の比較例を表1に示す。ストレスは、下
層の配線膜6bが3500Å、上層の配線膜6aが20
00Åであり、配線層5全体の膜厚が5500Åのとき
の値を示している。また、反射率は、波長480nmの
光線を用い、鏡面仕上げした単結晶シリコン(Si)の
反射率を100%としたときのものである。
【0073】
【表1】
【0074】以上のように本発明の実施形態1によれ
ば、チャンバー10内に残留するWF6から分離したフ
ッ素の分圧を低減し、その分圧低減処理した雰囲気中
に、新たに反応ガスを導入して配線膜の成膜を行なうも
のであるため、WF6から分離したフッ素が配線膜内に
混入することが回避され、配線膜にストレスが加わるこ
とを防止することができるとともに、配線膜の反射率の
低下を防止することができる。
【0075】また、本発明の実施形態1によれば、浄化
工程の際にチャンバー10内を所定の真空度に真空引き
しているため、反応ガスから解離した不純物成分の分圧
低減効率を向上することができる。
【0076】(実施形態2)
【0077】本発明の実施形態1における浄化工程は、
チャンバー10内での真空引き及び置換ガスによる置換
を併用させてチャンバー内での不純物の分圧を低減する
処理を行なうようにしたが、これに限定されるものでは
ない。
【0078】すなわち、浄化工程は、チャンバー10内
に置換ガスのみを導入し、チャンバー10内に残留する
不純物成分の分圧を低減する処理を行なうようにしても
よい。この浄化工程では、達成真空度は、1.0E2〜
1.0E−2(Torr)の範囲に設定することが望まし
い。この浄化工程によれば、チャンバー内の圧力変化が
少ないため、パーテイクルの付着が少なくすることがで
きるという利点がある。
【0079】また浄化工程は、チャンバー10内を真空
引きし、チャンバー10内に残留する不純物成分を排気
し、チャンバー10内での不純物の分圧を低減する処理
を行うようにしてもよいものである。この浄化工程で
は、達成真空度は、1.0E−1〜1.0E−3(Tor
r)の範囲に設定することが望ましい。この浄化工程に
よれば、反応ガスから解離した不純物成分の分圧低減効
率が高くなり、処理時間を短縮することができるという
利点がある。
【0080】また、実施形態では、配線膜をタングステ
ンから成膜した場合を説明したが、これに限定されるも
のではなく、配線膜を成膜する素材は、導電性の素材で
あれば、いずれのものでもよい。この場合、前記導電性
素材で配線膜を成膜する際に、チャンバー内には、反応
ガスから解離した不純物成分が残留して上層の配線膜
に、混入することになるが、本発明を適用することによ
り、配線膜のストレスの増加、反射率の低下を防止する
ことができるものである。
【0081】
【発明の効果】以上説明したように本発明によれば、気
相成長法で成膜される配線膜の表層(上層)の不純物濃
度を低減して配線膜を成膜したため、配線膜のストレス
の増加、反射率の低下を防止することができる。
【0082】さらに、チャンバー内を真空雰囲気中に
し、かつ反応ガスを導入して凹部内に下層の配線膜を成
長させる処理を行なう下層形成工程と、下層配線層上に
表層の配線層を積層形成する処理を行う表層形成工程と
の間で浄化工程を行なうこととなり、処理が一連のもの
として連続的に行なうことができ、処理効率を低下させ
ることなく、迅速に行なうことができる。
【図面の簡単な説明】
【図1】本発明の実施形態1に係る配線を用いた半導体
装置を示す断面図である。
【図2】本発明の実施形態1に係るタングステン膜の成
膜方法を実施するための装置を示す構成図である。
【図3】本発明の実施形態1に係る配線の製造方法を工
程順に示すフロー図である。
【図4】本発明の実施形態1に係る配線の製造方法を工
程順に示す断面図である。
【符号の説明】
1 半導体基板 4 層間絶縁膜 4a ホール 5 配線膜 6a 上層の配線膜 6b 下層の配線膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成11年2月22日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 配線製造方法
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0001
【補正方法】変更
【補正内容】
【0001】本発明は、気相成長法(CVD)により成
膜成長させる配線製造方法に関するものである。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0014
【補正方法】変更
【補正内容】
【0014】本発明の目的は、反応ガスから解離した不
純物成分が配線膜内に混入する状態を回避し、結果とし
て半導体装置の性能を向上させる配線製造方法に関す
るものである。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】0015
【補正方法】変更
【補正内容】
【0015】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る配線の製造方法は、気相成長法によっ
てチャンバー内で配線膜を成長させる配線の製造方法で
あって前記チャンバー内を真空雰囲気中にし、かつ反
応ガスを導入して凹部内に下層の配線膜を成長させ、成
膜時に反応ガスから解離した成分から構成される不純物
の濃度が高い膜を形成する下層形成工程と前記チャン
バー内に残留する反応ガスから解離した不純物成分の分
圧を低減する処理を行う浄化工程と前記浄化工程にて
残留不純物の分圧を低減した前記チャンバー内に新たな
反応ガスを導入して、上層の配線膜を成長させ、前記不
純物の濃度が低い膜を形成する表層形成工程とを含み
前記下層形成工程と前記浄化工程と前記表層形成工程と
を同一のチャンバー内にて連続して行うものである
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】0016
【補正方法】変更
【補正内容】
【0016】また前記浄化工程は、前記反応ガスから解
離した不純物成分の前記表層配線層への含有率を低下さ
せるものである
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】0017
【補正方法】変更
【補正内容】
【0017】また前記下層の配線膜と表層の配線膜と
は、同質の素材から成膜するものである
【手続補正8】
【補正対象書類名】明細書
【補正対象項目名】0018
【補正方法】変更
【補正内容】
【0018】また前記配線膜の表層に含有する不純物濃
度を、下層の不純物濃度の1/7〜1/5の範囲に抑え
るものである
【手続補正9】
【補正対象書類名】明細書
【補正対象項目名】0019
【補正方法】変更
【補正内容】
【0019】また前記反応ガスがWF6 であり、下層の
配線膜および上層の配線膜がタングステンであり、前記
不純物が弗素(F)である。
【手続補正10】
【補正対象書類名】明細書
【補正対象項目名】0020
【補正方法】変更
【補正内容】
【0020】また前記下層形成工程と表層形成工程とに
おける反応ガスの流量比は、1:0.25〜0.5の範
囲に設定するものである。
【手続補正11】
【補正対象書類名】明細書
【補正対象項目名】0021
【補正方法】変更
【補正内容】
【0021】また前記浄化工程は、前記チャンバー内に
置換ガスのみを導入して分圧低減処理を行なうものであ
【手続補正12】
【補正対象書類名】明細書
【補正対象項目名】0022
【補正方法】変更
【補正内容】
【0022】また前記置換ガスとして、不活性ガス或い
は還元性ガスを用いるものである
【手続補正13】
【補正対象書類名】明細書
【補正対象項目名】0023
【補正方法】変更
【補正内容】
【0023】また前記浄化工程での達成真空度は、1.
0E2〜1.0E−2(Torr)の範囲に設定するもので
ある
【手続補正14】
【補正対象書類名】明細書
【補正対象項目名】0024
【補正方法】変更
【補正内容】
【0024】また前記浄化工程は、前記チャンバー内を
真空引きして分圧低減処理を行なうものである
【手続補正15】
【補正対象書類名】明細書
【補正対象項目名】0025
【補正方法】変更
【補正内容】
【0025】また前記浄化工程での達成真空度は、1.
0E−1〜1.0E−3(Torr)の範囲に設定するもの
である
【手続補正16】
【補正対象書類名】明細書
【補正対象項目名】0026
【補正方法】変更
【補正内容】
【0026】また前記浄化工程は、前記チャンバー内を
真空引きするとともに、前記チャンバー内に置換ガスを
導入して分圧低減処理を行なうものである
【手続補正17】
【補正対象書類名】明細書
【補正対象項目名】0027
【補正方法】変更
【補正内容】
【0027】また前記浄化工程での達成真空度は、1.
0E2〜1.0E−2(Torr)の範囲に設定するもので
ある

Claims (25)

    【特許請求の範囲】
  1. 【請求項1】 気相成長法で成膜される配線膜からなる
    配線であって、 前記配線膜は、表層と下層とに含まれる不純物濃度が異
    なるものであることを特徴とする配線。
  2. 【請求項2】 前記配線膜の表層での不純物濃度は、下
    層のものより小さい値であることを特徴とする配線。
  3. 【請求項3】 前記配線膜の表層の不純物濃度は、下層
    の不純物濃度の1/7〜1/5の範囲に設定されたもの
    であることを特徴とする請求項1又は2に記載の配線。
  4. 【請求項4】 前記配線膜に含まれる不純物は、成膜時
    に反応ガスから解離した不純物成分であること特徴とす
    る請求項1、2又は3に記載の配線。
  5. 【請求項5】 前記反応ガスから解離した不純物成分
    は、前記配線膜のストレスの増加、反射率を低下させる
    特性をもつものであることを特徴とする請求項1、2、
    3又は4に記載の配線。
  6. 【請求項6】 前記配線膜は、表層と下層とを2段階に
    渡って成膜したものであることを特徴とする請求項1、
    2、3、4又は5に記載の配線。
  7. 【請求項7】 前記配線膜の下層は、凹部に埋め込んで
    成膜されたものであり、表層は、前記下層上に成膜され
    たものであることを特徴とする請求項1、2、3、4、
    5又は6に記載の配線。
  8. 【請求項8】 前記配線膜は、主としてWF6を反応ガ
    スとして用い、タングステンで成膜されたものであるこ
    とを特徴とする請求項1、2、3、4、5、6又は7に
    記載の配線。
  9. 【請求項9】 前記タングステンで成膜された配線膜
    は、前記WF6から解離した不純物成分の弗素(F)を
    不純物として含有するものあることを特徴とする請求項
    8に記載の配線。
  10. 【請求項10】 前記配線膜の表層に含有する弗素
    (F)の濃度は、下層の弗素(F)濃度の1/7〜1/
    5の範囲に設定されたものであることを特徴とする請求
    項8又は9に記載の配線。
  11. 【請求項11】 下層形成工程と、浄化工程と、表層形
    成工程とを行ない、気相成長法によって配線膜を成長さ
    せる配線の製造方法であって前記下層形成工程と、浄化
    工程と、表層形成工程とは、同一のチャンバー内にて連
    続して行われるものであり、 前記下層形成工程は、前記チャンバー内を真空雰囲気中
    にし、かつ反応ガスを導入して凹部内に下層の配線膜を
    成長させる処理を行なうものであり、 前記浄化工程は、前記下層形成工程後に行われる処理で
    あって、前記チャンバー内に残留する反応ガスから解離
    した不純物成分の分圧を低減する処理を行うものであ
    り、 前記表層形成工程は、前記浄化工程にて残留不純物の分
    圧を低減した前記チャンバー内に新たな反応ガスを導入
    して前記下層配線層上に表層の配線層を積層形成する処
    理を行うものであることを特徴とする配線の製造方法。
  12. 【請求項12】 前記浄化工程は、前記反応ガスから解
    離した不純物成分の前記表層配線層への含有率を低下さ
    せるものであることを特徴とする請求項11に記載の配
    線の製造方法。
  13. 【請求項13】 前記下層の配線膜と表層の配線膜と
    は、同質の素材から成膜することを特徴とする請求項1
    1又は12に記載の配線の製造方法。
  14. 【請求項14】 前記配線膜の表層に含有する不純物濃
    度を、下層の不純物濃度の1/7〜1/5の範囲に抑え
    ることを特徴とする請求項12に記載の配線の製造方
    法。
  15. 【請求項15】 下層形成工程と、浄化工程と、表層形
    成工程とを行ない、気相成長法によって配線膜を成長さ
    せる配線の製造方法であって前記下層形成工程と、浄化
    工程と、表層形成工程とは、同一のチャンバー内にて連
    続して行われるものであり、 前記下層形成工程は、前記チャンバー内を真空雰囲気中
    にし、主としてWF6を反応ガスとして導入し、凹部内
    にタングステンの核から下層の配線膜を成長させる処理
    を行なうものであり、 前記浄化工程は、前記下層形成工程後に行われる処理で
    あって、前記チャンバー内に残留する反応ガスのWF6
    から解離した弗素(F)の分圧を低減する処理を行うも
    のであり、 前記表層形成工程は、前記浄化工程にて残留弗素(F)
    の分圧を低減した前記チャンバー内に新たな反応ガスと
    してのWF6を導入して前記下層配線膜上に表層の配線
    膜を積層形成する処理を行うものであることを特徴とす
    る配線の製造方法。
  16. 【請求項16】 前記浄化工程は、前記反応ガスのWF
    6から解離した弗素(F)の前記表層配線層への含有率
    を低下させるものであることを特徴とする請求項15に
    記載の配線の製造方法。
  17. 【請求項17】 前記配線膜の表層に含有する弗素
    (F)の濃度を、下層に含有する弗素(F)の濃度1/
    7〜1/5の範囲に抑えることを特徴とする請求項16
    に記載の配線の製造方法。
  18. 【請求項18】 前記下層形成工程と表層形成工程とに
    おける反応ガスの流量比は、約1:0.25〜0.5の
    範囲に設定することを特徴とする請求項11又は15に
    記載の配線の製造方法。
  19. 【請求項19】 前記浄化工程は、前記チャンバー内に
    置換ガスのみを導入して分圧低減処理を行なうものであ
    ることを特徴とする請求項11、12、15又は16に
    記載の配線の製造方法。
  20. 【請求項20】 前記置換ガスとして、不活性ガス或い
    は還元性ガスを用いることを特徴とする請求項19に記
    載の配線の製造方法。
  21. 【請求項21】 前記浄化工程での達成真空度は、1.
    0E2〜1.0E−2(Torr)の範囲に設定することを
    特徴とする請求項19又は20に記載の配線の製造方
    法。
  22. 【請求項22】 前記浄化工程は、前記チャンバー内を
    真空引きして分圧低減処理を行なうものであることを特
    徴とする請求項11、12、15又は16に記載の配線
    の製造方法。
  23. 【請求項23】 前記浄化工程での達成真空度は、1.
    0E−1〜1.0E−3(Torr)の範囲に設定するもの
    であることを特徴とする請求項22に記載の配線の製造
    方法。
  24. 【請求項24】 前記浄化工程は、前記チャンバー内を
    真空引きするとともに、該チャンバー内に置換ガスを導
    入して分圧低減処理を行なうものであることを特徴とす
    る請求項11、12、15又は16に記載の配線の製造
    方法。
  25. 【請求項25】 前記浄化工程での達成真空度は、1.
    0E2〜1.0E−2(Torr)の範囲に設定することを
    特徴とする請求項24に記載の配線の製造方法。
JP10065781A 1998-03-16 1998-03-16 配線の製造方法 Expired - Fee Related JP2937998B1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP10065781A JP2937998B1 (ja) 1998-03-16 1998-03-16 配線の製造方法
KR1019990008702A KR100311579B1 (ko) 1998-03-16 1999-03-15 배선 시스템 및 그 제조 방법
CN99103357A CN1236975A (zh) 1998-03-16 1999-03-16 互联系统及其生产方法
US09/943,045 US6498095B2 (en) 1998-03-16 2001-08-30 Cvd method for producing an interconnection film by depositing a lower layer to fill a recess performing a cleaning step to remove dissociated reactant gas, and consequently depositing an upper layer that has a smaller impurity concentration than the lower layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10065781A JP2937998B1 (ja) 1998-03-16 1998-03-16 配線の製造方法

Publications (2)

Publication Number Publication Date
JP2937998B1 JP2937998B1 (ja) 1999-08-23
JPH11265889A true JPH11265889A (ja) 1999-09-28

Family

ID=13296934

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10065781A Expired - Fee Related JP2937998B1 (ja) 1998-03-16 1998-03-16 配線の製造方法

Country Status (4)

Country Link
US (1) US6498095B2 (ja)
JP (1) JP2937998B1 (ja)
KR (1) KR100311579B1 (ja)
CN (1) CN1236975A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030090930A (ko) * 2002-05-23 2003-12-01 한국인터넷빌링주식회사 인터넷을 통한 자치단체의 보안,가로등관리를 위한에이에스피 시스템

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6579788B1 (en) * 2000-09-18 2003-06-17 Advanced Micro Devices, Inc. Method of forming conductive interconnections on an integrated circuit device
US9252050B2 (en) 2012-09-11 2016-02-02 International Business Machines Corporation Method to improve semiconductor surfaces and polishing
US20180331045A1 (en) * 2017-05-09 2018-11-15 Semiconductor Components Industries, Llc Variable resistance vias and related methods
CN110137153B (zh) * 2018-02-09 2021-03-30 联华电子股份有限公司 半导体装置及其形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0823070B2 (ja) 1986-09-05 1996-03-06 富士通株式会社 気相成長方法
CA2067565C (en) * 1992-04-29 1999-02-16 Ismail T. Emesh Deposition of tungsten
JPH06104203A (ja) * 1992-09-18 1994-04-15 Fujitsu Ltd 半導体装置の製造方法
JPH07111253A (ja) 1993-08-20 1995-04-25 Hitachi Ltd シリサイド形成方法および半導体装置の製造方法
MY115336A (en) * 1994-02-18 2003-05-31 Ericsson Telefon Ab L M Electromigration resistant metallization structures and process for microcircuit interconnections with rf-reactively sputtered titanium tungsten and gold
JP2737764B2 (ja) 1995-03-03 1998-04-08 日本電気株式会社 半導体装置及びその製造方法
JP2705621B2 (ja) 1995-03-17 1998-01-28 日本電気株式会社 半導体装置の製造方法
JP2836529B2 (ja) * 1995-04-27 1998-12-14 日本電気株式会社 半導体装置の製造方法
US6030893A (en) * 1996-12-09 2000-02-29 Mosel Vitelic Inc. Chemical vapor deposition of tungsten(W-CVD) process for growing low stress and void free interconnect
US5956609A (en) * 1997-08-11 1999-09-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing stress and improving step-coverage of tungsten interconnects and plugs
US6099904A (en) 1997-12-02 2000-08-08 Applied Materials, Inc. Low resistivity W using B2 H6 nucleation step
US6271129B1 (en) * 1997-12-03 2001-08-07 Applied Materials, Inc. Method for forming a gap filling refractory metal layer having reduced stress

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030090930A (ko) * 2002-05-23 2003-12-01 한국인터넷빌링주식회사 인터넷을 통한 자치단체의 보안,가로등관리를 위한에이에스피 시스템

Also Published As

Publication number Publication date
US6498095B2 (en) 2002-12-24
KR19990077894A (ko) 1999-10-25
JP2937998B1 (ja) 1999-08-23
CN1236975A (zh) 1999-12-01
US20020045334A1 (en) 2002-04-18
KR100311579B1 (ko) 2001-11-02

Similar Documents

Publication Publication Date Title
US6949450B2 (en) Method for integrated in-situ cleaning and subsequent atomic layer deposition within a single processing chamber
US6303480B1 (en) Silicon layer to improve plug filling by CVD
US6746962B2 (en) Method for fabricating a semi-conductor device having a tungsten film-filled via hole
US5747384A (en) Process of forming a refractory metal thin film
US5753564A (en) Method for forming a thin film of a silicon oxide on a silicon substrate, by BCR plasma
EP0493002B1 (en) Process for forming deposition film
EP0599730B1 (en) Semiconductor device and method of producing the same
JPH03202471A (ja) 堆積膜形成法
KR940000906B1 (ko) 반도체장치의 제조방법
KR100295567B1 (ko) 반도체 장치의 제조 방법 및 제조 장치
US6573181B1 (en) Method of forming contact structures using nitrogen trifluoride preclean etch process and a titanium chemical vapor deposition step
US8377821B2 (en) Method for forming contact hole structure
JP2937998B1 (ja) 配線の製造方法
US7365003B2 (en) Carbon nanotube interconnects in porous diamond interlayer dielectrics
JP3628570B2 (ja) タングステン薄膜の形成方法、半導体装置の製造方法
JPH0246731A (ja) 半導体装置の製造方法
JP3149912B2 (ja) 半導体装置およびその製造方法
US7517802B2 (en) Method for reducing foreign material concentrations in etch chambers
JP3471266B2 (ja) 半導体装置の製造方法および半導体装置
JPH03110842A (ja) 堆積膜形成法
KR100521069B1 (ko) 수소 및 산소 가스를 사용한 알루미늄 함유막의 스퍼터증착 방법 및 이 방법에 의해 제조된 알루미늄 함유막
JPH02139932A (ja) 半導体装置の製造方法
JP2674654B2 (ja) 半導体装置の製造方法
JPH01253241A (ja) 半導体装置の製造方法
JPH034525A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees