JPH1125235A - Ｐｃカード - Google Patents

Abstract

(57)【要約】 【課題】 メモリに格納されたデータの機密性を高める
と共に、メモリへのデータ書き込みが容易に行うことが
できないようにしたセキュリティ機能を有するＰＣカー
ドを得る。 【解決手段】 カードイネーブル信号／ＣＥがホストシ
ステム装置２からＰＣカード１に出力された回数をカウ
ントし、該カウント数が所定値ａになるまではホストシ
ステム装置２から入力されたカードイネーブル信号／Ｃ
Ｅをアドレスデコーダ５に出力せず、カウント数が所定
値ａになると、ホストシステム装置２から入力されたカ
ードイネーブル信号／ＣＥをアドレスデコーダ５に出力
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ノートパソコン、
ＰＤＡ等の携帯型情報端末に記録媒体として使用するＰ
Ｃカードに関し、特にメモリを備えたＰＣカードのセキ
ュリティに関するものである。

【０００２】

【従来の技術】図１６は、ＰＣカードの従来例を示した
概略のブロック図である。図１６において、ＰＣカード
２００は、情報処理機器等からなるホストシステム装置
２０１に接続するためのコネクタ２０２と、アドレスデ
コーダ２０３と、ＳＲＡＭ又はフラッシュメモリ等から
なる少なくとも１つのＩＣメモリで形成されたメモリ部
２０４とで形成されている。

【０００３】アドレスデコーダ２０３は、コネクタ２０
２及び制御信号線２０６を介してカードイネーブル信号
／ＣＥが入力され、該カードイネーブル信号／ＣＥが入
力されるとイネーブルとなる。また、アドレスデコーダ
２０３は、コネクタ２０２及びアドレスバス２０７を介
してホストシステム装置２０１から入力されたアドレス
データＡｄから、該アドレスデータＡｄが示すメモリ部
２０４のＩＣメモリをイネーブルにするチップセレクト
信号／ＣＳを生成してメモリ部２０４に出力する。

【０００４】また、メモリ部２０４は、コネクタ２０２
及び制御信号線２０８を介してライトイネーブル信号／
ＷＥが、コネクタ２０２及び制御信号線２０９を介して
アウトプットイネーブル信号／ＯＥが入力され、コネク
タ２０２及びデータバス２１０を介してホストシステム
装置２０１とのデータの入出力を行う。なお、カードイ
ネーブル信号／ＣＥ、チップセレクト信号／ＣＳ、ライ
トイネーブル信号／ＷＥ及びアウトプットイネーブル信
号／ＯＥにおける／は、信号レベルの反転を示してい
る。

【０００５】図１７は、ＰＣカード２００にデータを書
き込む場合の各信号のタイミングを示したタイミングチ
ャートであり、図１８は、ＰＣカード２００からデータ
を読み出す場合の各信号のタイミングを示したタイミン
グチャートである。なお、図１７における「入力デー
タ」は、ホストシステム装置２０１からＰＣカード２０
０に入力されたデータを示しており、図１８における
「出力データ」は、ＰＣカード２００からホストシステ
ム装置２０１に出力されたデータを示している。

【０００６】図１７及び図１８において、ホストシステ
ム装置２０１からＬｏｗレベルのカードイネーブル信号
／ＣＥがアドレスデコーダ２０３に入力され、アドレス
デコーダ２０３からチップセレクト信号／ＣＳが入力さ
れたメモリ部２０４におけるＩＣメモリはイネーブルと
なり、Ｌｏｗレベルのアウトプットイネーブル／ＯＥが
入力されたメモリ部２０４におけるＩＣメモリは、アド
レスデータで指定されたデータをデータバス２１０に出
力する。また、メモリ部２０４は、ライトイネーブル信
号／ＷＥがＬｏｗレベルのときデータの書き込み動作を
行い、Ｈｉｇｈレベルのときデータの読み出し動作を行
う。

【０００７】

【発明が解決しようとする課題】しかし、上記のような
ＰＣカード２００では、メモリ部２０４に書き込まれた
データを読み出す場合、該データが書き込まれたときと
同じアドレスから読み出しを行うことから、ホストシス
テム装置及びオペレータを限定せずに利用することがで
き、ＰＣカード２００内に格納されたデータを容易に読
み出すことができるため、データの機密性を保つことが
できなかった。

【０００８】本発明は、上記のような問題を解決するた
めになされたものであり、メモリに格納されたデータの
機密性を高めると共に、メモリへのデータ書き込みが容
易に行うことができないようにしたセキュリティ機能を
有するＰＣカードを得ることを目的とする。

【０００９】

【課題を解決するための手段】この発明に係るＰＣカー
ドは、情報処理機器等からなるホストシステム装置に接
続して使用され、データの格納を行うメモリを備えたＰ
Ｃカードにおいて、上記ホストシステム装置とのインタ
フェースを行うインタフェース部と、少なくとも１つの
ＩＣメモリで形成され、データの格納を行うメモリ部
と、上記インタフェース部を介して入力されたアドレス
データから、該アドレスデータに対応したメモリ部のＩ
Ｃメモリをイネーブルにする信号を生成して出力するア
ドレスデコーダ部と、上記ホストシステム装置からのア
クセス回数をカウントし、該カウント数が所定値になる
と上記アドレスデコーダ部をイネーブルにする信号を出
力するアクセスカウント部とを備えるものである。

【００１０】また、この発明に係るＰＣカードは、請求
項１において、上記アクセスカウント部は、インタフェ
ース部を介してアドレスデコーダ部をイネーブルにする
信号が入力された回数をカウントし、該カウント数が所
定値になると、インタフェース部を介して入力されたア
ドレスデコーダ部をイネーブルにする信号をアドレスデ
コーダ部に出力するものである。

【００１１】また、この発明に係るＰＣカードは、情報
処理機器等からなるホストシステム装置に接続して使用
され、データの格納を行うメモリを備えたＰＣカードに
おいて、上記ホストシステム装置とのインタフェースを
行うインタフェース部と、少なくとも１つのＩＣメモリ
で形成され、データの格納を行うメモリ部と、上記イン
タフェース部を介して入力されたアドレスデータから、
該アドレスデータに対応したメモリ部のＩＣメモリをイ
ネーブルにする信号を生成して出力するアドレスデコー
ダ部と、該アドレスデコーダ部をイネーブルにする信号
が上記インタフェース部を介して入力されてから所定時
間Ｔ１が経過した後、所定時間Ｔ２の間のみ、上記メモ
リ部に対する格納データの入出力を許可するデータ入出
力制御部とを備えるものである。

【００１２】また、この発明に係るＰＣカードは、請求
項３において、上記データ入出力制御部は、アドレスデ
コーダ部をイネーブルにする信号が入力されてから、所
定時間Ｔ１が経過するまでの間、及び所定時間（Ｔ１＋
Ｔ２）が経過した後は、上記メモリ部に対する格納デー
タの入出力を禁止するものである。

【００１３】また、この発明に係るＰＣカードは、請求
項３において、上記データ入出力制御部は、アドレスデ
コーダ部をイネーブルにする信号が入力されてから、所
定時間Ｔ１が経過するまでの間、及び所定時間（Ｔ１＋
Ｔ２）が経過した後は、上記メモリ部に対する格納デー
タの入力を禁止すると共に、メモリ部からのデータ読み
出し時には、生成した無効データを出力するものであ
る。

【００１４】また、この発明に係るＰＣカードは、情報
処理機器等からなるホストシステム装置に接続して使用
され、データの格納を行うメモリを備えたＰＣカードに
おいて、上記ホストシステム装置とのインタフェースを
行うインタフェース部と、少なくとも１つのＩＣメモリ
で形成され、データの格納を行うメモリ部と、上記イン
タフェース部を介して入力されたアドレスデータから、
該アドレスデータに対応したメモリ部のＩＣメモリをイ
ネーブルにする信号を生成して出力するアドレスデコー
ダ部と、上記インタフェース部を介して入力されたアド
レスデータにおける少なくとも１つのビットデータのレ
ベルに応じて、メモリ部から読み出されたデータの改竄
を行うデータ制御部とを備えるものである。

【００１５】また、この発明に係るＰＣカードは、請求
項６において、上記データ制御部は、メモリ部からのデ
ータ読み出し時において、上記インタフェース部を介し
て入力されたアドレスデータにおける所定の１ビットデ
ータが所定のレベルである場合、メモリ部から読み出さ
れたデータのレベルを反転させ、インタフェース部を介
して出力するものである。

【００１６】また、この発明に係るＰＣカードは、請求
項６において、所望のアドレスデータが設定されるアド
レスデータ設定部を更に備え、該アドレスデータ設定部
は、アドレスデータにおける少なくとも１つのビットデ
ータのみ所定のレベルになるようにアドレスデータが設
定され、該所定のレベルに設定されたビットデータと、
該ビットデータに対応する、インタフェース部を介して
入力されたアドレスデータのビットデータとのレベルが
一致すると、上記データ制御部に対してメモリ部から読
み出されたデータの改竄を行わせて、インタフェース部
を介して出力させるものである。

【００１７】また、この発明に係るＰＣカードは、請求
項８において、上記アドレスデータ設定部は、データ制
御部に対してメモリ部から読み出されたデータのレベル
をデータ単位で反転させることによってデータの改竄を
行わせるものである。

【００１８】また、この発明に係るＰＣカードは、請求
項８において、上記アドレスデータ設定部は、データ制
御部に対してメモリ部から読み出されたデータのレベル
をビット単位で反転させることによってデータの改竄を
行わせるものである。

【００１９】また、この発明に係るＰＣカードは、請求
項１０において、上記アドレスデータ設定部は、メモリ
部への格納データに対応したビット構成のデータを格納
するデータ格納部を備えると共に、該データ格納部にあ
らかじめ格納させたデータにおける所定レベルのビット
に対応した、メモリ部から読み出されたデータのビット
における、レベルを反転させるものである。

【００２０】

【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。 実施の形態１．図１は、本発明の実施の形態１における
ＰＣカードの例を示した概略のブロック図である。図１
において、ＰＣカード１は、情報処理機器等からなるホ
ストシステム装置２に接続するためのコネクタ３と、Ｓ
ＲＡＭ又はフラッシュメモリ等からなる少なくとも１つ
のＩＣメモリで形成されたメモリ部４と、アドレスデコ
ーダ５と、ホストシステム装置２によるメモリ部４への
アクセスの回数をカウントするアクセスカウント部６と
で形成されている。なお、コネクタ３はインタフェース
部をなす。

【００２１】メモリ部４は、コネクタ３を介してアドレ
ス信号線Ａ0〜Ａm（ｍは自然数）及び制御信号線Ｓ0，
Ｓ1でホストシステム装置２と接続され、更にコネクタ
３を介してデータバス１１でホストシステム装置２と接
続されている。データバス１１は、データ線Ｄ0〜Ｄk
（ｋは自然数）からなり、該データ線Ｄ0〜Ｄkよりデー
タＤｄ0〜Ｄｄkが入力される。

【００２２】メモリ部４は、アドレス信号線Ａ0〜Ａmよ
りアドレスデータＡｄ0〜Ａｄmが入力され、制御信号線
Ｓ0からライトイネーブル信号／ＷＥが入力され、制御
信号線Ｓ1からアウトプットイネーブル信号／ＯＥが入
力される。また、アドレスデコーダ５は、コネクタ３を
介してアドレス信号線Ａm+1〜Ａn（ｎはｎ＞ｍの自然
数）でホストシステム装置２と接続され、更に、チップ
セレクト信号／ＣＳを出力する制御信号線Ｓ3でメモリ
部４と接続されている。アドレスデコーダ５は、アドレ
ス信号線Ａm+1〜ＡnよりアドレスデータＡｄm+1〜Ａｄn
が入力される。

【００２３】アクセスカウント部６は、コネクタ３を介
して制御信号線Ｓ2でホストシステム装置２と接続さ
れ、ＰＣカード１をイネーブルにする信号、すなわちア
ドレスデコーダ５をイネーブルにする信号であるカード
イネーブル信号／ＣＥが制御信号線Ｓ2を介して入力さ
れる。更に、アクセスカウント部６は、アドレスデコ−
ダ５に接続されている。なお、アドレス信号線Ａ0〜Ａn
でアドレスバス１２を形成している。

【００２４】上記のような構成において、アクセスカウ
ント部６は、ホストシステム装置２から入力されたカー
ドイネーブル信号／ＣＥの回数をカウントし、該カウン
トした回数が所定値ａになると、ホストシステム装置２
から入力されたカードイネーブル信号／ＣＥをアドレス
デコーダ５に出力する。アドレスデコ−ダ５は、カード
イネーブル信号／ＣＥが入力されることにより、イネー
ブル状態となり、ホストシステム装置２からアドレス信
号線Ａm+1〜Ａnより入力されるアドレスデータＡｄm+1
〜Ａｄnが示すメモリ部４のＩＣメモリに対してチップ
セレクト信号／ＣＳを出力する。

【００２５】アドレスデコーダ５からチップセレクト信
号／ＣＳが入力されたメモリ部４のＩＣメモリは、イネ
ーブル状態となり、ホストシステム装置２から入力され
たライトイネーブル信号／ＷＥがＬｏｗレベルである場
合、すなわちデータ書き込みの場合、アドレス信号線Ａ
0〜Ａmから入力されたアドレスデータＡｄ0〜Ａｄmが示
すアドレスに、データバス１１から入力されたデータＤ
ｄ0〜Ｄｄkを書き込む。

【００２６】また、アドレスデコーダ５からチップセレ
クト信号／ＣＳが入力されたメモリ部４のＩＣメモリ
は、ホストシステム装置２から入力されたライトイネー
ブル信号／ＷＥがＨｉｇｈレベルである場合、すなわち
データ読み出しの場合、アドレス信号線Ａ0〜Ａmから入
力されたアドレスデータＡｄ0〜Ａｄmが示すアドレスに
格納されているデータＤｄ0〜Ｄｄkを、ホストシステム
装置２から入力されるアウトプットイネーブル信号／Ｏ
Ｅに従ってデータバス１１よりホストシステム装置２に
出力する。

【００２７】図２は、図１で示したＰＣカード１におけ
るデータ書き込み時の例を示したタイミングチャートで
あり、図３は、図１で示したＰＣカード１におけるデー
タ読み出し時の例を示したタイミングチャートである。
図２において、ホストシステム装置２は、ＰＣカード１
にデータを書き込む場合、データ書き込みを行うメモリ
部４のアドレスを示すアドレスデータＡｄ0〜Ａｄn、メ
モリ部４に書き込むデータＤｄ0〜Ｄｄk、Ｌｏｗレベル
のカードイネーブル信号／ＣＥ及びＬｏｗレベルのライ
トイネーブル信号／ＷＥを、ＰＣカード１へアクセスを
行うごとに出力する。なお、アウトプットイネーブル信
号／ＯＥは、Ｈｉｇｈレベルのままである。

【００２８】アクセスカウント部６は、上記アクセスの
回数が所定値ａになるまでは、ホストシステム装置２か
ら入力されたＬｏｗレベルのカードイネーブル信号／Ｃ
Ｅをアドレスデコ−ダ５に出力せず、アドレスデコーダ
５はイネーブル状態にならない。一方、上記アクセスの
回数が所定値ａになるとアクセスカウント部６は、ホス
トシステム装置２から入力されたＬｏｗレベルのカード
イネーブル信号／ＣＥをアドレスデコ−ダ５に出力し、
アドレスデコーダ５はイネーブル状態となる。このた
め、アドレスデ−タＡｄ0〜Ａｄnで示されたメモリ部４
におけるＩＣメモリのアドレスにデータバス１１から入
力されたデータＤｄ0〜Ｄｄkが格納される。

【００２９】図３において、ホストシステム装置２は、
ＰＣカード１からデータを読み出す場合、読み出しを行
うデータＤｄ0〜Ｄｄkが格納されたメモリ部４のアドレ
スを示すアドレスデータＡｄ0〜Ａｄn、Ｌｏｗレベルの
カードイネーブル信号／ＣＥ、Ｈｉｇｈレベルのライト
イネーブル信号／ＷＥ及びＬｏｗレベルのアウトプット
イネーブル信号／ＯＥを、ＰＣカード１へアクセスを行
うごとに出力する。なお、ライトイネーブル信号／ＷＥ
は、Ｈｉｇｈレベルのままである。

【００３０】上記アクセスの回数が所定値ａになるまで
は、上記データ書き込み時と同様に、アクセスカウント
部６は、ホストシステム装置２から入力されたＬｏｗレ
ベルのカードイネーブル信号／ＣＥをアドレスデコ−ダ
５に出力せず、アドレスデコーダ５はイネーブル状態に
ならない。一方、上記アクセスの回数が所定値ａになる
とアクセスカウント部６は、上記データ書き込み時と同
様、ホストシステム装置２から入力されたＬｏｗレベル
のカードイネーブル信号／ＣＥをアドレスデコ−ダ５に
出力し、アドレスデコーダ５はイネーブル状態となる。
このため、アドレスデ−タＡｄ0〜Ａｄnで示されたメモ
リ部４におけるＩＣメモリのアドレスに格納されたデー
タＤｄ0〜Ｄｄkが、データバス１１を介してホストシス
テム装置２に出力される。

【００３１】このように、本発明の実施の形態１におけ
るＰＣカードは、カードイネーブル信号／ＣＥがホスト
システム装置２からＰＣカード１に出力された回数をカ
ウントし、該カウント数が所定値ａになるまではホスト
システム装置２から入力されたカードイネーブル信号／
ＣＥをアドレスデコーダ５に出力せず、カウント数が所
定値ａになると、ホストシステム装置２から入力された
カードイネーブル信号／ＣＥをアドレスデコーダ５に出
力するようにした。このことから、ホストシステム装置
２は、ＰＣカード１に対して所定の回数アクセスしない
とメモリ部４からのデータの読み出し及びメモリ部４へ
のデータの書き込みを行うことができず、メモリ部４に
格納されたデータの機密性を高めると共に、メモリ部４
へのデータ書き込みが容易に行うことができないように
したセキュリティ機能をＰＣカードに備えることができ
る。

【００３２】実施の形態２．ＰＣカードへのデータの書
き込み又はＰＣカードからのデータの読み出しを行う際
に、ホストシステム装置からＰＣカードへアドレスデー
タが入力されている間を１サイクルとすると、ＰＣカー
ドにおけるメモリ部へのアクセスが該１サイクル内の一
定時間のみできるようにしてもよく、このようにしたも
のを本発明の実施の形態２とする。

【００３３】図４は、本発明の実施の形態２におけるＰ
Ｃカードの例を示した概略のブロック図である。なお、
図４では、図１と同じものは同じ符号で示しており、こ
こではその説明を省略すると共に、図１との相違点のみ
説明する。図４における図１との相違点は、図１のアク
セスカウント部６をなくし、ホストシステム装置２から
Ｌｏｗレベルのカードイネーブル信号／ＣＥが入力され
てからの経過時間を測定し、該測定時間が所定値になっ
てから所定時間の間、データ書き込み時にはホストシス
テム装置２から入力されたデータをメモリ部４に入力す
ると共に、データ読み出し時にはメモリ部４に格納され
たデータをデータバスを介してホストシステム装置２に
出力するデータ入出力制御部２１を備えたことと、これ
に伴って、図１のＰＣカード１をＰＣカード２０とした
ことにある。

【００３４】図４において、ＰＣカード２０は、コネク
タ３と、メモリ部４と、アドレスデコーダ５と、ホスト
システム装置２からＬｏｗレベルのカードイネーブル信
号／ＣＥが入力されてからの経過時間を測定すると共
に、該測定値に応じてメモリ部４に対するデータの入出
力を制御するデータ入出力制御部２１とで形成されてい
る。

【００３５】アドレスデコーダ５は、コネクタ３を介し
てアドレス信号線Ａm+1〜Ａn及び制御信号線Ｓ2でホス
トシステム装置２と接続され、更に、チップセレクト信
号／ＣＳを出力する制御信号線Ｓ3でメモリ部４と接続
されている。データ入出力制御部２１は、データバス２
２でメモリ部４と接続されると共に、データバス１１で
コネクタ３を介してホストシステム装置２と接続され
る。更に、制御信号線Ｓ1に接続されアウトプットイネ
ーブル信号／ＯＥが入力されると共に、制御信号線Ｓ2
に接続されカードイネーブル信号／ＣＥが入力される。
データバス２２は、データバス１１のデータ線Ｄ0〜Ｄk
に対応するようにデータ線Ｄ0〜Ｄkで形成されており、
データＤｄ0〜Ｄｄkが入出力される。

【００３６】上記のような構成において、データ入出力
制御部２１は、ホストシステム装置２からＬｏｗレベル
のカードイネーブル信号／ＣＥが入力されてからの経過
時間を測定し、Ｌｏｗレベルのカードイネーブル信号／
ＣＥが入力されてからの測定時間が所定値Ｔ１になる
と、所定時間Ｔ２の間、データバス１１とデータバス２
２とを接続し、データ書き込み時には、データバス１１
を介してホストシステム装置２から入力されたデータＤ
ｄ0〜Ｄｄkをメモリ部４に入力し、データ読み出し時に
は、メモリ部４から読み出されたデータＤｄ0〜Ｄｄkを
データバス１１を介してホストシステム装置２に出力す
る。

【００３７】また、データ入出力制御部２１は、Ｌｏｗ
レベルのカードイネーブル信号／ＣＥが入力されてから
の経過時間が所定値Ｔ１未満の場合、又は該経過時間が
所定値（Ｔ１＋Ｔ２）を超えた場合、データバス１１及
び２２の接続を遮断し、ホストシステム装置２とメモリ
部４との間で行われるデータＤｄ0〜Ｄｄkの入出力を遮
断する。

【００３８】図５は、図４で示したＰＣカード２０にお
けるデータ書き込み時の例を示したタイミングチャート
であり、図６は、図４で示したＰＣカード２０における
データ読み出し時の例を示したタイミングチャートであ
る。図５において、ホストシステム装置２は、ＰＣカー
ド２０にデータを書き込む場合、データ書き込みを行う
メモリ部４のアドレスを示すアドレスデータＡｄ0〜Ａ
ｄn、メモリ部４に書き込むデータＤｄ0〜Ｄｄk、Ｌｏ
ｗレベルのカードイネーブル信号／ＣＥ及びＬｏｗレベ
ルのライトイネーブル信号／ＷＥを、ＰＣカード２０へ
のアクセスを行うごとに出力する。

【００３９】アドレスデコーダ５は、アドレスデータＡ
ｄm+1〜Ａｄnから該アドレスデータが示すメモリ部４の
ＩＣメモリをイネーブルにするためのチップセレクト信
号／ＣＳを生成して出力する。このようなホストシステ
ム装置２によるＰＣカード２０への１回のアクセスを１
サイクルとする。なお、アウトプットイネーブル信号／
ＯＥは、Ｈｉｇｈレベルのままである。

【００４０】データ入出力制御部２１は、Ｌｏｗレベル
のカードイネーブル信号／ＣＥが入力されると、該信号
が入力されてからの経過時間を測定する。データ入出力
制御部２１は、該測定時間が所定値Ｔ１になるまでは、
データバス１１を介してホストシステム装置２から入力
されたデータＤｄ0〜Ｄｄkをメモリ部４に出力せず、測
定時間が所定値Ｔ１になると、所定時間Ｔ２の間、デー
タバス１１を介してホストシステム装置２から入力され
たデータＤｄ0〜Ｄｄkをメモリ部４へ出力する。該メモ
リ部４へ出力されたデータＤｄ0〜Ｄｄkは、アドレスデ
ータＡｄ0〜Ａｄmで示されたメモリ部４におけるＩＣメ
モリのアドレスに格納される。更に、データ入出力制御
部２１は、所定時間Ｔ２が過ぎると、再び、データバス
１１を介してホストシステム装置２から入力されたデー
タＤｄ0〜Ｄｄkのメモリ部４への出力を停止する。

【００４１】図６において、ホストシステム装置２は、
ＰＣカード２０からデータを読み出す場合、読み出しを
行うデータＤｄ0〜Ｄｄkが格納されたメモリ部４のアド
レスを示すアドレスデータＡｄ0〜Ａｄn、Ｌｏｗレベル
のカードイネーブル信号／ＣＥ、Ｈｉｇｈレベルのライ
トイネーブル信号／ＷＥ及びＬｏｗレベルのアウトプッ
トイネーブル信号／ＯＥを、ＰＣカード２０へのアクセ
スを行うごとに出力する。なお、ライトイネーブル信号
／ＷＥは、Ｈｉｇｈレベルのままである。

【００４２】データ入出力制御部２１は、上記データ書
き込み時と同様に、Ｌｏｗレベルのカードイネーブル信
号／ＣＥが入力されると、該信号が入力されてからの経
過時間を測定する。データ入出力制御部２１は、該測定
時間が所定値Ｔ１になるまでは、メモリ部４から読み出
され、データバス２２を介して入力されたデータＤｄ0
〜Ｄｄkをデータバス１１に出力せず、測定時間が所定
値Ｔ１になると、所定時間Ｔ２の間、データバス２２を
介してメモリ部４から入力されたデータＤｄ0〜Ｄｄkを
データバス１１を介してホストシステム装置２に出力す
る。更に、データ入出力制御部２１は、所定時間Ｔ２が
過ぎると、再び、データバス２２を介してメモリ部４か
ら入力されたデータＤｄ0〜Ｄｄkのホストシステム装置
２への出力を停止する。

【００４３】図７は、データ入出力制御部２１の回路例
を示した概略の回路図である。なお、図７では、データ
バス１１及びデータバス２２において、データＤｄ0の
入出力が行われるデータ線Ｄ0を例にして説明する。ま
た、データバス１１及びデータバス２２において、デー
タＤｄ1〜Ｄｄkの入出力が対応して行われるデータ線Ｄ
1〜Ｄkの場合においても、データ線Ｄ0の場合と同じで
あるのでその説明を省略する。

【００４４】図７において、データ入出力制御部２１
は、第１タイマ３１、第２タイマ３２、エクスクルーシ
ブ・オア回路（以下、Ｅｘ.ＯＲ回路と呼ぶ）３３及び
入出力バッファ回路３４で形成されている。なお、入出
力バッファ回路３４は、データ線Ｄ0〜Ｄkにそれぞれ対
応して設けられているが、ここでは説明を簡単にするた
めに、データ線Ｄ0に対応して設けられた入出力バッフ
ァ回路３４のみを示している。該入出力バッファ回路３
４は、スリーステートバッファ３５〜３８で形成され、
スリーステートバッファ３５及び３６で出力制御を行
い、スリーステートバッファ３７及び３８で入力制御を
行う。なお、スリーステートバッファ３６の制御信号入
力は反転入力をなしている。

【００４５】第１タイマ３１及び第２タイマ３２の各入
力は制御信号線Ｓ2にそれぞれ接続され、第１タイマ３
１の出力はＥｘ.ＯＲ回路３３の一方の入力に接続さ
れ、第２タイマ３２の出力はＥｘ.ＯＲ回路３３の他方
の入力に接続されている。Ｅｘ.ＯＲ回路３３の出力
は、スリーステートバッファ３５及び３７の各制御信号
入力に接続され、スリーステートバッファ３５の入力は
データバス２２のデータ線Ｄ0に接続され、スリーステ
ートバッファ３５の出力は、スリーステートバッファ３
６の入力に接続され、スリーステートバッファ３６の出
力はデータバス１１のデータ線Ｄ0に接続されている。

【００４６】また、スリーステートバッファ３８におい
て、入力はデータバス１１のデータ線Ｄ0に接続され、
出力はスリーステートバッファ３７の入力に接続され、
更にスリーステートバッファ３７の出力はデータバス２
２のデータ線Ｄ0に接続されている。スリーステートバ
ッファ３６及び３８の各制御信号入力は、制御信号線Ｓ
1にそれぞれ接続され、アウトプットイネーブル信号／
ＯＥがそれぞれ入力される。なお、データ入出力制御部
２１は、データ線Ｄ1〜Ｄkに対しても各データ線ごとに
上記入出力バッファ回路３４と同じ回路がそれぞれ設け
られているが、図７では説明を簡単にするため省略して
いる。

【００４７】上記のような構成において、ホストシステ
ム装置２からＬｏｗレベルのカードイネーブル信号／Ｃ
Ｅが入力されると、第１タイマ３１及び第２タイマ３２
は、時間の計測を開始する。ここで、第１タイマ３１及
び第２タイマ３２における各タイムアップ時間の設定値
は異なっており、第２タイマ３２の方が第１タイマ３１
よりもタイムアップ時間が長く設定されている。第１タ
イマ３１は、Ｌｏｗレベルのカードイネーブル信号／Ｃ
Ｅが入力されて時間計測を開始してから、所定時間Ｔ１
後にタイムアップし、出力がＬｏｗレベルからＨｉｇｈ
レベルになり、第２タイマ３２は、Ｌｏｗレベルのカー
ドイネーブル信号／ＣＥが入力されて時間計測を開始し
てから、所定時間（Ｔ１＋Ｔ２）後にタイムアップし、
出力がＬｏｗレベルからＨｉｇｈレベルになる。すなわ
ち、第２タイマ３２は、第１タイマ３１がタイムアップ
してから所定時間Ｔ２後にタイムアップする。

【００４８】第１タイマ３１及び第２タイマ３２が、そ
れぞれタイムアップしていない場合、Ｅｘ.ＯＲ回路３
３の２つの入力はそれぞれＬｏｗレベルであり、Ｅｘ.
ＯＲ回路３３の出力はＬｏｗレベルである。このことか
ら、スリーステートバッファ３５及び３７の各制御信号
入力はそれぞれＬｏｗレベルとなり、スリーステートバ
ッファ３５及び３７はオフして非導通状態となる。この
ため、データバス１１のデータ線Ｄ0とデータバス２２
のデータ線Ｄ0は入出力バッファ回路３４で遮断状態と
なる。

【００４９】次に、第１タイマ３１及び第２タイマ３２
が時間計測を開始してから所定時間Ｔ１が経過すると、
第１タイマ３１がタイムアップして、出力がＬｏｗレベ
ルからＨｉｇｈレベルになり、Ｅｘ.ＯＲ回路３３の出
力はＬｏｗレベルからＨｉｇｈレベルに変わる。このた
め、スリーステートバッファ３５及び３７の制御信号入
力はＨｉｇｈレベルとなり、スリーステートバッファ３
５及び３７はそれぞれオンして導通状態となる。

【００５０】このとき、アウトプットイネーブル信号／
ＯＥがＬｏｗレベルの場合、スリーステートバッファ３
６はオンして導通状態となると共に、スリーステートバ
ッファ３８はオフして非導通状態となり、データバス２
２のデータ線Ｄ0とデータバス１１のデータ線Ｄ0はスリ
ーステートバッファ３５及び３６の直列回路によって接
続される。また、アウトプットイネーブル信号／ＯＥが
Ｈｉｇｈレベルの場合、スリーステートバッファ３６は
オフして非導通状態となると共に、スリーステートバッ
ファ３８はオンして導通状態となり、データバス１１の
データ線Ｄ0とデータバス２２のデータ線Ｄ0はスリース
テートバッファ３７及び３８の直列回路によって接続さ
れる。

【００５１】このことから、データ書き込み時において
は、ホストシステム装置２からデータバス１１を介して
入力されたデータＤｄ0は、データバス２２を介してメ
モリ部４に入力されて、ホストシステム装置２から指定
されたアドレスに格納され、データ読み出し時において
は、メモリ部４から読み出されたデータＤｄ0は、デー
タバス２２から入出力バッファ回路３４を介してデータ
バス１１に出力され、ホストシステム装置２に出力され
る。

【００５２】更に、所定時間Ｔ２が経過すると、第２タ
イマ３２もタイムアップして出力がＬｏｗレベルからＨ
ｉｇｈレベルになることから、Ｅｘ.ＯＲ回路３３の出
力はＨｉｇｈレベルからＬｏｗレベルに変わる。このた
め、再び、スリーステートバッファ３５及び３７の各制
御信号入力はそれぞれＬｏｗレベルとなり、スリーステ
ートバッファ３５及び３７はそれぞれオフして非導通状
態となり、データバス１１のデータ線Ｄ0とデータバス
２２のデータ線Ｄ0は入出力バッファ回路３４で遮断状
態となる。

【００５３】このように、本発明の実施の形態２におけ
るＰＣカードは、ホストシステム装置２からＬｏｗレベ
ルのカードイネーブル信号／ＣＥが入力されてから所定
時間Ｔ１が経過すると、所定時間Ｔ２の間だけデータバ
ス１１とデータバス２２とを接続し、データ書き込み時
においては、ホストシステム装置２からデータバス１１
を介して入力されたデータＤｄ0〜Ｄｄkをデータバス２
２を介してメモリ部４に出力し、データ読み出し時にお
いては、メモリ部４からデータバス２２を介して入力さ
れたデータＤｄ0〜Ｄｄkをデータバス１１を介してホス
トシステム装置２に出力するようにした。

【００５４】このことから、ホストシステム装置２は、
Ｌｏｗレベルのカードイネーブル信号／ＣＥを出力して
から所定時間Ｔ１経過後の所定時間Ｔ２だけしか、メモ
リ部４からのデータの読み出し及びメモリ部４へのデー
タの書き込みを行うことができず、メモリ部４に格納さ
れたデータの機密性を高めると共に、メモリ部４へのデ
ータ書き込みを容易に行うことができないようにしたセ
キュリティ機能をＰＣカードに備えることができる。

【００５５】実施の形態３．上記実施の形態２において
は、所定時間Ｔ２以外はメモリ部４からのデータの読み
出し及びメモリ部４へのデータの書き込みを行うことが
できないようにしたが、データ読み出し時には、所定時
間Ｔ２以外は無効データをホストシステム装置２に出力
するようにしてもよく、このようにしたものを本発明の
実施の形態３とする。図８は、本発明の実施の形態３に
おけるＰＣカードの例を示した概略のブロック図であ
る。なお、図８では、図４と同じものは同じ符号で示し
ており、ここではその説明を省略すると共に、図４との
相違点のみ説明する。

【００５６】図８における図４との相違点は、図４のデ
ータ入出力制御部２１が、データ読み出し時に、ホスト
システム装置２からＬｏｗレベルのカードイネーブル信
号／ＣＥが入力されてからの経過時間が所定時間Ｔ１未
満である場合、又は該経過時間が所定時間（Ｔ１＋Ｔ
２）を超えた場合において、生成した無効データをデー
タバス１１を介してホストシステム装置２に出力するよ
うにしたことにあり、このことから図４のデータ入出力
制御部２１をデータ入出力制御部４１とし、これに伴っ
て、図４のＰＣカード２０をＰＣカード４０としたこと
にある。

【００５７】図８において、ＰＣカード４０は、コネク
タ３と、メモリ部４と、アドレスデコーダ５と、ホスト
システム装置２からＬｏｗレベルのカードイネーブル信
号／ＣＥが入力されてからの経過時間を測定すると共
に、該測定値に応じてメモリ部４に対するデータの入出
力を制御するデータ入出力制御部４１とで形成されてい
る。データ入出力制御部４１は、データバス２２でメモ
リ部４と接続されると共に、データバス１１でコネクタ
３を介してホストシステム装置２と接続され、更に制御
信号線Ｓ1に接続されてアウトプットイネーブル信号／
ＯＥが入力されると共に、制御信号線Ｓ2に接続されて
カードイネーブル信号／ＣＥが入力されている。

【００５８】上記のような構成において、データ入出力
制御部４１は、ホストシステム装置２からＬｏｗレベル
のカードイネーブル信号／ＣＥが入力されてからの経過
時間を測定し、Ｌｏｗレベルのカードイネーブル信号／
ＣＥが入力されてからの測定時間が所定値Ｔ１になる
と、所定時間Ｔ２の間、データバス１１とデータバス２
２とを接続し、データ書き込み時には、データバス１１
を介してホストシステム装置２から入力されたデータＤ
ｄ0〜Ｄｄkをメモリ部４に入力し、データ読み出し時に
は、メモリ部４から読み出されたデータＤｄ0〜Ｄｄkを
データバス１１を介してホストシステム装置２に出力す
る。

【００５９】また、データ入出力制御部４１は、Ｌｏｗ
レベルのカードイネーブル信号／ＣＥが入力されてから
の経過時間が所定値Ｔ１未満の場合、又は該経過時間が
所定値（Ｔ１＋Ｔ２）を超えた場合、データバス１１及
び２２の接続を遮断する共に、データ読み出し時におい
ては、生成した無効データをデータバス１１を介してホ
ストシステム装置２に出力する。

【００６０】図９は、図８で示したＰＣカード４０にお
けるデータ読み出し時の例を示したタイミングチャート
である。なお、図８で示したＰＣカード４０におけるデ
ータ書き込み時の例を示したタイミングチャートは、図
５と同じであるので省略する。図９における図６との相
違点は、データ入出力制御部４１が、Ｌｏｗレベルのカ
ードイネーブル信号／ＣＥが入力されてから、所定時間
Ｔ１になるまでの間と、所定時間（Ｔ１＋Ｔ２）経過後
に無効データを出力するようにしたことにある。

【００６１】図１０は、データ入出力制御部４１の回路
例を示した概略の回路図である。なお、図１０では、図
７と同じものは同じ符号で示しており、ここではその説
明を省略すると共に図７との相違点のみ説明する。な
お、図１０においても、図７と同様に、データバス１１
及び２２におけるデータ線Ｄ0を例にして示しており、
データバス１１及び２２におけるデータ線Ｄ1〜Ｄkの場
合においても、データ線Ｄ0の場合と同じであるのでそ
の説明を省略する。

【００６２】図１０における図７との相違点は、図７の
データ入出力制御部２１にランダムデータ生成部４５を
設け、データ読み出し時に、第１タイマ３１及び第２タ
イマ３２が共にタイムアップしていないか、又は共にタ
イムアップしている場合、ランダムデータ生成部４５で
生成された無効データをデータバス１１を介してホスト
システム装置２に出力することにあり、このことから図
７のデータ入出力制御部２１をデータ入出力制御部４１
とし、図７の入出力バッファ回路３４を入出力バッファ
回路４７としたことにある。

【００６３】図１０において、データ入出力制御部４１
は、第１タイマ３１、第２タイマ３２、Ｅｘ.ＯＲ回路
３３、ランダムデータ生成部４５及び入出力バッファ回
路４７で形成されている。該入出力バッファ回路４７
は、スリーステートバッファ３５〜３８及び５１で形成
されている。第１タイマ３１及び第２タイマ３２の各入
力は制御信号線Ｓ2にそれぞれ接続され、第１タイマ３
１の出力はＥｘ.ＯＲ回路３３の一方の入力に接続さ
れ、第２タイマ３２の出力はＥｘ.ＯＲ回路３３の他方
の入力に接続されている。なお、スリーステートバッフ
ァ５１の制御信号入力は、反転入力をなしている。

【００６４】Ｅｘ.ＯＲ回路３３の出力は、スリーステ
ートバッファ３５，３７，５１の各制御信号入力に接続
され、スリーステートバッファ３５の入力はデータバス
２２のデータ線Ｄ0に接続され、スリーステートバッフ
ァ５１の入力はランダムデータ生成部４５に接続されて
いる。スリーステートバッファ３５及び５１の各出力
は、スリーステートバッファ３６の入力にそれぞれ接続
され、スリーステートバッファ３６の出力はデータバス
１１のデータ線Ｄ0に接続されている。

【００６５】また、スリーステートバッファ３８におい
て、入力はデータバス１１のデータ線Ｄ0に接続され、
出力はスリーステートバッファ３７の入力に接続され、
更にスリーステートバッファ３７の出力はデータバス２
２のデータ線Ｄ0に接続されている。スリーステートバ
ッファ３６及び３８の各制御信号入力は、制御信号線Ｓ
1にそれぞれ接続され、アウトプットイネーブル信号／
ＯＥがそれぞれ入力される。このように、スリーステー
トバッファ３５及び３６で出力制御を行い、スリーステ
ートバッファ３７及び３８で入力制御を行う。なお、デ
ータ入出力制御部４１は、データ線Ｄ1〜Ｄkに対しても
各データ線ごとに上記入出力バッファ回路４７と同じ回
路がそれぞれ設けられているが、図１０では説明を簡単
にするため省略している。

【００６６】上記のような構成において、第１タイマ３
１及び第２タイマ３２が、それぞれタイムアップしてい
ない場合、Ｅｘ.ＯＲ回路３３の２つの入力はそれぞれ
Ｌｏｗレベルであり、Ｅｘ.ＯＲ回路３３の出力はＬｏ
ｗレベルになる。このことから、スリーステートバッフ
ァ３５，３７，５１の各制御信号入力はそれぞれＬｏｗ
レベルとなり、スリーステートバッファ３５及び３７は
オフして非導通状態となり、スリーステートバッファ５
１はオンして導通状態となる。

【００６７】ここで、データ書き込み時においては、ス
リーステートバッファ３６及び３８の各制御信号入力に
Ｈｉｇｈレベルのアウトプットイネーブル信号／ＯＥが
入力されることから、スリーステートバッファ３８はオ
ンして導通状態となり、スリーステートバッファ３６は
オフして非導通状態となる。このことから、データバス
１１のデータ線Ｄ0とデータバス２２のデータ線Ｄ0は入
出力バッファ回路４７で遮断状態となると共に、ランダ
ムデータ生成部４５から出力され、スリーステートバッ
ファ５１を介してスリーステートバッファ３６の入力に
入力されたランダムデータは、データバス１１のデータ
線Ｄ0に出力されることはない。

【００６８】次に、データ読み出し時においては、スリ
ーステートバッファ３６及び３８の各制御信号入力にＬ
ｏｗレベルのアウトプットイネーブル信号／ＯＥが入力
されることから、スリーステートバッファ３８はオフし
て非導通状態となり、スリーステートバッファ３６はオ
ンして導通状態となる。このことから、データバス１１
のデータ線Ｄ0とデータバス２２のデータ線Ｄ0は入出力
バッファ回路４７で遮断状態となると共に、ランダムデ
ータ生成部４５から出力され、スリーステートバッファ
５１を介してスリーステートバッファ３６の入力に入力
されたランダムデータは、データバス１１のデータ線Ｄ
0を介してホストシステム装置２に出力される。

【００６９】次に、第１タイマ３１のみがタイムアップ
した場合、第１タイマ３１の出力はＨｉｇｈレベルとな
ることから、Ｅｘ.ＯＲ回路３３の出力はＨｉｇｈレベ
ルとなる。このことから、スリーステートバッファ３
５，３７，５１の各制御信号入力はそれぞれＨｉｇｈレ
ベルとなって、スリーステートバッファ３５及び３７は
オンして導通状態となり、スリーステートバッファ５１
はオフして非導通状態となる。このことから、ランダム
データ生成部４５から出力されるランダムデータはスリ
ーステートバッファ５１によって遮断され、スリーステ
ートバッファ３６の入力に出力されることはない。

【００７０】ここで、データ書き込み時においては、ス
リーステートバッファ３６及び３８の各制御信号入力に
Ｈｉｇｈレベルのアウトプットイネーブル信号／ＯＥが
入力されることから、スリーステートバッファ３８はオ
ンして導通状態となり、スリーステートバッファ３６は
オフして非導通状態となる。このことから、データバス
１１のデータ線Ｄ0とデータバス２２のデータ線Ｄ0は、
スリーステートバッファ３７及び３８の直列回路で接続
され、データバス１１を介してホストシステム装置２か
ら入力されたデータＤｄ0は、スリーステートバッファ
３８及び３７を介してメモリ部４に入力される。

【００７１】次に、データ読み出し時においては、スリ
ーステートバッファ３６及び３８の各制御信号入力にＬ
ｏｗレベルのアウトプットイネーブル信号／ＯＥが入力
されることから、スリーステートバッファ３８はオフし
て非導通状態となり、スリーステートバッファ３６はオ
ンして導通状態となる。このことから、データバス２２
のデータ線Ｄ0とデータバス１１のデータ線Ｄ0は、スリ
ーステートバッファ３５及び３６の直列回路で接続さ
れ、メモリ部４から読み出されたデータＤｄ0は、デー
タバス２２からスリーステートバッファ３５、３６及び
データバス１１を介してホストシステム装置２に出力さ
れる。

【００７２】更に、所定時間Ｔ２が経過すると、第２タ
イマ３２もタイムアップして出力がＬｏｗレベルからＨ
ｉｇｈレベルになることから、Ｅｘ.ＯＲ回路３３の出
力はＨｉｇｈレベルからＬｏｗレベルに変わる。このた
め、データ入出力制御部４１は、再び、第１タイマ３１
及び第２タイマ３２が共にタイムアップしていないとき
と同じ動作を行う。

【００７３】このように、本発明の実施の形態３におけ
るＰＣカードは、上記所定時間Ｔ２以外は、メモリ部４
へのデータ書き込みを行うことができないようにすると
共に、データ読み出し時には、所定時間Ｔ２以外は無効
データをホストシステム装置２に出力するようにした。
このことから、ホストシステム装置２は、Ｌｏｗレベル
のカードイネーブル信号／ＣＥを出力してから所定時間
Ｔ１経過後の所定時間Ｔ２だけしか、メモリ部４からの
データの読み出し及びメモリ部４へのデータの書き込み
を正常に行うことができず、メモリ部４に格納されたデ
ータの機密性を高めると共に、メモリ部４へのデータ書
き込みを容易に行うことができないようにしたセキュリ
ティ機能をＰＣカードに備えることができる。

【００７４】実施の形態４．アドレス信号線Ａ0〜Ａmの
内、特定のアドレス信号線のデータに応じてメモリ部４
から読み出されたデータを反転させて出力するようにし
てもよく、このようにしたものを本発明の実施の形態４
とする。図１１は、本発明の実施の形態４におけるＰＣ
カードの例を示した概略のブロック図である。なお、図
１１では、図１と同じものは同じ符号で示しており、こ
こではその説明を省略すると共に、図１との相違点のみ
説明する。

【００７５】図１１における図１との相違点は、図１の
アクセスカウント部６をなくし、アドレス信号線Ａ0〜
Ａmの内、特定のアドレス信号線のデータに応じてメモ
リ部４から読み出されたデータを反転させて出力するデ
ータ制御部６１を追加したことにあり、これに伴って、
図１のＰＣカード１をＰＣカード６５としたことにあ
る。図１１において、ＰＣカード６５は、コネクタ３
と、メモリ部４と、アドレスデコーダ５と、アドレス信
号線Ａ0〜Ａmの内、特定のアドレス信号線、例えばアド
レス信号線Ａ0のデータに応じてメモリ部４から読み出
されたデータを反転させて出力するデータ制御部６１と
で形成されている。

【００７６】アドレスデコーダ５は、コネクタ３を介し
てアドレス信号線Ａm+1〜Ａn及び制御信号線Ｓ2でホス
トシステム装置２と接続され、更に、チップセレクト信
号／ＣＳを出力する制御信号線Ｓ3でメモリ部４と接続
されている。データ制御部６１は、データバス２２でメ
モリ部４と接続されると共に、データバス１１でコネク
タ３を介してホストシステム装置２と接続され、更にア
ドレス信号線Ａ0が接続されてアドレスデータＡｄ0が入
力される。データバス１１及び２２は、データＤｄ0〜
Ｄｄkの入出力が対応して行われるデータ線Ｄ0〜Ｄkで
それぞれ形成されている。

【００７７】上記のような構成において、データ制御部
６１は、データ読み出し時に、Ｈｉｇｈレベルのアドレ
スデータＡｄ0が入力されると、メモリ部４から読み出
されデータバス２２を介して入力されたデータＤｄ0〜
Ｄｄkを改竄することなくそのままデータバス１１を介
してホストシステム装置２に出力する。一方、データ制
御部６１は、データ読み出し時に、Ｌｏｗレベルのアド
レスデータＡｄ0が入力されると、メモリ部４から読み
出されデータバス２２を介して入力されたデータＤｄ0
〜Ｄｄkのそれぞれレベルを反転させて改竄した後、デ
ータバス１１を介してホストシステム装置２に出力す
る。また、データ制御部６１は、データ書き込み時にお
いては、データバス１１を介してホストシステム装置２
から入力されたデータを改竄することなくそのままデー
タバス２２を介してメモリ部４に出力する。

【００７８】図１２は、データ制御部６１の回路例を示
した概略の回路図である。なお、図１２では、データバ
ス１１及びデータバス２２において、データＤｄ0の入
出力が行われるデータ線Ｄ0を例にして説明する。ま
た、データバス１１及びデータバス２２において、デー
タＤｄ1〜Ｄｄkの入出力が対応して行われるデータ線Ｄ
1〜Ｄkの場合においても、データ線Ｄ0の場合と同じで
あるのでその説明を省略する。

【００７９】図１２において、データ制御部６１は、ス
リーステートバッファ７１〜７３及びスリーステートイ
ンバータ７４からなる入出力制御回路７５で形成されて
いる。なお、入出力制御回路７５は、データ線Ｄ0〜Ｄk
にそれぞれ対応して設けられているが、ここでは説明を
簡単にするために、データ線Ｄ0に対応して設けられた
入出力制御回路７５のみを示している。スリーステート
バッファ７１において、出力はデータバス２２のデータ
線Ｄ0に接続され、入力はデータバス１１のデータ線Ｄ0
に接続され、更に制御信号入力は制御信号線Ｓ1に接続
されてアウトプットイネーブル信号／ＯＥが入力され
る。

【００８０】スリーステートバッファ７２及びスリース
テートインバータ７４において、各出力はスリーステー
トバッファ７３の入力にそれぞれ接続され、各入力はデ
ータバス２２のデータ線Ｄ0にそれぞれ接続され、更に
各制御信号入力はアドレス信号線Ａ0にそれぞれ接続さ
れている。スリーステートバッファ７３において、出力
はデータバス１１のデータ線Ｄ0に接続され、制御信号
入力は制御信号線Ｓ1に接続されアウトプットイネーブ
ル信号／ＯＥが入力される。このように、入出力制御回
路７５において、スリーステートバッファ７１で入力制
御を行い、スリーステートバッファ７２，７３及びスリ
ーステートインバータ７４で出力制御を行う。なお、ス
リーステートバッファ７３及びスリーステートインバー
タ７４の各制御信号入力はそれぞれ反転入力になってい
る。

【００８１】上記のような構成において、データ読み出
し時において、アドレス信号線Ａ0から入力されるアド
レスデータＡｄ0がＨｉｇｈレベルとなり、アウトプッ
トイネーブル信号／ＯＥがＬｏｗレベルの場合、スリー
ステートバッファ７２及び７３がオンすると共にスリー
ステートバッファ７１及びスリーステートインバータ７
４がオフすることから、メモリ部４から読み出されたデ
ータＤ0は、データバス２２、スリーステートバッファ
７２、スリーステートバッファ７３及びデータバス１１
を介してホストシステム装置２に出力される。このこと
から、メモリ部４から読み出されたデータＤ0のレベル
が反転されることなくホストシステム装置２に出力され
る。

【００８２】一方、アドレスデータＡｄ0がＬｏｗレベ
ルとなり、アウトプットイネーブル信号／ＯＥがＬｏｗ
レベルの場合、スリーステートバッファ７１及び７２が
オフすると共にスリーステートバッファ７３及びスリー
ステートインバータ７４がオンすることから、メモリ部
４から読み出されたデータＤ0は、データバス２２、ス
リーステートインバータ７４、スリーステートバッファ
７３及びデータバス１１を介してホストシステム装置２
に出力される。このことから、メモリ部４から読み出さ
れたデータのレベルが反転されてホストシステム装置２
に出力される。このように、メモリ部４から読み出され
たデータは、入出力制御回路７５でデータの改竄が行わ
れた後、ホストシステム装置２に出力される。ホストシ
ステム装置２は、アドレスデータＡｄ0がＬｏｗレベル
の場合、読み出したデータを改竄される前の状態に戻し
た後、所定の処理を行う。

【００８３】また、データ書き込み時においては、スリ
ーステートバッファ７１及び７３の各制御信号入力にＨ
ｉｇｈレベルのアウトプットイネーブル信号／ＯＥがそ
れぞれ入力され、スリーステートバッファ７１がオンし
て導通状態となり、スリーステートバッファ７３がオフ
して非導通状態となる。このことから、ホストシステム
装置２から入力されたデータＤ0は、データバス１１、
スリーステートバッファ７１及びデータバス２２を介し
てメモリ部４に入力される。

【００８４】このように、本発明の実施の形態４におけ
るＰＣカードは、アドレス信号線Ａ0〜Ａmの内、特定の
アドレス信号線のデータに応じてメモリ部４から読み出
されたデータを反転させて出力するようにした。このこ
とから、特定のアドレス信号線のデータに応じてメモリ
部４から読み出されたデータの改竄が行われるため、メ
モリ部４に格納されたデータの機密性を高めることがで
きるセキュリティ機能をＰＣカードに備えることができ
る。

【００８５】実施の形態５．実施の形態４では、特定の
アドレス信号線のアドレスデータに応じて読み出された
データの改竄を行ったが、該特定のアドレス信号線を変
えることができるようにしてもよく、このようにしたも
のを本発明の実施の形態５とする。図１３は、本発明の
実施の形態５におけるＰＣカードの例を示した概略のブ
ロック図である。なお、図１３では、図１１と同じもの
は同じ符号で示しており、ここではその説明を省略する
と共に、図１１との相違点のみ説明する。

【００８６】図１３における図１１との相違点は、設定
されたアドレスデータを記憶する共に、該記憶したアド
レスデータの書き換えを行うことができるアドレスデー
タ設定部８１を図１１のＰＣカード６５に設けたことに
あり、これに伴って図１１のＰＣカード６５をＰＣカー
ド８５としたことにある。図１３において、ＰＣカード
８５は、コネクタ３と、メモリ部４と、アドレスデコー
ダ５と、設定されたアドレスデータを記憶すると共に、
該記憶したアドレスデータの書き換えを行うことができ
るアドレスデータ設定部８１と、該アドレスデータ設定
部８１に記憶されたアドレスデータから、メモリ部４か
ら読み出されたデータの改竄を行うデータ制御部６１と
で形成されている。

【００８７】データ制御部６１は、データバス２２でメ
モリ部４と接続されると共に、データバス１１でコネク
タ３を介してホストシステム装置２と接続され、更にア
ドレスデータ設定部８１に接続されている。アドレスデ
ータ設定部８１は、アドレス信号線Ａ0〜Ａm、制御信号
線Ｓ1及びＳ2が接続され、更に、コネクタ３を介して制
御信号線Ｓ4が接続されている。アドレスデータ設定部
８１は、制御信号線Ｓ1からアウトプットイネーブル信
号／ＯＥが入力され、制御信号線Ｓ2からカードイネー
ブル信号／ＣＥが入力され、制御信号線Ｓ4からアドレ
スデータの書き込みを制御するライトイネーブル信号／
ＩＯＷＲが入力される。

【００８８】上記のような構成において、アドレスデー
タ設定部８１は、Ｌｏｗレベルのカードイネーブル信号
／ＣＥ、Ｌｏｗレベルのライトイネーブル信号／ＩＯＷ
Ｒ及びＨｉｇｈレベルのアウトプットイネーブル信号／
ＯＥが入力されると、アドレス信号線Ａ0〜Ａmから入力
されたアドレスデータＡｄ0〜Ａｄmを記憶する。また、
アドレスデータ設定部８１は、Ｌｏｗレベルのカードイ
ネーブル信号／ＣＥ、Ｈｉｇｈレベルのライトイネーブ
ル信号／ＩＯＷＲ及びＬｏｗレベルのアウトプットイネ
ーブル信号／ＯＥが入力されると、記憶したアドレスデ
ータから特定のアドレス信号線のデータが、例えばＨｉ
ｇｈレベルのとき、データ制御部６１に対してデータの
改竄を行わせるための信号を出力する。

【００８９】データ制御部６１は、アドレスデータ設定
部８１からのデータ改竄を指令する信号が入力される
と、メモリ部４から読み出されデータバス２２を介して
入力されたデータＤｄ0〜Ｄｄkのそれぞれレベルを反転
させて改竄した後、データバス１１を介してホストシス
テム装置２に出力する。また、データ制御部６１は、デ
ータ書き込み時においては、データバス１１を介してホ
ストシステム装置２から入力されたデータを改竄するこ
となくそのままデータバス２２を介してメモリ部４に出
力する。ホストシステム装置２は、アドレスデータ設定
部８１に設定したアドレスデータに応じて、読み出した
データを改竄される前の状態に戻した後、所定の処理を
行う。

【００９０】図１４は、アドレスデータ設定部８１の回
路例を示した概略の回路図である。図１４において、ア
ドレスデータ設定部８１は、アドレスデータＡｄ0〜Ａ
ｄmを記憶するアドレスラッチ回路９１と、ＮＯＲ回路
９２、インバータ回路９３、及び各アドレス信号線Ａ0
〜Ａmに対応して設けられたＡＮＤ回路Ｂ0〜Ｂmで形成
されている。アドレスラッチ回路９１は、アドレス信号
線Ａ0〜Ａm、制御信号線Ｓ1，Ｓ2，Ｓ4に接続され、ア
ドレス信号線Ａ0〜Ａmに対応して設けられた出力端子Ｏ
ＵＴ0〜ＯＵＴmを備えている。なお、図１４では、ＡＮ
Ｄ回路Ｂ1〜Ｂm-1においては、ＡＮＤ回路Ｂ0、Ｂmと同
様であるので省略している。

【００９１】ＡＮＤ回路Ｂ0において、一方の入力はア
ドレス信号線Ａ0に接続されると共に、他方の入力はア
ドレスラッチ回路９１の出力端子ＯＵＴ0に接続されて
いる。同様にして、ＡＮＤ回路Ｂmにおいて、一方の入
力はアドレス信号線Ａmに接続されると共に、他方の入
力はアドレスラッチ回路９１の出力端子ＯＵＴmに接続
されている。なお、ＡＮＤ回路Ｂ1〜Ｂm-1においても、
ＡＮＤ回路Ｂ0及びＢmと同様である。ＡＮＤ回路Ｂ0〜
Ｂmの各出力は、ＮＯＲ回路９２の対応する入力にそれ
ぞれ接続され、ＮＯＲ回路９２の出力は、インバータ回
路９３を介してデータ制御部６１における各入出力制御
回路７５のスリーステートバッファ７２及びスリーステ
ートインバータ７４の各制御信号入力にそれぞれ接続さ
れている。

【００９２】上記のような構成において、アドレスラッ
チ回路９１は、Ｌｏｗレベルのカードイネーブル信号／
ＣＥ、Ｌｏｗレベルのライトイネーブル信号／ＩＯＷＲ
及びＨｉｇｈレベルのアウトプットイネーブル信号／Ｏ
Ｅが入力されると、アドレス信号線Ａ0〜Ａmから入力さ
れたアドレスデータＡｄ0〜Ａｄmを記憶する。次に、ア
ドレスラッチ回路９１は、Ｌｏｗレベルのカードイネー
ブル信号／ＣＥ、Ｈｉｇｈレベルのライトイネーブル信
号／ＩＯＷＲ及びＬｏｗレベルのアウトプットイネーブ
ル信号／ＯＥが入力されると、各出力端子ＯＵＴ0〜Ｏ
ＵＴmから、記憶された対応するアドレスデータＡｄ0〜
Ａｄmが出力される。例えば、記憶されたアドレスデー
タＡｄ0が出力端子ＯＵＴ0から、記憶されたアドレスデ
ータＡｄmが出力端子ＯＵＴmからそれぞれ出力されると
いったように、各出力端子ＯＵＴ0〜ＯＵＴmから、記憶
されたアドレスデータＡｄ0〜Ａｄmが出力される。

【００９３】アドレスラッチ回路９１から出力された各
データＡｄ0〜Ａｄmは、対応するＡＮＤ回路Ｂ0〜Ｂmの
一方の入力に入力される。ここで、例えば、アドレスラ
ッチ回路９１に記憶されたアドレスデータＡｄ0〜Ａｄm
が、アドレスデータＡｄ0のみＨｉｇｈレベルで、他の
アドレスデータＡｄ1〜ＡｄmはＬｏｗレベルであったと
する。この場合、アドレス信号線Ａ0からＡＮＤ回路Ｂ0
の他方の入力に入力されたアドレスデータＡｄ0がＨｉ
ｇｈレベルであったときのみ、ＮＯＲ回路９２の出力は
Ｈｉｇｈレベルとなり、更に、インバータ回路９３によ
って信号レベルが反転される。

【００９４】各入出力制御回路７５のスリーステートバ
ッファ７２及びスリーステートインバータ７４の各制御
信号入力にはＬｏｗレベルの信号が入力され、各スリー
ステートバッファ７２はオフし、各スリーステートイン
バータ７４はオンしてメモリ部４から読み出されたデー
タは、レベルが反転されてホストシステム装置２に出力
される。メモリ部４から読み出されたデータは、データ
制御部６１でデータの改竄が行われた後、ホストシステ
ム装置２に出力される。

【００９５】ホストシステム装置２は、アドレスデータ
Ａｄ0がＨｉｇｈレベルの場合、読み出したデータを改
竄される前の状態に戻した後、所定の処理を行う。この
ように、アドレスラッチ回路９１に記憶させるアドレス
データは、書き換えることができるため、例えばアドレ
スデータＡｄ1がＨｉｇｈレベルのときにデータの改竄
を行うようにすることもでき、データの改竄を行うとき
のアドレスデータを容易に設定することができる。

【００９６】このように、本発明の実施の形態５におけ
るＰＣカードは、アドレス信号線Ａ0〜Ａmの内、設定し
たアドレス信号線のデータに応じてメモリ部４から読み
出されたデータを反転させて出力するようにすると共
に、該アドレス信号線の設定を容易に変えることができ
るようにした。このことから、特定のアドレス信号線の
データに応じてメモリ部４から読み出されたデータの改
竄が行われると共に、上記特定のアドレス信号線の選択
を容易に変えることができるため、メモリ部４に格納さ
れたデータの機密性を更に高めることができるセキュリ
ティ機能をＰＣカードに備えることができる。

【００９７】実施の形態６．上記実施の形態５では、メ
モリ部４から読み出されたデータＤｄ0〜Ｄｄkのすべて
のデータのレベルを反転させたが、データＤｄ0〜Ｄｄk
のビット単位のデータを反転するようにしてもよく、こ
のようにしたものを本発明の実施の形態６とする。な
お、本発明の実施の形態６におけるＰＣカードの例を示
した概略のブロック図は、図１３のアドレスデータ設定
部８１をアドレスデータ設定部１０１に変え、これに伴
って図１３のＰＣカード８５をＰＣカード１０５とした
こと以外は図１３と同じであるので省略する。

【００９８】図１５は、本発明の実施の形態６における
ＰＣカードのアドレスデータ設定部１０１の回路例を示
した概略の回路図である。なお、図１５において、図１
４と同じものは同じ符号で示しており、ここではその説
明を省略すると共に図１４との相違点のみ説明する。図
１５における図１４との相違点は、図１４のアドレスデ
ータ設定部８１にメモリ空間とは異なるＩ／Ｏ空間を使
用したデータラッチ回路１０８を設けたことにあり、こ
れに伴って図１４のアドレスデータ設定部８１をアドレ
スデータ設定部１０１としたことにある。

【００９９】なお、図１５では、ＡＮＤ回路Ｂ1〜Ｂm-1
においては、ＡＮＤ回路Ｂ0、Ｂmと同様であるの省略
し、データバス１１及びデータバス２２において、デー
タＤｄ0の入出力が行われるデータ線Ｄ0を例にして説明
する。また、データバス１１及びデータバス２２におい
て、データＤｄ1〜Ｄｄkの入出力が対応して行われるデ
ータ線Ｄ1〜Ｄkの場合においても、データ線Ｄ0の場合
と同じであるのでその説明を省略する。更に、データ制
御部６１において、入出力制御回路７５は、データ線Ｄ
0〜Ｄkにそれぞれ対応して設けられているが、ここでは
説明を簡単にするために、データ線Ｄ0及びＤkに対応し
て設けられた入出力制御回路７５のみを示している。上
記デ−タラッチ回路１０８はデータ格納部をなす。

【０１００】図１５において、アドレスデータ設定部１
０１は、アドレスデータを記憶するアドレスラッチ回路
９１、ＮＯＲ回路９２、インバータ回路９３、ＡＮＤ回
路Ｂ0〜Ｂm及びデータラッチ回路１０８で形成されてい
る。データラッチ回路１０８は、データバス１１のデー
タ線Ｄ0〜Ｄk、制御信号線Ｓ2，Ｓ4に接続され、更にイ
ンバータ回路９３の出力が接続されている。

【０１０１】また、データラッチ回路１０８は、データ
線Ｄ0〜Ｄkに対応して設けられた出力端子Ｄo0〜Ｄokを
備え、出力端子Ｄo0は、データ線Ｄ0に接続された入出
力制御回路７５におけるスリーステートバッファ７２及
びスリーステートインバータ７４の各制御信号入力に接
続されており、出力端子Ｄokは、データ線Ｄkに接続さ
れた入出力制御回路７５におけるスリーステートバッフ
ァ７２及びスリーステートインバータ７４の各制御信号
入力に接続されている。同様に、出力端子Ｄｏ１〜Ｄｏ
ｋ−１においても、対応するデータ線Ｄ1〜Ｄk-1に接続
された各入出力制御回路７５に接続されているが、図１
５では省略している。

【０１０２】上記のような構成において、データラッチ
回路１０８は、Ｌｏｗレベルのカードイネーブル信号／
ＣＥ、Ｌｏｗレベルのライトイネーブル信号／ＩＯＷＲ
及びインバータ回路９３からＨｉｇｈレベルの信号が入
力されると、データ線Ｄ0〜Ｄkから入力されたデータＤ
ｄ0〜Ｄｄkを記憶する。次に、データラッチ回路１０８
は、Ｌｏｗレベルのカードイネーブル信号／ＣＥ、Ｈｉ
ｇｈレベルのライトイネーブル信号／ＩＯＷＲ及びイン
バータ回路９３からＬｏｗレベルの信号が入力される
と、各出力端子Ｄo0〜Ｄokから、記憶された対応するデ
ータＤｄ0〜Ｄｄkが出力される。

【０１０３】例えば、記憶されたデータＤｄ0が出力端
子Ｄo0から、記憶されたデータＤｄkが出力端子Ｄokか
らそれぞれ出力されるといったように、各出力端子Ｄo0
〜Ｄokから、記憶されたデータＤｄ0〜Ｄｄkが出力され
る。データ制御部６１は、データラッチ回路１０８の各
出力端子Ｄo0〜Ｄokから出力されたデータのレベルによ
って、データ読み出し時にメモリ部４から読み出したデ
ータＤ0〜Ｄkに対して、各ビット単位ごとにレベルの反
転を行ってデータの改竄を行い、データバス１１を介し
てホストシステム装置２に出力する。

【０１０４】このように、本発明の実施の形態６におけ
るＰＣカードは、アドレス信号線Ａ0〜Ａmの内、設定し
たアドレス信号線のデータに応じてメモリ部４から読み
出されたデータの改竄を行い、該改竄を行う際、データ
ラッチ回路１０８に記憶しておいたデータＤｄO〜Ｄｄk
を用いて、各データ線Ｄ0〜Ｄkに接続された各入出力制
御回路７５のスリーステートバッファ７２及びスリース
テートインバータ７４の制御を行うようにしたことか
ら、メモリ部４から読み出されるデータをビット単位で
改竄することができるため、メモリ部４に格納されたデ
ータの機密性を更に一層高めることができるセキュリテ
ィ機能をＰＣカードに備えることができる。

【０１０５】

【発明の効果】請求項１に係るＰＣカードは、ホストシ
ステム装置からＰＣカードへのアクセスの回数をカウン
トし、該カウント数が所定値になるまではホストシステ
ム装置から入力されたイネーブル信号をアドレスデコー
ダ部に出力せず、カウント数が所定値になると、ホスト
システム装置から入力されたイネーブル信号をアドレス
デコーダ部に出力するようにした。このことから、ホス
トシステム装置は、ＰＣカードに対して所定の回数アク
セスしないとメモリ部からのデータの読み出し及びメモ
リ部へのデータの書き込みを行うことができず、メモリ
部に格納されたデータの機密性を高めると共に、メモリ
部へのデータ書き込みが容易に行うことができないよう
にしたセキュリティ機能を備えることができる。

【０１０６】請求項２に係るＰＣカードは、請求項１に
おいて、具体的には、ホストシステム装置からアドレス
デコーダ部をイネーブルにする信号が入力された回数を
カウントし、該カウント数が所定値になると、ホストシ
ステム装置から入力されたアドレスデコーダ部をイネー
ブルにする信号をアドレスデコーダ部に入力するように
した。このことから、ホストシステム装置は、ＰＣカー
ドに対して所定の回数アクセスしないとメモリ部からの
データの読み出し及びメモリ部へのデータの書き込みを
行うことができず、メモリ部に格納されたデータの機密
性を高めると共に、メモリ部へのデータ書き込みが容易
に行うことができないようにしたセキュリティ機能を備
えることができる。

【０１０７】請求項３に係るＰＣカードは、ホストシス
テム装置は、アドレスデコーダ部をイネーブルにする信
号を出力してから所定時間Ｔ１経過後の所定時間Ｔ２だ
けしか、メモリ部からのデータの読み出し及びメモリ部
へのデータの書き込みを行うことができず、メモリ部に
格納されたデータの機密性を高めると共に、メモリ部へ
のデータ書き込みを容易に行うことができないようにし
たセキュリティ機能を備えることができる。

【０１０８】請求項４に係るＰＣカードは、請求項３に
おいて、ホストシステム装置は、アドレスデコーダ部を
イネーブルにする信号を出力してから所定時間Ｔ１が経
過するまでの間、及び所定時間（Ｔ１＋Ｔ２）が経過し
た後は、メモリ部からのデータの読み出し及びメモリ部
へのデータの書き込みを行うことができないようにした
ことから、メモリ部に格納されたデータの機密性を高め
ると共に、メモリ部へのデータ書き込みを容易に行うこ
とができないようにしたセキュリティ機能を備えること
ができる。

【０１０９】請求項５に係るＰＣカードは、請求項３に
おいて、所定時間Ｔ２以外は、メモリ部へのデータ書き
込みを行うことができないようにすると共に、データ読
み出し時には、所定時間Ｔ２以外は無効データをホスト
システム装置に出力するようにした。このことから、ホ
ストシステム装置は、所定時間Ｔ２だけしか、メモリ部
からのデータの読み出し及びメモリ部へのデータの書き
込みを正常に行うことができず、メモリ部に格納された
データの機密性を高めると共に、メモリ部へのデータ書
き込みを容易に行うことができないようにしたセキュリ
ティ機能を備えることができる。

【０１１０】請求項６に係るＰＣカードは、ホストシス
テム装置から入力されたアドレスデータにおける少なく
とも１つのビットデータのレベルに応じて、メモリ部か
ら読み出されたデータの改竄を行うようにした。このこ
とから、メモリ部に格納されたデータの機密性を高める
ことができるセキュリティ機能を備えることができる。

【０１１１】請求項７に係るＰＣカードは、請求項６に
おいて、具体的には、ホストシステム装置から入力され
たアドレスデータにおける所定の１ビットデータが所定
のレベルである場合、メモリ部から読み出されたデータ
のレベルを反転させてホストシステム装置に出力するよ
うにした。このことから、メモリ部に格納されたデータ
の機密性を高めることができるセキュリティ機能を備え
ることができる。

【０１１２】請求項８に係るＰＣカードは、請求項６に
おいて、具体的には、アドレスデータにおける少なくと
も１つの所定のビットデータのレベルに応じて、メモリ
部から読み出されたデータの改竄が行われると共に、上
記所定のビットデータの選択を容易に変えることができ
るため、メモリ部に格納されたデータの機密性を更に高
めることができるセキュリティ機能を備えることができ
る。

【０１１３】請求項９に係るＰＣカードは、請求項８に
おいて、具体的には、メモリ部から読み出されたデータ
のレベルをデータ単位で反転させてデータの改竄を行う
ようにした。このことから、メモリ部に格納されたデー
タの機密性を更に高めることができるセキュリティ機能
を備えることができる。

【０１１４】請求項１０に係るＰＣカードは、請求項８
において、具体的には、メモリ部から読み出されたデー
タのレベルをビット単位で反転させてデータの改竄を行
うようにした。このことから、メモリ部に格納されたデ
ータの機密性を更に一層高めることができるセキュリテ
ィ機能を備えることができる。

【０１１５】請求項１１に係るＰＣカードは、請求項１
０において、具体的には、あらかじめデータ格納部に格
納しておいたデータにおける所定レベルのビットに対応
した、メモリ部からの読み出しデータのビットレベルを
反転させるようにした。このことから、メモリ部に格納
されたデータの機密性を更に一層高めることができるセ
キュリティ機能を備えることができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１におけるＰＣカードの
例を示した概略のブロック図である。

【図２】 図１のＰＣカード１におけるデータ書き込み
時の例を示したタイミングチャートである。

【図３】 図１のＰＣカード１におけるデータ読み出し
時の例を示したタイミングチャートである。

【図４】 本発明の実施の形態２におけるＰＣカードの
例を示した概略のブロック図である。

【図５】 図４のＰＣカード２０におけるデータ書き込
み時の例を示したタイミングチャートである。

【図６】 図４のＰＣカード２０におけるデータ読み出
し時の例を示したタイミングチャートである。

【図７】 図４のデータ入出力制御部２１の回路例を示
した概略の回路図である。

【図８】 本発明の実施の形態３におけるＰＣカードの
例を示した概略のブロック図である。

【図９】 図８のＰＣカード４０におけるデータ読み出
し時の例を示したタイミングチャートである。

【図１０】 図８のデータ入出力制御部４１の回路例を
示した概略の回路図である。

【図１１】 本発明の実施の形態４におけるＰＣカード
の例を示した概略のブロック図である。

【図１２】 図１１のデータ制御部６１の回路例を示し
た概略の回路図である。

【図１３】 本発明の実施の形態５におけるＰＣカード
の例を示した概略のブロック図である。

【図１４】 図１３のアドレスデータ設定部８１の回路
例を示した概略の回路図である。

【図１５】 本発明の実施の形態６におけるＰＣカード
のアドレスデータ設定部１０１の回路例を示した概略の
回路図である。

【図１６】 ＰＣカードの従来例を示した概略のブロッ
ク図である。

【図１７】 図１６で示したＰＣカード１００における
データ書き込み時の各信号のタイミングを示すタイミン
グチャートである。

【図１８】 図１６で示したＰＣカード１００における
データ読み出し時の各信号のタイミングを示すタイミン
グチャートである。

【符号の説明】

１，２０，４０，６５，８５，１０５ ＰＣカード、
２ ホストシステム装置、 ３ コネクタ、 ４ メモ
リ部、 ５ アドレスデコーダ、 ６ アクセスカウン
ト部、 ２１，４１ データ入出力制御部、 ３１ 第
１タイマ、 ３２ 第２タイマ、 ３３ Ｅｘ.ＯＲ回
路、 ３４，４７ 入出力バッファ回路、 ４５ ラン
ダムデータ生成部、 ６１ データ制御部、 ７５ 入
出力制御回路、 ８１，１０１ アドレスデータ設定
部、 １０８ データラッチ回路

Claims (11)

【特許請求の範囲】
1. 【請求項１】 情報処理機器等からなるホストシステム
   装置に接続して使用され、データの格納を行うメモリを
   備えたＰＣカードにおいて、 上記ホストシステム装置とのインタフェースを行うイン
   タフェース部と、 少なくとも１つのＩＣメモリで形成され、データの格納
   を行うメモリ部と、 上記インタフェース部を介して入力されたアドレスデー
   タから、該アドレスデータに対応したメモリ部のＩＣメ
   モリをイネーブルにする信号を生成して出力するアドレ
   スデコーダ部と、 上記ホストシステム装置からのアクセス回数をカウント
   し、該カウント数が所定値になると上記アドレスデコー
   ダ部をイネーブルにする信号を出力するアクセスカウン
   ト部とを備えることを特徴とするＰＣカード。
2. 【請求項２】 上記アクセスカウント部は、インタフェ
   ース部を介してアドレスデコーダ部をイネーブルにする
   信号が入力された回数をカウントし、該カウント数が所
   定値になると、インタフェース部を介して入力されたア
   ドレスデコーダ部をイネーブルにする信号をアドレスデ
   コーダ部に出力することを特徴とする請求項１に記載の
   ＰＣカード。
3. 【請求項３】 情報処理機器等からなるホストシステム
   装置に接続して使用され、データの格納を行うメモリを
   備えたＰＣカードにおいて、 上記ホストシステム装置とのインタフェースを行うイン
   タフェース部と、 少なくとも１つのＩＣメモリで形成され、データの格納
   を行うメモリ部と、 上記インタフェース部を介して入力されたアドレスデー
   タから、該アドレスデータに対応したメモリ部のＩＣメ
   モリをイネーブルにする信号を生成して出力するアドレ
   スデコーダ部と、 該アドレスデコーダ部をイネーブルにする信号が上記イ
   ンタフェース部を介して入力されてから所定時間Ｔ１が
   経過した後、所定時間Ｔ２の間のみ、上記メモリ部に対
   する格納データの入出力を許可するデータ入出力制御部
   とを備えることを特徴とするＰＣカード。
4. 【請求項４】 上記データ入出力制御部は、アドレスデ
   コーダ部をイネーブルにする信号が入力されてから、所
   定時間Ｔ１が経過するまでの間、及び所定時間（Ｔ１＋
   Ｔ２）が経過した後は、上記メモリ部に対する格納デー
   タの入出力を禁止することを特徴とする請求項３に記載
   のＰＣカード。
5. 【請求項５】 上記データ入出力制御部は、アドレスデ
   コーダ部をイネーブルにする信号が入力されてから、所
   定時間Ｔ１が経過するまでの間、及び所定時間（Ｔ１＋
   Ｔ２）が経過した後は、上記メモリ部に対する格納デー
   タの入力を禁止すると共に、メモリ部からのデータ読み
   出し時には、生成した無効データを出力することを特徴
   とする請求項３に記載のＰＣカード。
6. 【請求項６】 情報処理機器等からなるホストシステム
   装置に接続して使用され、データの格納を行うメモリを
   備えたＰＣカードにおいて、 上記ホストシステム装置とのインタフェースを行うイン
   タフェース部と、 少なくとも１つのＩＣメモリで形成され、データの格納
   を行うメモリ部と、 上記インタフェース部を介して入力されたアドレスデー
   タから、該アドレスデータに対応したメモリ部のＩＣメ
   モリをイネーブルにする信号を生成して出力するアドレ
   スデコーダ部と、 上記インタフェース部を介して入力されたアドレスデー
   タにおける少なくとも１つのビットデータのレベルに応
   じて、メモリ部から読み出されたデータの改竄を行うデ
   ータ制御部とを備えることを特徴とするＰＣカード。
7. 【請求項７】 上記データ制御部は、メモリ部からのデ
   ータ読み出し時において、上記インタフェース部を介し
   て入力されたアドレスデータにおける所定の１ビットデ
   ータが所定のレベルである場合、メモリ部から読み出さ
   れたデータのレベルを反転させ、インタフェース部を介
   して出力することを特徴とする請求項６に記載のＰＣカ
   ード。
8. 【請求項８】 所望のアドレスデータが設定されるアド
   レスデータ設定部を更に備え、該アドレスデータ設定部
   は、アドレスデータにおける少なくとも１つのビットデ
   ータのみ所定のレベルになるようにアドレスデータが設
   定され、該所定のレベルに設定されたビットデータと、
   該ビットデータに対応する、インタフェース部を介して
   入力されたアドレスデータのビットデータとのレベルが
   一致すると、上記データ制御部に対してメモリ部から読
   み出されたデータの改竄を行わせて、インタフェース部
   を介して出力させることを特徴とする請求項６に記載の
   ＰＣカード。
9. 【請求項９】 上記アドレスデータ設定部は、データ制
   御部に対してメモリ部から読み出されたデータのレベル
   をデータ単位で反転させることによってデータの改竄を
   行わせることを特徴とする請求項８に記載のＰＣカー
   ド。
10. 【請求項１０】 上記アドレスデータ設定部は、データ
    制御部に対してメモリ部から読み出されたデータのレベ
    ルをビット単位で反転させることによってデータの改竄
    を行わせることを特徴とする請求項８に記載のＰＣカー
    ド。
11. 【請求項１１】 上記アドレスデータ設定部は、メモリ
    部への格納データに対応したビット構成のデータを格納
    するデータ格納部を備えると共に、該データ格納部にあ
    らかじめ格納させたデータにおける所定レベルのビット
    に対応した、メモリ部から読み出されたデータのビット
    における、レベルを反転させることを特徴とする請求項
    １０に記載のＰＣカード。