JPH1124091A - 液晶表示素子の製造方法 - Google Patents
液晶表示素子の製造方法Info
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- JPH1124091A JPH1124091A JP18774797A JP18774797A JPH1124091A JP H1124091 A JPH1124091 A JP H1124091A JP 18774797 A JP18774797 A JP 18774797A JP 18774797 A JP18774797 A JP 18774797A JP H1124091 A JPH1124091 A JP H1124091A
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Abstract
電位とするためのダミー電極を設置可能として、透明母
基板の有効使用率を高める。 【解決手段】 マザーボードとしての2枚の透明母基板
Mの各々に複数の液晶表示素子1A,1B,1C…の表
示電極群A,B,C…をそれぞれ対向的に形成し、その
各表示電極群上に配向膜を形成してラビングする際の静
電気障害を防止するため、表示電極群Aと隣接する表示
電極群Bのシール材塗布位置に、その表示電極群Aに含
まれる各表示電極4a〜4nの端子間を共通に接続して
同電位とするダミー電極5aを形成し、透明母基板Mか
ら各液晶表示素子1A,1B,1C…を切り出す際に
は、表示電極群Aと表示電極群Bとをそれらのシール材
2,2間で切断する。
Description
方法に関し、さらに詳しく言えば、透明母基板上で複数
の液晶表示素子を作成する際、捨て板部分を極力少なく
してその透明母基板の有効使用率を向上させる液晶表示
素子の製造方法に関するものである。
ず、所定の大きさのマザーボードとしてのガラスもしく
はプラスチックからなる2枚の透明母基板の各々に複数
の液晶表示素子の表示電極群をそれぞれ対向的に形成す
る。図4には、その内の一方の透明母基板Mの一部分が
示されており、この例のように透明母基板Mに複数の表
示電極群A,B,C…を所定の間隔をもって形成する。
晶分子をある一定の形態に配列させるため、ポリイミド
のような高分子化合物からなる配向膜を形成し、その表
面を例えば布などで一方向に擦ってラビング処理する。
図示されていない相手方の透明母基板にも同様に表示電
極が形成されるとともに、配向膜の形成とラビング処理
が行なわれる。
りの図示鎖線で示す位置にシール材2を塗布し、この透
明母基板Mと相手方の透明母基板とをシール材2を介し
て貼り合わせ、シール材2を硬化させた後、図5に示さ
れているように、その透明母基板から各液晶表示素子1
A,1B,1C…を切り出す。
複数の液晶表示素子を製造するようにしているが、配向
膜のラビング処理時に発生する静電気障害を防止するた
め、従来では、各表示電極群A,B,C…の間、すなわ
ち隣接する表示電極群A,B,C…のシール材2,2の
間に余白部3を設け、同余白部3に表示電極群内の各表
示電極4a〜4nの端子を共通に接続して、各表示電極
4a〜4nを同電位とするダミー電極5a,5b…を設
けるようにしている。
透明母基板の有効使用率が低下することは否めない。ま
た、図5に示されているように、余白部3は基板切断工
程で捨て板として切り落とされるのであるが、その切断
は図4の矢印で示す2ヵ所とされるため、切断に起因す
る不良率の発生確率が高くなる。
表示素子のシール部に各表示電極を同電位とするアレス
タ(避雷器)構造を配置することが提案されている。す
なわち、この先行例においては、各表示電極の引き出し
端子のシール部にて覆われる部分に、互いに僅かなギャ
ップをもって対向する避雷針パターンを形成し、ラビン
グ処理時に各表示電極に蓄電された電荷を徐々に放電さ
せるようにしている。
ものの、僅かに離された避雷針パターン間で放電させる
ため、各表示電極が同電位に落ち着くまでに時間がかか
り、依然として静電気障害が発生するおそれがある。ま
た、避雷針パターン自体に高精細化が要求されるととも
に、その印刷にしてもずれが許されない、などより多く
の設計上の制約が課せられる。
になされたもので、その目的は、余白部を必要とするこ
となく、表示電極を同電位とするためのダミー電極を設
置可能として、透明母基板の有効使用率を高めるように
した液晶表示素子の製造方法を提供することにある。
め、本発明は、所定の大きさのマザーボードとしての2
枚の透明母基板の各々に複数の液晶表示素子の表示電極
群をそれぞれ対向的に形成する電極形成工程と、上記各
表示電極群上に配向膜を形成してラビングするラビング
処理工程と、一方の透明母基板側の各表示電極群の周り
にシール材を塗布した後、同シール材を介して両透明母
基板を貼り合わせる基板貼り合わせ工程と、その透明母
基板からシール材に沿って各液晶表示素子を切り出す基
板切断工程とを含む液晶表示素子の製造方法において、
上記電極形成工程で複数の表示電極群A,B…を形成す
る際、少なくとも一方の透明母基板については、表示電
極群Aと隣接する表示電極群Bのシール材塗布位置に、
その表示電極群Aに含まれる各表示電極の端子間を共通
に接続して同電位とするダミー電極を形成し、上記基板
切断工程で表示電極群Aと表示電極群Bとをそれらのシ
ール材間で切断することを特徴としている。
おいて、ITO(Indium Tin Oxide)
により表示電極とともに一体に形成されることが好まし
い。
する液晶表示素子のシール部に形成されるため、液晶表
示素子の間に余白部を設ける必要がなく、したがって透
明母基板の有効使用率が高められる。
接的に接続されるため、各表示電極が確実に同電位とさ
れ、静電気障害が発生するおそれもない。さらには、隣
接する液晶表示素子との間における切断箇所も1ヵ所で
よく、不良発生の機会が少なくなる。
よく理解する上で、図1および図2を参照とながら、そ
の実施の形態について説明する。なお、この実施例にお
いて、先に説明した従来例と同一もしくは同一と見なさ
れる部分にはそれと同じ参照符号が付されている。
られる2枚の透明母基板(マザーボード)の内の一方の
透明母基板Mの一部分が示されている。まず、この透明
母基板Mに液晶表示素子1A,1B,1C…の各表示電
極群A,B,C…を形成するのであるが、この場合、ダ
ミー電極5を隣接する液晶表示素子のシール材塗布位置
に形成する。
ば、そのダミー電極5aは隣接する液晶表示素子1Bの
シール材塗布位置に形成する。また、液晶表示素子1B
のダミー電極5bは隣接する液晶表示素子1Cのシール
材塗布位置に形成する。以下、同様に各液晶表示素子の
ダミー電極を順次隣接する液晶表示素子のシール材塗布
位置に形成する。
表示電極群A,B,C…に含まれる表示電極4a〜4n
の端子6a〜6nを接続する。なお実際には、各表示電
極4a〜4n、その各端子6a〜6nおよびダミー電極
5a,5b…はITOよりなり、電極形成工程において
一体に形成される。
液晶分子をある一定の形態に配列させるため、例えばポ
リイミド樹脂にて配向膜を形成し、その表面を例えば布
などで一方向に擦ってラビング処理する。このとき、各
表示電極4a〜4nはダミー電極5により同電位とされ
ているため、静電気障害は発生しない。
図示鎖線で示す位置にシール材2を塗布する。これによ
り、各ダミー電極5a,5b…はシール材2にて覆われ
ることになる。なお、各ダミー電極5a,5b…は表示
電極4a〜4nのパターンと接触せずシール材2の幅内
に納められるような線幅とされる。
表示電極群および配向膜が形成され、その相手方の透明
母基板とこの透明母基板Mとをシール材2を介して貼り
合わせる。シール材2を硬化させた後、隣接するシール
材2,2の間の図1の矢印位置で透明母基板Mを切断し
て、図2に示されているように、各液晶表示素子1A,
1B,1C…を切り出す。
極5aとが切り離され、各表示電極4a〜4nは独立し
た電極になる。一方、ダミー電極5aは隣接の液晶表示
素子1Bのシール材2の部分に残されることになるが、
同シール材2にて覆われているため、表示電極群Bに対
してなんら電気的に作用することはない。同様にして、
液晶表示素子1B,1C…についても、そのダミー電極
5が切り離される。
板上での液晶表示素子の面取り状況を示し、同図(b)
に本発明の透明母基板上での液晶表示素子の面取り状況
を示す。これから明らかなように、本発明によればダミ
ー電極形成のための余白部を必要としないため、その
分、透明母基板の有効使用率が高められる。
子1A,1B,1C…を透明母基板から切り出す際、液
晶注入口出しが行なわれ、その液晶注入口より各液晶表
示素子1A,1B,1C…内に液晶を注入し、封口する
ことにより製品として仕上げられる。
ダミー電極は隣接する液晶表示素子のシール部に形成さ
れるため、液晶表示素子の間に余白部を設ける必要がな
く、したがって透明母基板の有効使用率を高めることが
できる。
接的に接続されるため、各表示電極が確実に同電位とさ
れ、静電気障害が発生するおそれもない。さらには、隣
接する液晶表示素子との間における切断箇所も1ヵ所で
よく、不良発生の機会が少なくなる。
とができるため、相対的に有効表示面積比が大きくな
り、そのため同一表示面積に対する基板面積が小さくな
るので、軽量化が達成される。また、このダミー電極に
は避雷針パターンのようなファインパターンが要求され
ないため、設計上の負担が軽減される。
母基板を示した模式的平面図。
た状態を示した模式的平面図。
素子の面取り状態を比較して示した模式図。
した状態を示した図2と同様の模式的平面図。
Claims (2)
- 【請求項1】 所定の大きさのマザーボードとしての2
枚の透明母基板の各々に複数の液晶表示素子の表示電極
群をそれぞれ対向的に形成する電極形成工程と、上記各
表示電極群上に配向膜を形成してラビングするラビング
処理工程と、一方の透明母基板側の各表示電極群の周り
にシール材を塗布した後、同シール材を介して両透明母
基板を貼り合わせる基板貼り合わせ工程と、その透明母
基板からシール材に沿って各液晶表示素子を切り出す基
板切断工程とを含む液晶表示素子の製造方法において、
上記電極形成工程で複数の表示電極群A,B…を形成す
る際、少なくとも一方の透明母基板については、表示電
極群Aと隣接する表示電極群Bのシール材塗布位置に、
その表示電極群Aに含まれる各表示電極の端子間を共通
に接続して同電位とするダミー電極を形成し、上記基板
切断工程で表示電極群Aと表示電極群Bとをそれらのシ
ール材間で切断することを特徴とする液晶表示素子の製
造方法。 - 【請求項2】 上記ダミー電極を上記表示電極とともに
一体に形成する請求項1に記載の液晶表示素子の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18774797A JP3718325B2 (ja) | 1997-06-27 | 1997-06-27 | 液晶表示素子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18774797A JP3718325B2 (ja) | 1997-06-27 | 1997-06-27 | 液晶表示素子の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1124091A true JPH1124091A (ja) | 1999-01-29 |
JP3718325B2 JP3718325B2 (ja) | 2005-11-24 |
Family
ID=16211502
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18774797A Expired - Lifetime JP3718325B2 (ja) | 1997-06-27 | 1997-06-27 | 液晶表示素子の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3718325B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100406983C (zh) * | 2006-09-07 | 2008-07-30 | 友达光电股份有限公司 | 液晶显示母板 |
KR100928928B1 (ko) | 2006-06-30 | 2009-11-30 | 엘지디스플레이 주식회사 | 액정표시패널의 제조방법 |
-
1997
- 1997-06-27 JP JP18774797A patent/JP3718325B2/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100928928B1 (ko) | 2006-06-30 | 2009-11-30 | 엘지디스플레이 주식회사 | 액정표시패널의 제조방법 |
CN100406983C (zh) * | 2006-09-07 | 2008-07-30 | 友达光电股份有限公司 | 液晶显示母板 |
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Publication number | Publication date |
---|---|
JP3718325B2 (ja) | 2005-11-24 |
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