JPH11238761A - 半導体接続用基板 - Google Patents
半導体接続用基板Info
- Publication number
- JPH11238761A JPH11238761A JP4170798A JP4170798A JPH11238761A JP H11238761 A JPH11238761 A JP H11238761A JP 4170798 A JP4170798 A JP 4170798A JP 4170798 A JP4170798 A JP 4170798A JP H11238761 A JPH11238761 A JP H11238761A
- Authority
- JP
- Japan
- Prior art keywords
- connection
- substrate
- semiconductor
- chip
- semiconductor bare
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
- H01L2224/49173—Radial fan-out arrangements
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
減し、高い生産性や部品の共用化を実現すること。 【解決手段】 基板上に表面実装される半導体ベアチッ
プ41,42上に形成されている複数の電極パッド2
0,…,20の各々と所定の対応関係を保存した状態で
導電性接続手段を介して接続された際に外部と半導体ベ
アチップ41,42との間における信号または電力の入
出力を媒介するための複数の接続用電極30,…,30
が形成され、接続用電極30,…,30の各々は、半導
体ベアチップ41,42が搭載される所定の搭載面41
A,42Aの中心部分付近から搭載面41A,42Aの
延在する方向に放射状に、少なくとも半導体ベアチップ
41,42端よりも外側にはみ出す程度の所定寸法だけ
細長い電極形状を有する。
Description
の基板技術に関し、特に、BGA(Ball Grid
Array)、CSP(Chip Scale(また
はSize) Package)、QFP(Quad
Flat Package)等のパッケージを表面実装
するための基板に関する。
は、例えば、特開平4−26547号公報(発明の名
称:集積回路装置)に示すようなものがある。
ンディングパッドが配された集積回路チップと、この複
数のボンディングパッドに対応して電気的に接続されて
いる複数の導電性リードが形成された半導体接続用基板
と、ボンディングパッドと対応する導電性リードとが重
ねられて両者間に配される絶縁性接着剤に金属粒子が分
散された接着剤層とにより成り、これらのボンディング
パッドは、導電性リードの延在する方向に細長に形成さ
れていた。
電性リードとの間に加圧加熱され、これらの間に存在す
る絶縁性接着剤が部分的に他部に排除されてボンディン
グパッドとこれに対応する導電性リードとが金属粒子の
溶融により電気的に接続されると共に、導電性リードが
集積回路チップに絶縁接着剤により固定されていた。
うな従来の集積回路装置では、ワイヤーボンド接続方式
やフリップチップ接続方式等の接続方式を用いて半導体
ベアチップを実装する場合、ワイヤーボンド接続方式や
フリップチップ接続方式等の接続方式に一対一に対応し
た接続用基板を各々作成する必要があるという問題点が
あった。更に加えて、何らかの理由で接続方式を変更し
ようとした場合には、変更したい接続方式に合致(適
合)した接続用基板を新たに作り直す必要があり、この
基板作成費用や時間を必要としてしまうという問題点が
あった。
チップを接続した後に検査を、接続用基板の裏面に設け
たパッケージ実装用ランドあるいは接続用ハンダボール
等を介してのみ実施することができる。このため、プリ
ント基板への実装後の検査としては、プリント基板全体
に対する検査しか実施することが難しく、その結果、半
導体接続用基板単体(または半導体接続用基板が実装さ
れているパッケージ単体)での検査が難しかった。更に
加えて、半導体接続用基板単体(または半導体接続用基
板が実装されているパッケージ単体)を一度プリント基
板上に実装した後に取り外した場合、そのままでは検査
が通常難しく、基板の裏面ランドのハンダ等を半導体接
続用基板単体(または半導体接続用基板が実装されてい
るパッケージ単体)の実装前と同様な状態に修復する必
要があるという問題点があった。
することを課題としており、特に、ワイヤーボンド接続
方式やフリップチップ接続方式等の多種多様な接続方式
を用いて半導体ベアチップを実装する場合であっても、
ワイヤーボンド接続方式やフリップチップ接続方式等の
多種多様な接続方式に一対一に対応した接続用基板を各
々作成する必要がなく、基板の共用化ができ、その結
果、基板作成費用や時間を削減できる接続多様性に富む
半導体接続用基板を実現し、更に加えて、何らかの理由
で接続方式を変更しようとした場合であっても、変更し
たい接続方式に合致(適合)した接続用基板を新たに作
り直す必要がなく、基板の流用化ができ、その結果、基
板作成費用や時間を削減できる接続多様性に富む半導体
接続用基板を実現することを課題としている。
本発明により成された請求項1に記載の発明は、半導体
ベアチップ41,42を表面実装するための半導体接続
用基板10であって、基板上に表面実装される半導体ベ
アチップ41,42上に形成されている複数の電極パッ
ド20,…,20の各々と所定の対応関係を保存した状
態で導電性接続手段を介して接続された際に外部と当該
半導体ベアチップ41,42との間における信号または
電力の入出力を媒介するための複数の接続用電極30,
…,30が形成され、当該接続用電極30,…,30の
各々は、当該半導体ベアチップ41,42が搭載される
所定の搭載面41A,42Aの中心部分付近から当該搭
載面41A,42Aの延在する方向に放射状に、少なく
とも当該半導体ベアチップ41,42端よりも外側には
み出す程度の所定寸法だけ細長い電極形状を有する回路
構成の半導体接続用基板10である。
続用電極30,…,30の各々は、少なくとも半導体ベ
アチップ41,42端よりも外側にはみ出す程度の所定
寸法だけ細長い電極形状を有しており、半導体ベアチッ
プ41,42が搭載される所定の搭載面41A,42A
の中心部分付近から搭載面41A,42Aの延在する方
向に放射状に半導体接続用基板10上に形成されてお
り、半導体接続用基板10上に半導体ベアチップ41,
42が表面実装される際に、外部と半導体ベアチップ4
1,42との間における信号または電力の入出力を媒介
するように、半導体ベアチップ41,42上に形成され
ている複数の電極パッド20,…,20の各々と所定の
対応関係を保存した状態で導電性接続手段を介して接続
される。
リップチップ接続方式等の多種多様な接続方式を用いて
半導体ベアチップ41,42を実装する場合であって
も、ワイヤーボンド接続方式やフリップチップ接続方式
等の多種多様な接続方式に一対一に対応した接続用基板
を各々作成する必要がなくなって基板の共用化が可能と
なり、その結果、基板作成費用や基板作成時間を削減で
きる接続多様性に富む半導体接続用基板10を実現でき
るようになる。
半導体ベアチップ41,42を実装する場合であって
も、チップサイズに一対一に対応した接続用基板を各々
作成する必要がなくなって基板の共用化が可能となり、
その結果、基板作成費用や基板作成時間を削減できる接
続多様性に富む半導体接続用基板10を実現できるよう
になる。
更しようとした場合であっても、変更したい接続方式に
合致した半導体接続用基板10を新たに作り直す必要が
なくなり、半導体接続用基板10の流用化ができるよう
になる。その結果、基板作成費用や基板作成時間を削減
できる接続多様性に富む半導体接続用基板10を実現で
きるようになる。
ズを変更しようとした場合であっても、変更したいチッ
プサイズに合致した半導体接続用基板10を新たに作り
直す必要がなくなり、半導体接続用基板10の流用化が
できるようになる。その結果、基板作成費用や基板作成
時間を削減できる接続多様性に富む半導体接続用基板1
0を実現できるようになる。
れた請求項2に記載の発明は、半導体ベアチップ41,
42をフリップチップ接続して実装するための半導体接
続用基板10であって、フェイスダウンした状態で基板
上にフリップチップ実装される半導体ベアチップ41,
42上に形成されている複数のバンプ22,…,22の
各々と所定の対応関係を保存した状態で導電性接続手段
を介してフリップチップ接続された際に外部と当該半導
体ベアチップ41,42との間における信号または電力
の入出力を媒介するための複数の接続用電極30,…,
30が形成され、当該接続用電極30,…,30の各々
は、当該半導体ベアチップ41,42が搭載される所定
の搭載面41A,42Aの中心部分付近から当該搭載面
41A,42Aの延在する方向に放射状に、少なくとも
当該半導体ベアチップ41,42端よりも外側にはみ出
す程度の所定寸法だけ細長い電極形状を有する回路構成
の半導体接続用基板10である。
続用電極30,…,30の各々は、少なくとも半導体ベ
アチップ41,42端よりも外側にはみ出す程度の所定
寸法だけ細長い電極形状を有しており、半導体ベアチッ
プ41,42が搭載される所定の搭載面41A,42A
の中心部分付近から搭載面41A,42Aの延在する方
向に放射状に形成され、フェイスダウンした状態で半導
体接続用基板10上に半導体ベアチップ41,42がフ
リップチップ実装される際に、外部と半導体ベアチップ
41,42との間における信号または電力の入出力を媒
介するように、フェイスダウンした状態の半導体ベアチ
ップ41,42上に形成されている複数のバンプ22,
…,22の各々と所定の対応関係を保存した状態で導電
性接続手段を介してフリップチップ接続される。
イヤーボンド接続方式等の多種多様な接続方式を用いて
半導体ベアチップ41,42を実装する場合であって
も、これらの接続方式に一対一に対応した接続用基板を
各々作成する必要がなくなってワイヤーボンド接続方式
に適応した基板との基板の共用化が可能となり、その結
果、基板作成費用や基板作成時間を削減できる接続多様
性に富む半導体接続用基板10を実現できるようにな
る。
半導体ベアチップ41,42を実装する場合であって
も、これらのチップサイズに一対一に対応した接続用基
板を各々作成する必要がなくなってチップサイズに適応
した基板との基板の共用化が可能となり、その結果、基
板作成費用や基板作成時間を削減できる接続多様性に富
む半導体接続用基板10を実現できるようになる。
ド接続方式から他の接続方式を変更しようとした場合で
あっても、変更したい接続方式に合致した半導体接続用
基板10を新たに作り直す必要がなくなり、半導体接続
用基板10の流用化ができるようになる。その結果、基
板作成費用や基板作成時間を削減できる接続多様性に富
む半導体接続用基板10を実現できるようになる。
ズを変更しようとした場合であっても、変更したいチッ
プサイズに合致した半導体接続用基板10を新たに作り
直す必要がなくなり、半導体接続用基板10の流用化が
できるようになる。その結果、基板作成費用や基板作成
時間を削減できる接続多様性に富む半導体接続用基板1
0を実現できるようになる。
れた請求項3に記載の発明は、半導体ベアチップ41,
42をワイヤーボンド接続して実装するための半導体接
続用基板10であって、フェイスアップした状態で基板
上にワイヤーボンド実装される半導体ベアチップ41,
42上に形成されている複数のボンディングパッド2
1,…,21の各々と所定の対応関係を保存した状態で
ボンディングワイヤー60,…,60を介してワイヤー
ボンド接続された際に外部と当該半導体ベアチップ4
1,42との間における信号または電力の入出力を媒介
するための複数の接続用電極30,…,30が形成さ
れ、当該接続用電極30,…,30の各々は、当該半導
体ベアチップ41,42が搭載される所定の搭載面41
A,42Aの中心部分付近から当該ボンディングワイヤ
ー60,…,60の各々が延在する方向に放射状に、少
なくとも当該半導体ベアチップ41,42端よりも外側
にはみ出す程度の所定寸法だけ細長い電極形状を有する
回路構成の半導体接続用基板10である。
続用電極30,…,30の各々は、少なくとも半導体ベ
アチップ41,42端よりも外側にはみ出す程度の所定
寸法だけ細長い電極形状を有しており、半導体ベアチッ
プ41,42が搭載される所定の搭載面41A,42A
の中心部分付近からボンディングワイヤー60,…,6
0の各々が延在する方向に放射状に形成され、フェイス
アップした状態で半導体接続用基板10上に半導体ベア
チップ41,42がワイヤーボンド実装される際に、外
部と半導体ベアチップ41,42との間における信号ま
たは電力の入出力を媒介するように、半導体ベアチップ
41,42上に形成されている複数のボンディングパッ
ド21,…,21の各々と所定の対応関係を保存した状
態でボンディングワイヤー60,…,60を介してワイ
ヤーボンド接続される。
えてフリップチップ接続方式等の多種多様な接続方式を
用いて種々のチップサイズの半導体ベアチップ41,4
2を実装する場合であっても、これらの接続方式やチッ
プサイズに一対一に対応した接続用基板を各々作成する
必要がなくなってワイヤーボンド接続方式に適応した基
板との基板の共用化が可能となり、その結果、基板作成
費用や基板作成時間を削減できる接続多様性に富む半導
体接続用基板10を実現できるようになる。
体ベアチップ41,42を実装する場合であっても、こ
れらのチップサイズに一対一に対応した接続用基板を各
々作成する必要がなくなってチップサイズに適応した基
板との基板の共用化が可能となり、その結果、基板作成
費用や基板作成時間を削減できる接続多様性に富む半導
体接続用基板10を実現できるようになる。
ド接続方式から他の接続方式を変更しようとした場合で
あっても、変更したい接続方式に合致した半導体接続用
基板10を新たに作り直す必要がなくなり、半導体接続
用基板10の流用化ができるようになる。その結果、基
板作成費用や基板作成時間を削減できる接続多様性に富
む半導体接続用基板10を実現できるようになる。
ズを変更しようとした場合であっても、変更したいチッ
プサイズに合致した半導体接続用基板10を新たに作り
直す必要がなくなり、半導体接続用基板10の流用化が
できるようになる。その結果、基板作成費用や基板作成
時間を削減できる接続多様性に富む半導体接続用基板1
0を実現できるようになる。
れた請求項4に記載の発明は、請求項2乃至3のいずれ
か一項に記載の半導体接続用基板10において、前記ワ
イヤーボンド接続方式または前記フリップチップ接続方
式に対応して変更できる絶縁樹脂の塗布領域50を、前
記接続用電極30,…,30の末端部30A,…,30
Aを含む周縁部分10Aに設けた回路構成の半導体接続
用基板10である。
乃至3のいずれか一項に記載の効果に加えて、絶縁樹脂
の塗布領域50は、接続用電極30,…,30の末端部
30A,…,30Aを含む周縁部分10Aに設けられ、
ワイヤーボンド接続方式またはフリップチップ接続方式
に対応して変更できる。
リップチップ接続方式等の多種多様な接続方式を用いて
半導体ベアチップ41,42を実装する場合であって
も、ワイヤーボンド接続方式やフリップチップ接続方式
等の多種多様な接続方式に一対一に対応した接続用基板
を各々作成する必要がなくなって基板の共用化が可能と
なり、その結果、基板作成費用や基板作成時間を削減で
きる接続多様性に富む半導体接続用基板10を実現でき
るようになる。
体ベアチップ41,42を実装する場合であっても、ワ
イヤーボンド接続方式やフリップチップ接続方式等の多
種多様な接続方式に一対一に対応した接続用基板を各々
作成する必要がなくなって基板の共用化が可能となり、
その結果、基板作成費用や基板作成時間を削減できる接
続多様性に富む半導体接続用基板10を実現できるよう
になる。
実施形態を説明する。
接続用基板10の基本構成を説明するための上面図であ
る。
A(Ball Grid Array)、CSP(Ch
ip Scale Package)、QFP(Qua
dFlat Package)等のパッケージ形態に適
用できる。
形態の半導体ベアチップ41,42を表面実装するケー
スについて説明を行うことにする。以下の説明では、半
導体ベアチップ41,42をCSP用半導体ベアチップ
41,42と呼ぶことにする。
路面(半導体素子や抵抗などによって回路が形成されて
いる面)には、半導体接続用基板10上の配線パターン
や半導体接続用基板10の外部と半導体素子との電気的
コンタクトを行うための複数の電極パッド20,…,2
0が数10μm〜数100μmのピッチで形成されてい
ることが通常である。
されることなく、ポリイミド基板、FR−4やFR−5
等に代表されるガラスエポキシ基板、BTレジン基板、
アルミナに代表されるセラミック基板等を用いることが
できる。
用電極30,…,30の各々を長円形状(楕円形状)と
し、長軸方向に細長い電極形状としているが、特にこの
楕円形状に限定されることなく、長方形等の細長い形状
ならば適用できる。
0の各々は、長円形状(楕円形状)の電極形状となって
いるので、CSP用半導体ベアチップ41,42の表面
実装(具体的には、ワイヤーボンド実装やフリップチッ
プ実装)時に、前述の一対一の対応関係に従った電極パ
ッド20,…,20の各々と、後述するボンディングワ
イヤー60,…,60やバンプ22,…,22等の導電
性接続手段を介してワイヤーボンド接続やフリップチッ
プ接続されることになる。
電極30,…,30が形成されている。接続用電極3
0,…,30の各々は、CSP用半導体ベアチップ4
1,42が搭載される所定の搭載面41A,42Aの中
心部分付近から搭載面41A,42Aの延在する方向に
放射状に、最低限でも、CSP用半導体ベアチップ4
1,42端(搭載辺41B,…,41B、または42
B,…,42B)よりも外側にはみ出す程度の所定寸法
だけ細長い電極形状を有している。
的には、最低限でも、CSP用半導体ベアチップ41,
42よりも外側に接続用電極30,…,30がはみ出す
程度の寸法だけ細長い電極形状を有している。
路面(半導体素子や抵抗などによって回路が形成されて
いる面)の外縁には、CSP用半導体ベアチップ41,
42の回路が半導体接続用基板10上の配線パターン等
の外部と電気的コンタクトを行うために複数の電極パッ
ド20,…,20が数10μm〜数100μmピッチ
(バンプピッチ)で形成されている。
々は、電極パッド20,…,20の各々と一対一の対応
関係を保存した状態で導電性接続手段(例えば、ボンデ
ィングワイヤー)を介して接続されることにより、外部
とCSP用半導体ベアチップ41,42との間における
信号または電力(例えば、動作電源用の電力)の入出力
を媒介することができる。
基板10が実装されているプリント基板上のプリント配
線、コネクタ端子、LSIパッケージ、他の半導体接続
用基板10等を意味する。
0の各々は、最低限でも、CSP用半導体ベアチップ4
1,42端(搭載辺41B,…,41B、または42
B,…,42B)よりも外側にはみ出す程度の所定寸法
だけ細長い電極形状を有しており、CSP用半導体ベア
チップ41,42が搭載される所定の搭載面41A,4
2Aの中心部分付近から搭載面41A,42Aの延在す
る方向に放射状に半導体接続用基板10上に形成されて
おり、半導体接続用基板10上にCSP用半導体ベアチ
ップ41,42が表面実装される際に、外部とCSP用
半導体ベアチップ41,42との間における信号または
電力の入出力を媒介するように、CSP用半導体ベアチ
ップ41,42上に形成されている複数の電極パッド2
0,…,20の各々と一対一の対応関係を保存した状態
で導電性接続手段を介して接続される。
リップチップ接続方式等の多種多様な接続方式を用いて
CSP用半導体ベアチップ41,42を表面実装する場
合であっても、ワイヤーボンド接続方式やフリップチッ
プ接続方式等の多種多様な接続方式に一対一に対応した
接続用基板を各々作成する必要がなくなって基板の共用
化が可能となる。
削減できる接続多様性に富む半導体接続用基板10を実
現できるようになる。
CSP用半導体ベアチップ41,42を表面実装する場
合であっても、チップサイズに一対一に対応した接続用
基板を各々作成する必要がなくなって基板の共用化が可
能となる。
削減できる接続多様性に富む半導体接続用基板10を実
現できるようになる。
ワイヤーボンド接続方式からフリップチップ接続方式へ
の接続方式の変更、またはその逆に、フリップチップ接
続方式からワイヤーボンド接続方式への接続方式の変更
しようとした場合であっても、変更したい接続方式に合
致した半導体接続用基板10を新たに作り直す必要がな
くなり、半導体接続用基板10の流用化ができるように
なる。
削減できる接続多様性に富む半導体接続用基板10を実
現できるようになる。
ズを変更しようとした場合であっても、変更したいチッ
プサイズに合致した半導体接続用基板10を新たに作り
直す必要がなくなり、半導体接続用基板10の流用化が
できるようになる。
削減できる接続多様性に富む半導体接続用基板10を実
現できるようになる。
チップ接続方式等の各種の接続方式間で半導体接続用基
板10の共用化を図るために、絶縁樹脂の塗布領域50
が、図1に示すように、半導体接続用基板10における
CSP用半導体ベアチップ41,42の搭載面41A,
42A内と接続用電極30,…,30の末端部30A,
…,30Aを含む周縁部分(エッジ部分)10Aに設け
られている。絶縁樹脂としては、ソルダーレジスト、エ
ポキシ系樹脂、シリコン系樹脂、アクリル系樹脂等を用
いることができる。
1,42の搭載面41A,42A内と接続用電極30,
…,30の末端部30A,…,30Aを含む周縁部分1
0Aに設けられた絶縁樹脂の塗布領域50は接続方式に
対応して変更できるような基板共用化を図っているの
で、ワイヤーボンド接続方式やフリップチップ接続方式
等の多種多様な接続方式を用いてCSP用半導体ベアチ
ップ41,42を表面実装する場合であっても、ワイヤ
ーボンド接続方式やフリップチップ接続方式等の多種多
様な接続方式に一対一に対応した接続用基板を各々作成
する必要がなくなって基板の共用化が可能となる。
削減でき、高い生産性や部品の共用化が実現でき、接続
多様性に富む半導体接続用基板10を実現できるように
なる。
ワイヤーボンド接続方式からフリップチップ接続方式
へ、またはその逆に、フリップチップ接続方式からワイ
ヤーボンド接続方式へ変更しようとした場合であって
も、変更したい接続方式に合致した半導体接続用基板1
0を新規に作り直す必要がなくなり、半導体接続用基板
10の流用化ができるようになる。
削減でき、高い生産性や部品の共用化が実現でき、接続
多様性に富む半導体接続用基板10を実現できるように
なる。
続用基板10に半導体ベアチップ41,42をフリップ
チップ接続した第1実施形態を説明するための上面図で
ある。なお、第1実施形態において既に記述したものと
同一の部分については、同一符号を付し、重複した説明
は省略する。
ケージ封止されていないLSIであるベアチップを、そ
の回路面を下向きにして(フェイスダウンして)接続す
るフリップチップ実装に適用できる。以下の説明では、
半導体ベアチップ41,42をベアチップLSI41,
42と呼ぶことにする。
されることなく、ポリイミド基板、FR−4やFR−5
等に代表されるガラスエポキシ基板、BTレジン基板、
アルミナに代表されるセラミック基板等を用いることが
できる。
導体素子や抵抗などによって回路が形成されている面)
の外縁には、ベアチップLSI41,42の回路が半導
体接続用基板10上の配線パターン等の外部と電気的コ
ンタクトを行うために複数のバンプ22,…,22が数
10μm〜数100μmピッチ(バンプピッチ)で形成
されている。以下では、Au(金)バンプ22,…,2
2を用いて説明を行う。
は、ベアチップLSI41,42が搭載される所定の搭
載面(以下、ボンディング面と称する)41A,42A
の中心部分付近からボンディング面41A,42Aの延
在する方向に放射状に、最低限でも、ベアチップLSI
41,42端(搭載辺41B,…,41B、または42
B,…,42B)よりも外側にはみ出す程度の所定寸法
だけ細長い電極形状を有している。以下では、接続用電
極30,…,30をフリップチップ接続パッド30,
…,30と呼ぶことにする。
限でも、ベアチップLSI41,42よりも外側にフリ
ップチップ接続パッド30,…,30がはみ出す程度の
寸法を意味する。
図2に示すような楕円の電極形状を意味する。なお、細
長い電極形状に代えて、長方形の電極形状等を用いるこ
とができる。
0,…,30の各々は、フリップチップ接続された際に
外部とベアチップLSI41,42との間における信号
または電力(例えば、動作電源用の電力)の入出力を媒
介することができる。
…,30の各々は、バンプピッチと同一のピッチ(パッ
ドピッチ)で形成され、ベアチップLSI41,42を
フェイスダウンした状態(回路面を半導体接続用基板1
0上面側に下向きに伏せた状態)でフリップチップ接続
を実行する際に、複数のフリップチップ接続パッド3
0,…,30の各々が、一対一の対応関係に従ったAu
バンプ22,…,22の各々と導電性材料(図示せず)
を接続媒体とし電気的接続材料を挟んでフリップチップ
接続されることになる。
Pbハンダ、Ag導電性接着剤、AgPd導電性接着
剤、異方性導電膜などが用いられる。
0,…,30は、先ず、膜厚が数μmの銅(Cu)、銀
(Ag)、タングステン(W)等の下地パターンを形成
し、続いて、この下地パターン上に1〜2μm程度のニ
ッケル鍍金膜を形成し、続いて、このニッケル鍍金膜の
上に0.2〜1μm程度の金(Au)鍍金膜を形成する
ことによって作成することができる。これにより、フリ
ップチップ接続に対応できるようになる。
々は、フェイスダウンした状態で半導体接続用基板10
表面上にベアチップLSI41,42をフリップチップ
表面実装するときに、Auバンプ22,…,22の各々
と一対一の対応関係を保存した状態で導電性接続手段を
介してフリップチップ接続パッド30,…,30の各々
とフリップチップ接続される。
プ接続パッド30,…,30の各々は、最低限でも、ベ
アチップLSI41,42端(搭載辺41B,…,41
B、または42B,…,42B)よりも外側にはみ出す
程度の所定寸法だけ細長い電極形状を有しており、ベア
チップLSI41,42が搭載される所定のボンディン
グ面41A,42Aの中心部分付近からボンディング面
41A,42Aの延在する方向に放射状に形成され、フ
ェイスダウンした状態で半導体接続用基板10上にベア
チップLSI41,42がフリップチップ実装される際
に、外部とベアチップLSI41,42との間における
信号または電力の入出力を媒介するように、フェイスダ
ウンした状態のベアチップLSI41,42上に形成さ
れている複数のAuバンプ22,…,22の各々と一対
一の対応関係を保存した状態で導電性接続手段を介して
フリップチップ接続される。
イヤーボンド接続方式等の多種多様な接続方式を用いて
ベアチップLSI41,42を表面実装する場合であっ
ても、これらの接続方式に一対一に対応した接続用基板
を各々作成する必要がなくなってワイヤーボンド接続方
式に適応した基板との基板の共用化が可能となる。
削減できる接続多様性に富む半導体接続用基板10を実
現できるようになる。
ベアチップLSI41,42を表面実装する場合であっ
ても、これらのチップサイズに一対一に対応した接続用
基板を各々作成する必要がなくなってチップサイズに適
応した基板との基板の共用化が可能となる。
削減できる接続多様性に富む半導体接続用基板10を実
現できるようになる。
ド接続方式から他の接続方式を、ワイヤーボンド接続方
式からフリップチップ接続方式への接続方式の変更、ま
たはその逆に、フリップチップ接続方式からワイヤーボ
ンド接続方式への接続方式の変更しようとした場合であ
っても、変更したい接続方式に合致した半導体接続用基
板10を新たに作り直す必要がなくなり、半導体接続用
基板10の流用化ができるようになる。
削減できる接続多様性に富む半導体接続用基板10を実
現できるようになる。
ズを変更しようとした場合であっても、変更したいチッ
プサイズに合致した半導体接続用基板10を新たに作り
直す必要がなくなり、半導体接続用基板10の流用化が
できるようになる。
削減できる接続多様性に富む半導体接続用基板10を実
現できるようになる。
チップ接続方式等の各種の接続方式間で半導体接続用基
板10の共用化を図るために、絶縁樹脂の塗布領域50
が、図2に示すように、半導体接続用基板10における
ベアチップLSI41,42のボンディング面41A,
42A内とフリップチップ接続パッド30,…,30の
末端部30A,…,30Aを含む周縁部分(エッジ部
分)10Aに設けられている。絶縁樹脂としては、ソル
ダーレジスト、エポキシ系樹脂、シリコン系樹脂、アク
リル系樹脂等を用いることができる。
のボンディング面41A,42A内とフリップチップ接
続パッド30,…,30の末端部30A,…,30Aを
含む周縁部分10Aに設けられた絶縁樹脂の塗布領域5
0は接続方式に対応して変更できるような基板共用化を
図っているので、ワイヤーボンド接続方式やフリップチ
ップ接続方式等の多種多様な接続方式を用いてベアチッ
プLSI41,42を表面実装する場合であっても、ワ
イヤーボンド接続方式やフリップチップ接続方式等の多
種多様な接続方式に一対一に対応した接続用基板を各々
作成する必要がなくなって基板の共用化が可能となる。
削減でき、高い生産性や部品の共用化が実現でき、接続
多様性に富む半導体接続用基板10を実現できるように
なる。
ワイヤーボンド接続方式からフリップチップ接続方式
へ、またはその逆に、フリップチップ接続方式からワイ
ヤーボンド接続方式へ変更しようとした場合であって
も、変更したい接続方式に合致した半導体接続用基板1
0を新規に作り直す必要がなくなり、半導体接続用基板
10の流用化ができるようになる。
削減でき、高い生産性や部品の共用化が実現でき、接続
多様性に富む半導体接続用基板10を実現できるように
なる。
続用基板10に半導体ベアチップ41,42をワイヤー
ボンド接続した第2実施形態を説明するための上面図で
ある。なお、第1実施形態または第2実施形態において
既に記述したものと同一の部分については、同一符号を
付し、重複した説明は省略する。
されることなく、ポリイミド基板、FR−4やFR−5
等に代表されるガラスエポキシ基板、BTレジン基板、
アルミナに代表されるセラミック基板等を用いることが
できる。
回路面(半導体素子や抵抗などによって回路が形成され
ている面)には、図3に示すように、半導体接続用基板
10上の配線パターンや外部と半導体素子との電気的コ
ンタクトを行うための複数のボンディングパッド(電極
パッド20の一形態、パッド面積=数10μm×数10
μm)21,…,21が数10μm〜数100μmのピ
ッチで形成されていることが通常である。
の各々は、フェイスアップした状態で半導体接続用基板
10の基体上にワイヤーボンド実装されるCSP用の半
導体ベアチップ41,42上に形成されている。
P用半導体ベアチップ41,42が搭載される所定のボ
ンディング面41A,42Aの中心部分付近からボンデ
ィングワイヤー60,…,60の各々が延在する方向に
放射状に、最低限でも、CSP用半導体ベアチップ4
1,42端(搭載辺41B,…,41B、または42
B,…,42B)よりも外側にはみ出す程度の所定寸法
だけ細長い電極形状を有している。
限でも、CSP用半導体ベアチップ41,42よりも外
側に接続用電極30,…,30がはみ出す程度の寸法を
意味する。
用電極30,…,30の各々を長円形状(楕円形状)と
し、長軸方向に細長い電極形状としているが、特にこの
楕円形状に限定されることなく、長方形等の細長い形状
ならば適用できる。
0,…,30は、先ず、膜厚が数μmの銅(Cu)、銀
(Ag)、タングステン(W)等の下地パターンを形成
し、続いて、この下地パターン上に1〜2μm程度のニ
ッケル鍍金膜を形成し、続いて、このニッケル鍍金膜の
上に0.2〜1μm程度の金(Au)鍍金膜を形成する
ことによって作成することができる。これにより、ワイ
ヤーボンディング(ワイヤーボンド接続)に対応できる
ようになる。
は、CSP用の半導体ベアチップ41,42をフェイス
アップした状態(回路面を上に向けた状態)で半導体接
続用基板10の基体上にワイヤーボンド表面実装する際
に、複数のボンディングパッド21,…,21の各々と
一対一の対応関係を保存した状態でボンディングワイヤ
ー(具体的にはAu製のボンディングワイヤー)60,
…,60を介してワイヤーボンド接続される。
線パターンや外部と半導体ベアチップ41,42との間
における信号または電力(例えば、動作電源用の電力)
の入出力を媒介することができるようになる。
0,…,30の各々は、最低限でも、CSP用半導体ベ
アチップ41,42端(搭載辺41B,…,41B、ま
たは42B,…,42B)よりも外側にはみ出す程度の
所定寸法(具体的には、最低限でも、CSP用半導体ベ
アチップ41,42よりも外側に接続用電極30,…,
30がはみ出す程度の寸法)だけ細長い電極形状を有し
ており、CSP用半導体ベアチップ41,42が搭載さ
れる所定のボンディング面41A,42Aの中心部分付
近からボンディングワイヤー60,…,60の各々が延
在する方向に放射状に形成され、フェイスアップした状
態で半導体接続用基板10上にCSP用半導体ベアチッ
プ41,42がワイヤーボンド実装される際に、外部と
CSP用半導体ベアチップ41,42との間における信
号または電力の入出力を媒介するように、CSP用半導
体ベアチップ41,42上に形成されている複数のボン
ディングパッド21,…,21の各々と一対一の対応関
係を保存した状態でボンディングワイヤー60,…,6
0を介してワイヤーボンド接続される。
えてフリップチップ接続方式等の多種多様な接続方式を
用いて種々のチップサイズのCSP用半導体ベアチップ
41,42を表面実装する場合であっても、これらの接
続方式やチップサイズに一対一に対応した接続用基板を
各々作成する必要がなくなってワイヤーボンド接続方式
に適応した基板との基板の共用化が可能となる。
削減できる接続多様性に富む半導体接続用基板10を実
現できるようになる。
P用半導体ベアチップ41,42を表面実装する場合で
あっても、これらのチップサイズに一対一に対応した接
続用基板を各々作成する必要がなくなってチップサイズ
に適応した基板との基板の共用化が可能となる。
削減できる接続多様性に富む半導体接続用基板10を実
現できるようになる。
ド接続方式から他の接続方式を、ワイヤーボンド接続方
式からフリップチップ接続方式への接続方式の変更、ま
たはその逆に、フリップチップ接続方式からワイヤーボ
ンド接続方式への接続方式の変更しようとした場合であ
っても、変更したい接続方式に合致した半導体接続用基
板10を新たに作り直す必要がなくなり、半導体接続用
基板10の流用化ができるようになる。
削減できる接続多様性に富む半導体接続用基板10を実
現できるようになる。
ズを変更しようとした場合であっても、変更したいチッ
プサイズに合致した半導体接続用基板10を新たに作り
直す必要がなくなり、半導体接続用基板10の流用化が
できるようになる。
削減できる接続多様性に富む半導体接続用基板10を実
現できるようになる。
チップ接続方式等の各種の接続方式間で半導体接続用基
板10の共用化を図るために、絶縁樹脂の塗布領域50
が、図3に示すように、に示すように、半導体接続用基
板10におけるCSP用半導体ベアチップ41,42の
ボンディング面41A,42A内とワイヤーボンディン
グパッド21,…,21の末端部30A,…,30Aを
含む周縁部分(エッジ部分)10Aに設けられている。
絶縁樹脂としては、ソルダーレジスト、エポキシ系樹
脂、シリコン系樹脂、アクリル系樹脂等を用いることが
できる。
1,42のボンディング面41A,42A内とワイヤー
ボンディングパッド21,…,21の末端部30A,
…,30Aを含む周縁部分(エッジ部分)10Aに設け
られた絶縁樹脂の塗布領域50は接続方式に対応して変
更できるような基板共用化を図っているので、ワイヤー
ボンド接続方式やフリップチップ接続方式等の多種多様
な接続方式を用いてCSP用半導体ベアチップ41,4
2を表面実装する場合であっても、ワイヤーボンド接続
方式やフリップチップ接続方式等の多種多様な接続方式
に一対一に対応した接続用基板を各々作成する必要がな
くなって基板の共用化が可能となる。
削減でき、高い生産性や部品の共用化が実現でき、接続
多様性に富む半導体接続用基板10を実現できるように
なる。
ワイヤーボンド接続方式からフリップチップ接続方式
へ、またはその逆に、フリップチップ接続方式からワイ
ヤーボンド接続方式へ変更しようとした場合であって
も、変更したい接続方式に合致した半導体接続用基板1
0を新規に作り直す必要がなくなり、半導体接続用基板
10の流用化ができるようになる。
削減でき、高い生産性や部品の共用化が実現でき、接続
多様性に富む半導体接続用基板10を実現できるように
なる。
ーボンド接続方式やフリップチップ接続方式等の多種多
様な接続方式を用いて半導体ベアチップを実装する場合
であっても、ワイヤーボンド接続方式やフリップチップ
接続方式等の多種多様な接続方式に一対一に対応した接
続用基板を各々作成する必要がなくなって基板の共用化
が可能となり、その結果、基板作成費用や基板作成時間
を削減できる接続多様性に富む半導体接続用基板を実現
できるようになる。
半導体ベアチップを実装する場合であっても、チップサ
イズに一対一に対応した接続用基板を各々作成する必要
がなくなって基板の共用化が可能となり、その結果、基
板作成費用や基板作成時間を削減できる接続多様性に富
む半導体接続用基板を実現できるようになる。
更しようとした場合であっても、変更したい接続方式に
合致した半導体接続用基板を新たに作り直す必要がなく
なり、半導体接続用基板の流用化ができるようになる。
その結果、基板作成費用や基板作成時間を削減できる接
続多様性に富む半導体接続用基板を実現できるようにな
る。
ズを変更しようとした場合であっても、変更したいチッ
プサイズに合致した半導体接続用基板を新たに作り直す
必要がなくなり、半導体接続用基板の流用化ができるよ
うになる。その結果、基板作成費用や基板作成時間を削
減できる接続多様性に富む半導体接続用基板を実現でき
るようになる。
チップ接続方式やワイヤーボンド接続方式等の多種多様
な接続方式を用いて半導体ベアチップを実装する場合で
あっても、これらの接続方式に一対一に対応した接続用
基板を各々作成する必要がなくなってワイヤーボンド接
続方式に適応した基板との基板の共用化が可能となり、
その結果、基板作成費用や基板作成時間を削減できる接
続多様性に富む半導体接続用基板10を実現できるよう
になる。
半導体ベアチップを実装する場合であっても、これらの
チップサイズに一対一に対応した接続用基板を各々作成
する必要がなくなってチップサイズに適応した基板との
基板の共用化が可能となり、その結果、基板作成費用や
基板作成時間を削減できる接続多様性に富む半導体接続
用基板を実現できるようになる。
ド接続方式から他の接続方式を変更しようとした場合で
あっても、変更したい接続方式に合致した半導体接続用
基板を新たに作り直す必要がなくなり、半導体接続用基
板の流用化ができるようになる。その結果、基板作成費
用や基板作成時間を削減できる接続多様性に富む半導体
接続用基板を実現できるようになる。
ズを変更しようとした場合であっても、変更したいチッ
プサイズに合致した半導体接続用基板を新たに作り直す
必要がなくなり、半導体接続用基板の流用化ができるよ
うになる。その結果、基板作成費用や基板作成時間を削
減できる接続多様性に富む半導体接続用基板を実現でき
るようになる。
ボンド接続方式に代えてフリップチップ接続方式等の多
種多様な接続方式を用いて種々のチップサイズの半導体
ベアチップを実装する場合であっても、これらの接続方
式やチップサイズに一対一に対応した接続用基板を各々
作成する必要がなくなってワイヤーボンド接続方式に適
応した基板との基板の共用化が可能となり、その結果、
基板作成費用や基板作成時間を削減できる接続多様性に
富む半導体接続用基板を実現できるようになる。
体ベアチップを実装する場合であっても、これらのチッ
プサイズに一対一に対応した接続用基板を各々作成する
必要がなくなってチップサイズに適応した基板との基板
の共用化が可能となり、その結果、基板作成費用や基板
作成時間を削減できる接続多様性に富む半導体接続用基
板を実現できるようになる。
ド接続方式から他の接続方式を変更しようとした場合で
あっても、変更したい接続方式に合致した半導体接続用
基板を新たに作り直す必要がなくなり、半導体接続用基
板の流用化ができるようになる。その結果、基板作成費
用や基板作成時間を削減できる接続多様性に富む半導体
接続用基板を実現できるようになる。
ズを変更しようとした場合であっても、変更したいチッ
プサイズに合致した半導体接続用基板を新たに作り直す
必要がなくなり、半導体接続用基板の流用化ができるよ
うになる。その結果、基板作成費用や基板作成時間を削
減できる接続多様性に富む半導体接続用基板を実現でき
るようになる。
乃至3のいずれか一項に記載の効果に加えて、ワイヤー
ボンド接続方式やフリップチップ接続方式等の多種多様
な接続方式を用いて半導体ベアチップを実装する場合で
あっても、ワイヤーボンド接続方式やフリップチップ接
続方式等の多種多様な接続方式に一対一に対応した接続
用基板を各々作成する必要がなくなって基板の共用化が
可能となり、その結果、基板作成費用や基板作成時間を
削減できる接続多様性に富む半導体接続用基板を実現で
きるようになる。
体ベアチップを実装する場合であっても、ワイヤーボン
ド接続方式やフリップチップ接続方式等の多種多様な接
続方式に一対一に対応した接続用基板を各々作成する必
要がなくなって基板の共用化が可能となり、その結果、
基板作成費用や基板作成時間を削減できる接続多様性に
富む半導体接続用基板を実現できるようになる。
るための上面図である。
フリップチップ接続した第1実施形態を説明するための
上面図である。
ワイヤーボンド接続した第2実施形態を説明するための
上面図である。
Claims (4)
- 【請求項1】 半導体ベアチップを表面実装するための
半導体接続用基板であって、 基板上に表面実装される半導体ベアチップ上に形成され
ている複数の電極パッドの各々と所定の対応関係を保存
した状態で導電性接続手段を介して接続された際に外部
と当該半導体ベアチップとの間における信号または電力
の入出力を媒介するための複数の接続用電極が形成さ
れ、 当該接続用電極の各々は、当該半導体ベアチップが搭載
される所定の搭載面の中心部分付近から当該搭載面の延
在する方向に放射状に、少なくとも当該半導体ベアチッ
プ端よりも外側にはみ出す程度の所定寸法だけ細長い電
極形状を有することを特徴とする半導体接続用基板。 - 【請求項2】 半導体ベアチップをフリップチップ接続
して実装するための半導体接続用基板であって、 フェイスダウンした状態で基板上にフリップチップ実装
される半導体ベアチップ上に形成されている複数のバン
プの各々と所定の対応関係を保存した状態で導電性接続
手段を介してフリップチップ接続された際に外部と当該
半導体ベアチップとの間における信号または電力の入出
力を媒介するための複数の接続用電極が形成され、 当該接続用電極の各々は、当該半導体ベアチップが搭載
される所定の搭載面の中心部分付近から当該搭載面の延
在する方向に放射状に、少なくとも当該半導体ベアチッ
プ端よりも外側にはみ出す程度の所定寸法だけ細長い電
極形状を有することを特徴とする半導体接続用基板。 - 【請求項3】 半導体ベアチップをワイヤーボンド接続
して実装するための半導体接続用基板であって、 フェイスアップした状態で基板上にワイヤーボンド実装
される半導体ベアチップ上に形成されている複数のボン
ディングパッドの各々と所定の対応関係を保存した状態
でボンディングワイヤーを介してワイヤーボンド接続さ
れた際に外部と当該半導体ベアチップとの間における信
号または電力の入出力を媒介するための複数の接続用電
極が形成され、 当該接続用電極の各々は、当該半導体ベアチップが搭載
される所定の搭載面の中心部分付近から当該ボンディン
グワイヤーの各々が延在する方向に放射状に、少なくと
も当該半導体ベアチップ端よりも外側にはみ出す程度の
所定寸法だけ細長い電極形状を有することを特徴とする
半導体接続用基板。 - 【請求項4】 前記ワイヤーボンド接続方式または前記
フリップチップ接続方式に対応して変更できる絶縁樹脂
の塗布領域を、前記接続用電極の末端部を含む周縁部分
に設けたことを特徴とする請求項2乃至3のいずれか一
項に記載の半導体接続用基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4170798A JPH11238761A (ja) | 1998-02-24 | 1998-02-24 | 半導体接続用基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4170798A JPH11238761A (ja) | 1998-02-24 | 1998-02-24 | 半導体接続用基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11238761A true JPH11238761A (ja) | 1999-08-31 |
Family
ID=12615909
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4170798A Pending JPH11238761A (ja) | 1998-02-24 | 1998-02-24 | 半導体接続用基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11238761A (ja) |
-
1998
- 1998-02-24 JP JP4170798A patent/JPH11238761A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5594275A (en) | J-leaded semiconductor package having a plurality of stacked ball grid array packages | |
JPH11297889A (ja) | 半導体パッケージおよび実装基板、ならびにこれらを用いた実装方法 | |
JPH08153834A (ja) | Mcmキャリア | |
JPH1126478A (ja) | 半導体パッケージの製造方法 | |
US6841884B2 (en) | Semiconductor device | |
JP3851797B2 (ja) | ボールグリッドアレーパッケージとそれに用いられる回路基板 | |
US6507118B1 (en) | Multi-metal layer circuit | |
JP3927783B2 (ja) | 半導体部品 | |
JP2001156203A (ja) | 半導体チップ実装用プリント配線板 | |
JP4494249B2 (ja) | 半導体装置 | |
US6828671B2 (en) | Enhanced BGA grounded heatsink | |
JPH11224915A (ja) | 半導体接続用基板 | |
JP2003060155A (ja) | 半導体パッケージ及びその製造方法 | |
JP3625714B2 (ja) | 半導体装置 | |
JP3949077B2 (ja) | 半導体装置、基板、半導体装置の製造方法、及び半導体装置の実装方法 | |
JP4159631B2 (ja) | 半導体パッケージの製造方法 | |
KR100973268B1 (ko) | 인쇄회로기판 및 그의 제조방법 | |
JPH11238761A (ja) | 半導体接続用基板 | |
JP3739632B2 (ja) | 半導体装置およびその製造方法 | |
JP2885202B2 (ja) | 半導体パッケージ用検査治具 | |
JP2004014568A (ja) | 半導体装置 | |
JP2000299433A (ja) | 積層型パッケージフレーム | |
JP2652222B2 (ja) | 電子部品搭載用基板 | |
JPH0645763A (ja) | 印刷配線板 | |
JPH11204573A (ja) | 半導体装置の製造方法および半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040217 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040224 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040426 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050607 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050808 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050920 |