JPH1123675A - チャネルに依存しないクロック信号を有するマルチチャネルアーキテクチャ - Google Patents

Abstract

(57)【要約】 （修正有） 【解決手段】中央マスタクロック信号２００を発生する
ための中央マスタクロック発生器４０と、デバイス７０
の入力または出力に接続可能な複数のチャネル２０ａ
ａ．．２０ｚｚを備えたマルチチャネルアーキテクチャ
１０は、さらに、複数のチャネル２０ａａ．．２０ｚｚ
のそれぞれのチャネルに割り当てられて、中央マスタク
ロック信号２００を受信し、この中央マスタクロック信
号２００からチャネルクロック信号を発生するためのチ
ャネルマスタクロック手段を備えている。 【効果】他のチャネルとは無関係に、一つのチャネル毎
に、クロック信号を供給することが可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に、テスタ回
路のようなマルチチャネルアーキテクチャにおけるクロ
ック信号の発生に関するものである。

【０００２】

【従来の技術】マルチチャネルアーキテクチャは、一般
に、メインコンピュータシステムと、複数の個別チャネ
ルを備えている。マルチチャネルアーキテクチャは、複
数の個別チャネルのそれぞれが、他のチャネルから独立
して機能することができるという点において、他のコン
ピュータアーキテクチャと区別される。

【０００３】マルチチャネルアーキテクチャの重要な用
途は、例えば、ヒューレット・パッカードのＨＰ ８３
０００デジタルＩＣテストシステムのような、集積回路
（ＩＣ）や他の電子デバイスをテストするためのテスト
用途にある。典型的なテストユニットは、テスタ回路
と、ＩＣまたは他の任意の電子デバイスとすることが可
能な試験中のデバイス（ＤＵＴ）から構成される。テス
タ回路は、刺激データ（ベクターデータとも呼ばれる）
のストリームを発生して、ＤＵＴに加えるための信号発
生ユニットと、ＤＵＴからの刺激データのストリームに
対する応答を受信するための信号受信ユニットと、その
応答と期待するデータストリームの比較を行うための信
号解析ユニットを一般に備えている。テスタ回路によっ
て、ＤＵＴの特性及び品質についての推定を行うことが
できる。

【０００４】いくつかのマルチチャネルアーキテクチャ
システムでは、データ及び信号は、いわゆる周期駆動ア
プローチ（period driven approach）により、任意のや
り方で加えられ、受信され、供給され、駆動され、ある
いは、処理される。この意味するところは、ある周期的
なクロック信号の連続する立ち上がりエッジ間の時間周
期として定義される、特定のクロックサイクル中に、デ
ータの駆動またはサンプリングが行われるということで
ある。例えば、所定の動作を始動すべき瞬間といった、
こうしたクロックサイクル内の時間における正確な位置
は、それぞれのクロックサイクルの開始を基準にして、
ベクターによって駆動またはサンプリングの動作に関連
づけられた、いわゆるエッジ遅延によって決定される。
すなわち、周期駆動アプローチは、ＤＵＴに刺激データ
を加えて、その応答を捕捉するためのテスタシステムに
適用することが可能である。この意味するところは、Ｄ
ＵＴの１クロックサイクル中に、データの駆動またはサ
ンプリングが行われるということである。

【０００５】ピン当たり１テスタアーキテクチャ（a te
ster per pin architectur)のようなテスタのマルチチ
ャネルアーキテクチャの場合、ＤＵＴの複数の信号ピン
の各ピンは、それぞれ、テスタ回路の１つのチャネルに
接続されるのが普通である。各チャネルは、それぞれの
クロックサイクル内で定義された位置に、時間マークを
付けるエッジ遅延発生器を有しており、刺激データと期
待されるデータストリームの両方またはどちらか一方を
発生するために必要な、全てのコンポーネントから成る
完全なテストプロセッサを備えている。

【０００６】図１には、周期駆動アプローチを用いるマ
ルチチャネルアーキテクチャの一例として、当該技術に
おいて既知の、ピン当たり１テスタアーキテクチャの例
が示されている。マルチチャネルアーキテクチャ（従来
技術、及び本発明の実施例に関する説明においては、マ
ルチチャネルアーキテクチャ構成のテスタのことであ
り、単にテスタと記載）１０は、中央マスタクロックゲ
ート５０に中央マスタクロック信号２００を供給する中
央マスタクロック発生器４０を備えている。中央マスタ
クロックゲート５０は、クロック変更信号（従来技術、
及び本発明の実施例に関する説明においては、中央クロ
ックイネーブル信号）２２０を通じてタイミング変更回
路６０によって制御される。中央マスタクロックゲート
５０の出力、すなわち、ゲートされたマスタクロック２
１０が、中央クロックイネーブル信号２２０と共に複数
のチャネル（従来技術、及び本発明の実施例に関する説
明においては、マルチチャネルアーキテクチャ構成のテ
スタにおけるチャネルを意味しており、テスタチャネル
と記載）２０ａａ．．２０ｚｚに供給される。テスタチ
ャネル２０ａａ．．２０ｚｚは、それぞれのピンライン
３００ａａ．．３００ｚｚを介してＤＵＴ ７０の個々
のピンにそれぞれ接続される。テスタチャネル２０ａ
ａ．．２０ｚｚは、それぞれのタイミング発生器３０ａ
ａ．．３０ｚｚを備えており、それらは、通常、ゲート
されたマスタクロック２１０を使用して、エッジを発生
する任意の数のエッジ遅延発生器から構成される。

【０００７】ＤＵＴ ７０のテストに用いられる各クロ
ックサイクル及び各エッジ位置は、通常は、その周波数
が、ＤＵＴ ７０のクロック周波数の偶数倍の周波数で
ある、中央マスタクロック信号２００から作り出され
る。

【０００８】エッジ遅延を発生するためのタイミング発
生器３０ａａ．．３０ｚｚのそれぞれは、基準として、
ゲートされたマスタクロック２１０の第１の立ち上がり
エッジを使用する。第１のエッジは、中央マスタクロッ
クゲート５０を用いて中央マスタクロック信号２００を
ゲートし、ゲートされたマスタクロック２１０の第１の
立ち上がりエッジを受信することによって、中央マスタ
クロック信号２００のプログラム可能なクロックサイク
ル数、及び、その第１のマスタクロックサイクル後のや
はりプログラム可能なアナログ遅延の後に、通常は、発
生する。中央マスタクロック信号２００のプログラム可
能なサイクル数の後に、エッジをさらに繰り返して発生
することができる。

【０００９】発生するエッジの遅延が設定されると、そ
の関係は、中央マスタクロック信号２００がアクティブ
である間は固定されたままである。しかし、ＤＵＴ ７
０のタイプによっては、テストの実行中に、タイミング
発生器３０ａａ．．３０ｚｚを再プログラムして、クロ
ックサイクルにおける駆動及びサンプリング動作の位置
に変更を加えることが必要になるものもある。

【００１０】エッジ位置の再プログラミングを実施する
ため、タイミング発生器３０ａａ．．３０ｚｚは、例え
ば、ワイヤード-アンド接続を使用して、全てのテスタ
チャネル２０ａａ．．２０ｚｚから累算される、中央変
更可能信号２３０を出力する。中央変更可能信号２３０
は、タイミング変更回路６０に送られて、ゲートされた
マスタクロック２１０の停止を要求し、こうして、タイ
ミング発生器３０ａａ．．３０ｚｚの再プログラミング
が可能になる。タイミング変更回路６０は、中央クロッ
クイネーブル信号２２０を非活性化し、これによって、
中央マスタクロックゲート５０を通じてゲートされたマ
スタクロック２１０を停止させ、さらに、タイミング発
生器３０ａａ．．３０ｚｚに対して、その新たなプログ
ラミング値を受け入れ、中央変更可能信号２３０を非活
性化するように命じる。次に、タイミング変更回路６０
は、中央クロックイネーブル信号２２０を介して、ゲー
トされたマスタクロック２１０を再スタートさせる。こ
うして、ゲートされたマスタクロック２１０の新たな第
１の立ち上がりエッジが、タイミング発生器３０ａ
ａ．．３０ｚｚ用の新たな基準として発生する。

【００１１】図１のアーキテクチャは、比類のない速度
及び正確さといったいくつかの利点がある。しかし、タ
イミング発生器３０ａａ．．３０ｚｚの再プログラミン
グの間、ゲートされたマスタクロック２１０をオフにし
なければならないという欠点がある。このため、ＤＵＴ
７０の全てのピンライン３００ａａ．．３００ｚｚ上
の刺激データストリームが中断されることになる。例え
ば、位相同期ループ（ＰＬＬ）回路を用いて、外部基準
クロックから内部クロックを発生するＤＵＴ７０は、こ
うした中断後、ＰＬＬがロックするまでの間待たなけれ
ばならない。このため、テスタ１０の効率及びスループ
ットが厳しい制限を受け、従って、テスト費用が増大す
ることになる。

【００１２】２つ以上のＤＵＴ ７０を同時にテストす
る場合（いわゆるマルチサイトテスト）、図１のアーキ
テクチャには、もう１つの問題が生じる。コストを節約
し、テスタ１０を最適に利用するためには、できるだけ
多くのデバイスを並列にテストすべきである。並列テス
トを可能にするアーキテクチャにおいては、キャビネッ
ト、コンピュータ、マニピュレータ、及び、コントロー
ラのようなテスタ１０の主要な資源は１度だけしか要求
されない。

【００１３】テストを受けるデバイスは、速度または機
能上の欠点における製造上のばらつきのため、異なって
動作する可能性があるので、マルチサイトテストでは、
伝統的なピン当たり１テスタアーキテクチャを要求する
ことになる。従って、異なるＤＵＴに関するテスト実行
の流れにおいて異なる経路を辿ることが必要になる。複
数の異なるＤＵＴに関するテストの実行は、１度に異な
る経路について実行する必要性のために、マルチサイト
テストのスループットの利点が失われないように、並列
に実行することが望ましい。この能力は、他のＤＵＴが
同時に異なる動作を実施している間に、あるＤＵＴに関
してエッジ遅延の再プログラミングを行うことを含んで
いる。しかし、再プログラミングのために、ゲートされ
たマスタクロック２１０が、タイミング変更回路６０に
よってオフになるやいなや、他のＤＵＴが、妨害を受け
ずに動作を継続するというのは不可能となる。

【００１４】

【発明が解決しようとする課題】本発明の目的は、マル
チチャネルアーキテクチャ用に改良されたクロック装置
を提供することにある。この目的は、特許請求の範囲に
記載した特徴によって解決される。

【００１５】

【課題を解決するための手段】本発明の第１の態様によ
れば、マルチチャネルアーキテクチャは、中央マスタク
ロック信号を発生するための中央マスタクロック発生器
と、デバイスの入力または出力に接続可能な複数のチャ
ネルを備えている。マルチチャネルアーキテクチャは、
さらに、複数のチャネルのそれぞれのチャネルに割り当
てられて、中央マスタクロック信号を受信し、中央マス
タクロック信号からチャネルクロック信号を発生するチ
ャネルマスタクロック手段を備えている。

【００１６】本発明によるマルチチャネルアーキテクチ
ャによれば、例えば、あるチャネルにおいては連続クロ
ック信号を加えるが、一方では、例えば、ＤＵＴをテス
トするための基準として新たなタイミングエッジを受信
するために、他のチャネルのクロック信号を変更するこ
とが可能になるといったように、他のチャネルとは無関
係に、一つのチャネル毎に、クロック信号を供給するこ
とが可能になる。

【００１７】それぞれのチャネルにおけるチャネルクロ
ック信号の発生は、他のテスタチャネルとは関係なく、
チャネルクロック信号を個別に発生するためのチャネル
選択手段をそれぞれ設けることによって行うことが望ま
しい。チャネル選択手段は、テスタ内において中央制御
を施されるのが望ましい。

【００１８】本発明の第２の態様によれば、本発明によ
って、例えば、１つ以上の異なるＤＵＴの同時並列テス
トを実施するための、マルチサイトアーキテクチャを実
装することがさらに可能になる。これは、それぞれのサ
イトについて事前に定義された設定に従って、それぞれ
のチャネルのチャネルクロックを修正するためのサイト
信号、及び、それぞれのチャネルについて事前に定義さ
れた設定に従って、それぞれのチャネルのチャネルクロ
ックを修正するためのチャネル信号を供給することによ
って実施される。さらに、チャネルマスタクロック手段
に結合されて、サイト選択信号及びチャネル選択信号を
受信し、そのサイト選択信号及びチャネル選択信号によ
ってチャネルクロックの発生を制御するための制御手段
も用いられる。

【００１９】マルチチャネルアーキテクチャにおいて
は、チャネルマスタクロック手段は、それぞれのチャネ
ル用に、中央マスタクロック信号から基準信号を発生す
るための手段から構成されるのが望ましい。

【００２０】マルチチャネルアーキテクチャは、テスタ
装置において使用することが可能であるが、ＩＣテスタ
に使用するのが望ましい。

【００２１】添付した図と関連して考察するならば、本
発明の他の目的及び付随する多くの利点が、以下の詳細
な説明を参照することによって、容易に認識され、より
良く理解されるであろう。

【００２２】

【発明の実施の形態】以下では、テスタアーキテクチャ
の例について、本発明の詳細な説明を行う。しかし、本
発明がテスタアーキテクチャに制限されるものではな
く、任意のマルチチャネルアーキテクチャに適用するこ
とができるのは明白である。

【００２３】図２及び３には、複数のテスタチャネル２
０ａａ．．２０ｚｚのそれぞれに対して連続クロックを
サポートする、本発明によるテスタアーキテクチャの第
１の実施例が示されている。テスタ１０は、中央マスタ
クロック信号２００を発生するための中央マスタクロッ
ク発生器４０を備えている。本発明によれば、中央マス
タクロック信号２００は、ゲートされずに、複数のテス
タチャネル２０ａａ．．２０ｚｚの少なくとも１つに、
望ましくは、複数のテスタチャネル２０ａａ．．２０ｚ
ｚのそれぞれに分配される。簡略化のため、今後の説明
では、テスタチャネル２０ａａ．．２０ｚｚの任意の１
つについて、中央マスタクロック信号２００の分散ゲー
ティングが示される。しかし、中央マスタクロック信号
２００の分散ゲーティングが、テスタチャネル２０ａ
ａ．．２０ｚｚのうちのほんの少数のチャネルでしか実
行される可能性がないのも明らかである。

【００２４】図３には、複数のテスタチャネル２０ａ
ａ．．２０ｚｚの例として、テスタチャネル２０ａａ内
における連続クロックのサポートを担う内部構造が示さ
れている。いうまでもなく、それぞれの参照符号の後に
「ａａ」付けて表わされた各要素は、それぞれのテスタ
チャネル２０ａａにおける個別の要素であり、テスタチ
ャネル２０ｂｂ．．２０ｚｚの他のそれぞれのチャネル
に相応じて（それぞれの参照符号の後に「ｂｂ」．．
「ｚｚ」を付けて）示される。

【００２５】テスタチャネル２０ａａは、それぞれのチ
ャネルセクタ８０ａａ、それぞれのタイミング発生器３
０ａａ、及び、それぞれのチャネルエンコーダ９０ａａ
を備えている。チャネルセレクタ８０ａａは、中央マス
タクロック信号２００及び中央クロックイネーブル信号
２２０を受信する。中央クロックイネーブル信号２２０
は、例えば、チャネル信号（本発明の実施例において
は、チャネル連続クロック選択設定信号）２７０ａａが
アクティブである間は、認定されたチャネルクロックイ
ネーブル信号２２０ａａを真に保つチャネル制御手段
（本発明の実施例においては、（ＯＲ）ゲート）１２０
ａａによって認定される。こうして、認定されたチャネ
ルの認定されたクロックイネーブル信号２２０ａａは、
中央マスタクロックゲート５０が図１のアーキテクチャ
において制御されるのと、実質的に同様の方法で制御す
ることが可能な、チャネルマスタクロック手段（ここで
は、チャネルマスタクロックゲート）１５０ａａを制御
する。チャネルマスタクロックゲート１５０ａａ及び中
央マスタクロックゲート５０は、機能的に同一にするこ
とが可能である。チャネルマスタクロックゲート１５０
ａａは、チャネルクロック信号（本発明の実施例におい
ては、ゲートされたチャネルマスタクロック信号）２１
０ａａをタイミング発生器３０ａａに対して出力する。

【００２６】チャネルマスタクロックゲート１５０ａａ
は、タイミング発生器３０ａａを駆動するが、それは、
機能的に図１のタイミング発生器３０ａａ．．３０ｚｚ
と同じにすることが可能であって、やはり、図１のアー
キテクチャの場合と実質的に同じ方法で、認定されたチ
ャネルクロックイネーブル信号２２０ａａによって制御
される。タイミング発生器３０ａａは、チャネル変更可
能信号２３０ａａをチャネルエンコーダ９０ａａに対し
て出力する。

【００２７】チャネルエンコーダ９０ａａにおいて、チ
ャネル変更可能信号２３０ａａは、例えば、チャネル連
続クロック選択設定信号２７０ａａがアクティブの間
は、認定されたチャネル変更可能信号２３０ａａ’を真
に保つ、もう１つの（ＯＲ）ゲート１３０ａａによって
認定される。認定されたチャネル変更可能信号２３０ａ
ａ’は、次に、例えば、ワイヤード-アンド接続を使用
して、全てのテスタチャネル２０ａａ．．２０ｚｚから
累算される中央変更可能信号２３０に加算される。

【００２８】テスタ１０が始動するとき、または、エッ
ジ位置の再プログラミングが要求される場合において
は、ゲートされたチャネルマスタクロック信号２１０ｉ
ｉの新たな第１の立ち上がりエッジを発生すべき、複数
のテスタチャネル２０ａａ．．２０ｚｚの各個別のテス
タチャネル２０ｉｉ（ｉｉは参照符ａａ．．ｚｚの任意
の１つとすることが可能である）は、累算される中央変
更可能信号２３０に対して、それぞれの認定されたチャ
ネル変更可能信号２３０ｉｉ’を送り出す。累算された
中央変更可能信号２３０は、タイミング変更回路６０に
送られ、そこから、中央クロックイネーブル信号２２０
が再び、複数のテスタチャネル２０ａａ．．２０ｚｚに
送られる。それぞれのチャネル連続クロック選択設定信
号２７０ｉｉが非活性化される、複数のテスタチャネル
２０ａａ．．２０ｚｚの個々のテスタチャネル２０ｉｉ
においては、中央マスタクロック信号２００が、それぞ
れのチャネルマスタクロックゲート１５０ｉｉによって
ゲートされて、それぞれのゲートされたチャネルマスタ
クロック信号２１０ｉｉになる。ゲートされたチャネル
マスタクロック信号２１０ｉｉは、次に、それぞれのタ
イミング発生器３０ｉｉに加えられ、最終的には、タイ
ミング発生器３０ｉｉによって、チャネル変更可能信号
２３０ｉｉが除去される。次に、タイミング変更回路６
０は、それぞれのチャネル連続クロック選択設定信号２
７０ｉｉと連係した中央クロックイネーブル信号２２０
によって、ゲートされたチャネルマスタクロック信号２
１０ｉｉを再始動する。こうして、ゲートされたチャネ
ルマスタクロック信号２１０ｉｉの新たな第１の立ち上
がりエッジが、タイミング発生器３０ｉｉの新たな基準
として発生する。

【００２９】各個別のテスタチャネル２０ｉｉにおい
て、中央マスタクロック信号２００のゲーティング、従
って、ゲートされたチャネルマスタクロック信号２１０
ｉｉの新たな第１の立ち上がりエッジの発生を、それぞ
れのチャネル連続クロック選択設定信号２７０ｉｉによ
ってこのように制御することによって、それぞれのテス
タチャネル２０ｉｉ内におけるクロック信号を、それぞ
れのチャネルマスタクロックゲート１５０ｉｉによっ
て、連続して加えるか、あるいは、ゲートするかの制御
をすることが可能になる。複数のテスタチャネル２０ａ
ａ．．２０ｚｚの各々に対するチャネル連続クロック選
択設定信号２７０ｉｉのそれぞれの設定は、当該技術に
おいて既知の適合する回路（図示されていない）によっ
て制御することが可能である。

【００３０】テスタ１０の始動時には、複数のテスタチ
ャネル２０ａａ．．２０ｚｚのそれぞれにおいて、ゲー
トされたチャネルマスタクロック信号２１０ｉｉの第１
の立ち上がりエッジを同時に得るため、それぞれのチャ
ネル連続クロック選択設定信号２７０ｉｉを活性化する
のが望ましい。

【００３１】図２および３の実施例によれば、それぞれ
のチャネル連続クロック選択設定信号２７０ｉｉを、そ
れぞれ設定することによって、複数のテスタチャネル２
０ａａ．．２０ｚｚのそれぞれにおける中央マスタクロ
ック信号２００（従って、ゲートされたチャネルマスタ
クロック信号２１０ｉｉ）を連続して持続するか、ある
いは、エッジ位置を独立して再プログラムすることが可
能になる。例えば、いくつかのチャネルにＰＬＬが用い
られる場合、それらのチャネル内のクロック信号は、連
続して持続することが可能であり、従って、他のピンに
対するタイミング変更シーケンスの間、ＰＬＬはロック
状態に保持される。

【００３２】図４及び５には、テスタ１０のマルチサイ
トへの適用をさらに可能にする、本発明によるテスタア
ーキテクチャの第２の実施例を示している。テスタチャ
ネル２０ａａ．．２０ｚｚは、ピンライン３００ａ
ａ．．３００ｚｚのそれぞれを介して１つ以上の個々の
ＤＵＴ ７０ａ．．７０ｚに接続される。図４に示すよ
うに、１つ以上の個々のＤＵＴ ７０ａａ．．７０ｚを
独立して並列にテストを実施することが可能であり、例
えば、ＤＵＴ ７０ａは、ピンライン３００ａａ及び３
００ｂｂで受信して、ピンライン３００ｂｂ及び３００
ｄｄで出力し、ＤＵＴ ７０ｚは、ピンライン３００ｃ
ｃで受信して、ピンライン３００ｚｚで出力する。

【００３３】テスタ１０の個々のサイトｉは、ピンライ
ン３００ａａ．．３００ｚｚのそれぞれのピンラインの
一つを介して、１つ以上ある個々のＤＵＴ ７０ａ．．
７０ｚの１つに接続されたテスタチャネル２０ａａ．．
２０ｚｚのそれぞれのテスタチャネルによって定義さ
れ、決定される。マルチサイト用途では、従って、テス
タ１０が１つ以上の個別サイトをサポートできるという
ことになる。しかし、いうまでもなく、ＤＵＴの数だけ
ではなく、一つのＤＵＴに接続されるピンラインの数
も、ピンライン３００ａａ．．３００ｚｚの総数による
制限だけは受けることになる。さらに、ＤＵＴ ７０
ａ．．７０ｚは、それぞれのピンライン３００ａａ．．
３００ｚｚに対し任意の順序に配列することが可能であ
る。

【００３４】図４のマルチサイトアーキテクチャには、
複数のタイミング変更回路６０ａ．．６０ｚが示されて
おり、１つのタイミング変更回路６０ｉ（ｉは参照符
ａ．．ｚの任意の１つとすることが可能である）が１つ
以上ある個々のＤＵＴ ７０ａ．．７０ｚのうちの１つ
のＤＵＴ ７０ｉに割り当てられている。複数のタイミ
ング変更回路６０ａ．．６０ｚは、タイミング変更回路
６０と実質的に同じとすることが可能である。各タイミ
ング変更回路６０ｉは、それぞれのサイト信号（本発明
の実施例においては、サイトクロックイネーブル信号）
２２０ｉをサイトアキュムレータ６２に加え、そこで、
受信した複数のサイトクロックイネーブル信号２２０
ａ．．２２０ｚを累算して、以下では、クロックイネー
ブルバス２２０として参照する、累算された中央クロッ
クイネーブル信号２２０を生じる。クロックイネーブル
バス２２０は、テスタチャネル２０ａａ．．２０ｚｚの
各チャネル内におけるそれぞれのチャネルセレクタ８０
ａａ．．８０ｚｚに接続される。

【００３５】図５には、複数のテスタチャネル２０ａ
ａ．．２０ｚｚの一例として、テスタチャネル２０ａａ
内のマルチサイトへの適用における連続クロックのサポ
ートを担う内部構造が示されている。チャネルセレクタ
８０ａａは、マルチプレクサ１００ａａとすることが可
能なサイト選択手段１００ａａを用いて、サイト選択設
定信号２６０ａａに従って、クロックイネーブルバス２
２０から受信した複数のサイトクロックイネーブル信号
２２０ａ．．２２０ｚから対応するサイトクロックイネ
ーブル信号２２０ｉを抽出する。次に、こうして受信し
たチャネルクロックイネーブル信号２２０ａａ’が、例
えば、チャネル連続クロック選択設定信号２７０ａａが
活性化している間、認定されたチャネルクロックイネー
ブル信号２２０ａａを真に保つ（ＯＲ）ゲート１２０ａ
ａによって認定される。認定されたチャネルクロックイ
ネーブル信号２２０ａａによって、ゲートされたチャネ
ルマスタクロック信号２１０ａａを出力する、チャネル
マスタクロックゲート１５０ａａが制御される。

【００３６】チャネルエンコーダ９０ａａにおいては、
チャネル変更可能信号２３０ａａは、例えば、チャネル
連続クロック選択設定信号２７０ａａが活性化している
間、認定されたチャネル変更可能信号２３０ａａ’を真
に保つ（ＯＲ）ゲート１３０ａａによって認定される。
この信号は、次に、デマルチプレクサ１１０ａａとする
ことが可能なサイトエンコーダ１１０ａａを用いて、サ
イト選択設定信号２６０ａａに従って、中央変更可能信
号（ここでは、変更可能バス）２３０上の適正な位置に
出力される。

【００３７】変更可能バス２３０は、例えば、ワイヤー
ド-アンド接続を利用して、サイトクロックイネーブル
信号２２０ａ．．２２０ｚの１つに対応する、テスタチ
ャネル２０ａａ．．２０ｚｚのチャネルエンコーダ９０
ａａ．．９０ｚｚのそれぞれの認定されたチャネル変更
可能信号２３０ａａ’．．２３０ｚｚ’を累算する。サ
イトディストリビュータ６１は、複数のタイミング変更
回路６０ａ．．６０ｚの各タイミング変更回路６０ｉ用
に、複数のサイト変更可能信号２３０ａ．．２３０ｚか
ら、それに対応するサイト変更可能信号２３０ｉを選択
する。

【００３８】それぞれのサイトｉに対する（従って、そ
れぞれのＤＵＴｉに対する）それぞれのテスタチャネル
２０ａａ．．２０ｚｚの割り当ては、１つのサイトｉに
対して所定の数のテスタチャネル２０ａａ．．２０ｚｚ
を割り当てるやり方で、定めることが可能である。しか
し、望ましい実施例の場合、１つのサイトｉに割り当て
られるテスタチャネル２０ａａ．．２０ｚｚの数は、各
テスタチャネル２０ｉｉにおける、それぞれのサイト選
択設定信号２６０ｉｉによって制御され、決定される。
各サイトｉ及び複数のテスタチャネル２０ａａ．．２０
ｚｚの各チャネルのサイト選択設定信号２６０ｉｉのそ
れぞれの設定は、当該技術において既知の適合する回路
（図示していない）によって制御可能である。

【００３９】それぞれのサイトｉに割り当てられるそれ
ぞれのテスタチャネル２０ａａ．．２０ｚｚは、チャネ
ルエンコーダ９０ａａ．．９０ｚｚを介して、変更可能
バス２３０上に、対応するサイト変更可能信号２３０ｉ
を活性化させることが可能である。サイト変更可能信号
２３０ｉは、サイトディストリビュータ６１によって、
サイト変更可能信号２３０ａ．．２３０ｚのそれぞれと
して、複数のタイミング変更回路６０ａ．．６０ｚのそ
れぞれに送られ、この結果、複数のサイトクロックイネ
ーブル信号２２０ａ．．２２０ｚのそれぞれ、サイトア
キュムレータ６２、クロックイネーブルバス２２０、及
び、チャネルセレクタ８０ａａ．．８０ｚｚのそれぞれ
を介して、ゲートされたチャネルマスタクロック信号２
１０ａａ．．２１０ｚｚのそれぞれが無効になる。この
サイトｉにおけるテスタチャネルの再プログラミングが
完了すると、複数のタイミング変更回路６０ａ．．６０
ｚのそれぞれによって、それぞれの変更可能信号が非活
性化されて、それぞれのマスタクロックがオンに戻され
る。他のサイトのテスタチャネルは、それらの個々のタ
イミング変更回路が活性化されなかったので、妨害を受
けることなく、継続して動作状態を保つ。

【００４０】チャネル連続クロック選択設定信号２７０
ｉｉによって、あるテスタチャネル２０ｉｉ用の連続ク
ロックが選択されると、認定されたチャネルクロックイ
ネーブル信号２２０ｉｉが（ＯＲ）ゲート１２０ｉｉに
よって阻止されるため、もはや、認定されたチャネルク
ロックイネーブル信号２２０ｉｉによっては、テスタチ
ャネル２０ｉｉのゲートされたチャネルマスタクロック
２１０ｉｉを停止することができないので、そのテスタ
チャネル２０ｉｉがタイミング変更シーケンスに関与す
ることはもはやない。同じ理由により、タイミング発生
器３０ｉｉが再プログラミングされることはなく、（Ｏ
Ｒ）ゲート１３０ｉｉにより、チャネル変更可能信号２
３０ｉｉはアクティブに保たれるので、テスタチャネル
２０ｉｉは、同じサイトｉの他のテスタチャネルがタイ
ミング変更シーケンスを実施するのを阻止することはで
きない。連続クロックが選択解除されると、（ＯＲ）ゲ
ート１２０ｉｉ及び１３０ｉｉが透過的になり、従っ
て、その動作に影響しなくなる。

【００４１】クロックイネーブルバス２２０及び変更可
能バス２３０、及び、それらを取り扱うそれぞれの機能
ブロック６１、６２、１００、１１０を様々な方法で実
現できる。それらのバスを実現するいくつかのアプロー
チは結合することも可能である。

【００４２】図６及び７には、クロックイネーブルバス
２２０及び変更可能バス２３０が、サイトｉ当たり単一
の信号ラインである、実際の物理ワイヤから構成される
実施例が示されている。サイトディストリビュータ６１
は、従って、バススプリッタ３２０とすることが可能で
あり、サイトアキュムレータ６２は、バスジャンクショ
ン３３０に簡略化することが可能である。サイト選択手
段１００ａａは、単純なｎ入力マルチプレクサ１００ａ
ａとし、サイトエンコーダ１１０ａａは、ｎ出力デマル
チプレクサとすることが可能である。この実施は簡単で
あり、タイミング変更の実行速度には影響を与えない。
しかし、システム全体にわたって経路を定めることが必
要な、広いバスが要求される可能性がある。

【００４３】図８には、サイトｉ毎のタイミング変更
が、クロックイネーブルバス２２０及び変更可能バス２
３０上の時間多重化によって行われる別の実施例が示さ
れている。従って、この実施例の場合、クロックイネー
ブルバス２２０及び変更可能バス２３０は、単一の組を
なす信号ラインとすることが可能であり、今後は、中央
クロックイネーブル信号２２０及び変更可能信号２３０
として表す。サイトディストリビュータ６１及びサイト
アキュムレータ６２はもはや不要であり、やはり、時間
多重化ができるので、一つのタイミング変更回路６０’
のみが必要となる。ただし、サイト選択手段１００ａａ
及びサイトエンコーダ１１０ａａは、時間多重化を実施
し、処理するので、より複雑になる。

【００４４】図９に、図８の実施例による時間多重化の
実装例を示す。図１０は、図９の実装例に関するタイミ
ング図である。しかし、いうまでもなく、当該技術にお
いて既知の他の時間多重化の実装例を適用することも可
能である。

【００４５】いずれにしろ、時間多重化を構築するため
には、それぞれのサイトｉに対して、中央クロックイネ
ーブル信号２２０及び中央変更可能信号２３０にタイム
スロットを割り当てるクロックを発生することが必要に
なる。この転送クロックは、中央において、クロックデ
ィバイダ１６０によって、中央転送クロック２４０とし
て、さらに、チャネルクロックディバイダ１６０ａ
ａ．．１６０ｚｚによって、テスタチャネル２０ａ
ａ．．２０ｚｚのそれぞれに分散されるチャネル転送ク
ロック５００ａａ．．５００ｚｚとして、（ゲートされ
ない）中央マスタクロック信号２００から生成されるの
が望ましい。チャネルクロックディバイダ１６０ａ
ａ．．１６０ｚｚは、機能的に中央クロックディバイダ
１６０と同じにすることが可能である。

【００４６】中央転送クロック２４０及びチャネル転送
クロック５００ａａ．．５００ｚｚは、全て同じ周期に
なるように発生するが、チャネル転送クロック５００ａ
ａ．．５００ｚｚは、中央転送クロック２４０に対し
て、その周期の約３／４だけ遅延させることが望まし
い。これによって、テスタチャネル２０ａａ．．２０ｚ
ｚから中央資源までのデータ累算時間として、チャネル
転送クロック５００ａａ．．５００ｚｚの立ち下がりエ
ッジから中央転送クロック２４０の立ち上がりエッジま
での時間が、１．５周期から選択された遅延を引いた時
間になり、中央資源からテスタチャネル２０ａａ．．２
０ｚｚまでのデータ分散時間として、中央転送クロック
２４０の立ち上がりエッジからチャネル転送クロック５
００ａａ．．５００ｚｚの立ち上がりエッジまでの時間
が、選択された遅延になる。こうして、累算時間と分散
時間の和を１．５で割った値以上の周期、すなわち、換
言すれば、累算時間＋分散時間＞１・５＊周期を選択す
ることによって、累算時間及び分散時間の最適な考慮が
可能になる。従って、遅延が周期のほぼ５５％〜９５％
の間にある場合、遅延は分散時間として選択することが
可能になる（図１０の参照符号２４０と５００ａａとの
関係についても比較されたい）。

【００４７】タイミング変更回路６０’において、中央
クロックイネーブル信号２２０は、中央転送クロック２
４０の各立ち上がりエッジ毎に更新され、このクロック
の周期毎に１つのサイトｉに必要な処理が実施される
（図１０の参照符号２２０についても比較されたい）。

【００４８】テスタチャネル２０ａａ．．２０ｚｚの任
意のテスタチャネル２０ｉｉの一例としてのテスタチャ
ネル２０ａａにおいて、サイトカウンタ４１０ａａは、
チャネル転送クロック５００ａａの立ち上がりエッジ毎
に、最初のサイトａから初めて、最後のサイトｚまでカ
ウントし、さらに、再び最初のサイトからやり直すこと
によって、全てのテスタチャネル２０ａａ．．２０ｚｚ
にプログラムされているサイトパラメータ２８０ｉｉ
（図９におけるサイトパラメータ２８０ｉｉ）によって
指定される、現在アクティブなサイトｉを常に把握して
いる。サイトパラメータ２８０ａａ．．２８０ｚｚは、
全て、同じ値にセットされており、処理すべきサイト番
号を判定する手段である。サイト選択設定信号（ここで
は、チャネルサイト番号）２６０ａａ．．２６０ｚｚ
は、テスタチャネル２０ａａ．．２０ｚｚに対して、そ
れらが定義されたサイトｉのうちのどれに属するかを指
示するために用いられる。サイトカウンタ４１０ａａに
よって、アクティブサイト番号５１０ａａが出力され、
次に、サイト識別器４２０ａａによってチャネルサイト
番号２６０ａａと比較される。アクティブサイト番号５
１０ａａがチャネルサイト番号２６０ａａに等しい場
合、サイトトーク信号５２０ａａが、チャネル転送クロ
ック５００ａａのそのサイクル（サイクルは立ち上がり
エッジから立ち上がりエッジまでを意味するものとす
る）について、活性化され、チャネル転送クロック５０
０ａａによって刻時される２ステージパイプライン４３
０ａａによって遅延されて、サイトリスン信号５２０ａ
ａ”が、２サイクル後の転送クロックサイクルについ
て、活性化される。

【００４９】サイトトーク信号５２０ａａが非活性化し
ている間、認定されたサイトチャネル変更可能信号２３
０ａａ”は、インバータ４４０ａａ及び（ＯＲ）ゲート
１９０ａａによってハイレベルに保たれるので、ワイヤ
ード-アンドされた中央変更可能信号２３０は妨害され
ない。しかし、サイトトーク信号５２０ａａが活性化し
ている間は、認定されたチャネル変更可能信号２３０ａ
ａ’は、（ＯＲ）ゲート１９０ａａを通過し、その後に
出力することが可能になる。認定されたサイトチャネル
変更可能信号２３０ａａ”は、インバータ４４０ａａを
介して、チャネル転送クロック５００ａａの立ち下がり
エッジに応答して、フリップフロップ１１０ａａとする
ことが可能なサイトエンコーダ１１０ａａによって、中
央変更可能信号２３０に加えられる。

【００５０】中央クロックイネーブル信号２２０は、サ
イト選択手段（ここでは、サイトエンコーダ）１００ａ
ａによって、チャネル転送クロック５００ａａの立ち上
がりエッジで、定期的にサンプリングされる。サイトリ
スン信号５２０ａａ”がアクティブでない場合は、チャ
ネルクロックイネーブル信号２２０ａａ’は、（ＯＲ）
ゲート１７０ａａによってハイレベルに保たれるので、
中央クロックイネーブル信号２２０上の他のサイトｉに
関するデータは、このテスタチャネル２０ａａには影響
を及ぼさない。しかし、サイトリスン信号５２０ａａが
アクティブのときは、サンプリングされたチャネルクロ
ックイネーブル信号２２０ａａ”は、（ＯＲ）ゲート１
７０ａａを通過して、チャネルマスタクロックゲート１
５０ａａ及びタイミング発生器３０ａａを制御すること
ができる。

【００５１】テスタチャネル２０ａａ（任意のテスタチ
ャネル２０ｉｉの一例として）がそのタイミングを変更
する用意ができているある場合は、タイミング発生器３
０ａａは、チャネル変更可能信号２３０ａａを出力す
る。サイトトーク信号５２０ａａがアクティブになる毎
に、このサイトｉの全チャネルｉｉが、それぞれのチャ
ネル変更可能信号２３０ｉｉを同様に活性化するまで、
チャネル変更可能信号２３０ａａは、チャネル転送クロ
ック５００ａａの立ち下がりエッジで、中央変更可能信
号２３０に加えられる。こうなったときは、中央変更可
能信号２３０は、このサイクルについてハイレベルにな
る。タイミング変更回路６０’は、中央転送クロック２
４０の次の立ち上がりエッジで、１サイクルの間、中央
クロックイネーブル信号２２０を停止して反応する。チ
ャネル転送クロック５００ａａの次の立ち上がりエッジ
で、そのサンプリングを行い、この時点において、サイ
トリスン信号５２０ａａ”はアクティブであるため、認
定されたチャネルクロックイネーブル信号２２０ａａは
非活性化する。こうして、このサイクルについて、ゲー
トされたチャネルマスタクロック信号２１０ａａは停止
し、タイミング発生器３０ａａに対して、新たなタイミ
ングのプログラミングを起動する指示が出され、チャネ
ル変更可能信号２３０ａａは停止する。チャネル転送ク
ロック５００ａａの次の立ち上がりエッジで、サイトリ
スン信号５２０ａａ”は、非活性化状態になって、その
チャネルのゲートされたマスタクロック信号２１０ａａ
が再び許可される。

【００５２】この実施例の利点は、インターフェイスが
限定されていることと、殆ど任意のサイト数ｉに対応で
きることである。

【００５３】いうまでもなく、本発明の実施に用いられ
る論理は、上記例において示された論理に制限されるも
のではない。すなわち、ＯＲゲート（例えば、ＯＲゲー
ト１２０、１３０、１９０、または、１７０）の代わり
に、ＡＮＤゲートまたは他の論理ゲートを利用すること
も可能であり、その結果、それに応じたそれぞれの論理
信号及び素子を採用しなければならないのは明らかであ
る。

【００５４】

【発明の効果】本発明によるマルチチャネルアーキテク
チャによれば、例えば、あるチャネルにおいては連続ク
ロック信号を加えるが、一方では、例えば、ＤＵＴをテ
ストするための基準として新たなタイミングエッジを受
信するために、他のチャネルのクロック信号を変更する
ことが可能になるといったように、他のチャネルとは無
関係に、一つのチャネル毎に、クロック信号を供給する
ことが可能になる。

【００５５】また、例えば、１つ以上の異なるＤＵＴの
同時並列テストを実施するための、マルチサイトアーキ
テクチャを実装することもさらに可能になる。

【００５６】さらに、本発明によれば、限られたインタ
ーフェースで、殆ど任意の数のサイト数に対応すること
が可能な、マルチチャネルアーキテクチャを構成するこ
とができる。

【００５７】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。

【００５８】１．中央マスタクロック信号（２００）を
発生するための中央マスタクロック発生器（４０）と、
デバイス（７０）の入力または出力と接続可能な複数の
チャネル（２０ａａ．．２０ｚｚ）と、前記複数のチャ
ネル（２０ａａ．．２０ｚｚ）のそれぞれのチャネル
（２０ａａ）に割り当てられて、前記中央マスタクロッ
ク信号（２００）を受信し、前記中央マスタクロック信
号（２００）からチャネルクロック信号（２１０ａａ）
を発生するためのチャネルマスタクロック手段（１５０
ａａ）とからなるマルチチャネルアーキテクチャ（１
０）。

【００５９】２．前記複数のチャネル（２０ａａ．．２
０ｚｚ）が、複数のデバイス（７０ａ．．７０ｚ）の入
力または出力に接続可能であり、これによって、前記複
数のデバイス（７０ａ．．７０ｚ）の１つに接続される
前記チャネル（２０ａａ．．２０ｚｚ）が、それぞれ１
つのサイトを形成するようになされたマルチチャネルア
ーキテクチャ（１０）であって、さらに、それぞれのサ
イトについて、事前になされた設定に従って、前記それ
ぞれのチャネル（２０ａａ）の前記チャネルクロック信
号（２１０ａａ）を修正するためのサイト信号（２２０
ｉ）と、前記それぞれのチャネル（２０ａａ）につい
て、事前になされた設定に従って、前記それぞれのチャ
ネル（２０ａａ）の前記チャネルクロック信号（２１０
ａａ）を修正するためのチャネル信号（２７０ａａ）
と、前記チャネルマスタクロック手段（１５０ａａ）に
結合されて、前記サイト信号（２２０ｉ）及び前記チャ
ネル信号（２７０ａａ）を受信し、前記サイト信号（２
２０ｉ）及び前記チャネル信号（２７０ａａ）によって
前記チャネルクロック信号（２１０ａａ）の発生を制御
するためのチャネル制御手段（１２０ａａ）とからなる
上項１に記載のマルチチャネルアーキテクチャ（１
０）。

【００６０】３．前記サイト信号（２２０ｉ）の優先順
位が、前記チャネル信号（２７０ａａ）より低いことか
らなる上項２に記載のマルチチャネルアーキテクチャ
（１０）。

【００６１】４．前記チャネルマスタクロック手段（１
５０ａａ）が、前記中央マスタクロック信号（２００）
から、前記それぞれのチャネル（２０ａａ）に対する前
記チャネルクロック信号（２１０ａａ）を、前記それぞ
れのチャネル（２０ａａ）の基準信号として発生するた
めの手段を備えている上項１または２に記載のマルチチ
ャネルアーキテクチャ（１０）。

【００６２】５．前記複数のチャネル（２０ａａ．．２
０ｚｚ）に加えられるクロック変更信号（２２０）を発
生して、前記それぞれのチャネルクロック信号（２１０
ｉｉ）の変更を開始させるためのタイミング変更手段
（６０）を備え、前記複数のチャネル（２０ａａ．．２
０ｚｚ）が、前記それぞれのチャネル（２０ａａ）を選
択して、前記それぞれのチャネルクロック信号（２１０
ａａ）を変更するためのチャネル制御手段（１２０ａ
ａ）を、さらに備えていることからなる上項１に記載の
マルチチャネルアーキテクチャ。

【００６３】６．各サイトのそれぞれに対する前記サイ
ト信号（２２０ｉ）を発生するための少なくとも１つの
前記タイミング変更手段（６０）を備えており、前記そ
れぞれのサイト信号（２２０ｉ）は、前記サイトの前記
それぞれのチャネル（２０ａａ．．２０ｚｚ）に加えら
れて、前記サイトにおける前記それぞれのチャネルクロ
ック信号（２１０ｉｉ）の変更を開始することから成る
マルチチャネルアーキテクチャであって、前記複数のチ
ャネル（２０ａａ．．２０ｚｚ）が、さらに、前記チャ
ネル（２０ａａ）に対して、前記それぞれのサイト信号
（２２０ａａ’すなわち２２０ａ）を選択し、前記サイ
トにおける前記それぞれのチャネルクロック信号（２１
０ａａ）を変更するためのサイト選択手段（１００ａ
ａ）と、前記チャネル信号（２７０ａａ）によって前記
それぞれのチャネル（２０ａａ）を選択し、前記それぞ
れのチャネルクロック信号（２１０ａａ）を変更するた
めのチャネル制御手段（１２０ａａ）とを備えているこ
とから、さらになる上項２に記載のマルチチャネルアー
キテクチャ（１０）。

【００６４】７．上項１または２に記載のマルチチャネ
ルアーキテクチャ（１０）をテスタ装置において、望ま
しくは、ＩＣテスタ装置において使用すること。

【００６５】８．前記マルチチャネルアーキテクチャ
（１０）においてクロック信号を発生するための方法で
あって、前記中央マスタクロック信号（２００）を発生
するステップと、前記マルチチャネルアーキテクチャ
（１０）内の前記複数のチャネル（２０ａａ．．２０ｚ
ｚ）のうちの前記１つのチャネル（２０ａａ）によっ
て、前記中央マスタクロック信号（２００）を受信する
ステップと、そして、前記それぞれのチャネル（２０ａ
ａ）に対して、前記中央マスタクロック信号（２００）
から、前記チャネルクロック信号（２１０ａａ）を発生
するステップとからなる方法。

【００６６】９．前記それぞれのチャネル（２０ａａ）
に対する、前記チャネルクロック信号（２１０ａａ）
を、前記それぞれのチャネル（２０ａａ）に対する、前
記基準信号とするステップをさらに含む上項８に記載の
方法。

【図面の簡単な説明】

【図１】当該技術において既知のピン当たり１テスタア
ーキテクチャを示す図である。

【図２】連続クロックをサポートする、本発明によるテ
スタアーキテクチャの第１の実施例を示す図である。

【図３】連続クロックをサポートする、本発明によるテ
スタアーキテクチャの第１の実施例を示す図である。

【図４】マルチサイトへの適用を、さらに可能にする、
本発明によるテスタアーキテクチャの第２の実施例を示
す図である。

【図５】マルチサイトへの適用を、さらに可能にする、
本発明によるテスタアーキテクチャの第２の実施例を示
す図である。

【図６】図４及び５によるマルチサイトテスタアーキテ
クチャの実施例を示す図である。

【図７】図４及び５によるマルチサイトテスタアーキテ
クチャの実施例を示す図である。

【図８】時間多重化を利用した、図４及び５によるマル
チサイトアーキテクチャの別の実施例を示す図である。

【図９】図８によるマルチサイトテスタアーキテクチャ
内における時間多重化の実施例を示す図である。

【図１０】図９の例に関するタイミング図を示す図であ
る。

【符号の説明】

１０ マルチチャネルアーキテクチャ ２０ａａ〜２０ｚｚ チャネル ４０ 中央マスタクロック発生器 ７０ デバイス（ＤＵＴ） １５０ａａ チャネルマスタクロック手段 ２００ 中央マスタクロック信号 ２１０ａａ チャネルクロック信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】中央マスタクロック信号（２００）を発生
   するための中央マスタクロック発生器（４０）と、 デバイス（７０）の入力または出力と接続可能な複数の
   チャネル（２０ａａ．．２０ｚｚ）と、 前記複数のチャネル（２０ａａ．．２０ｚｚ）のそれぞ
   れのチャネル（２０ａａ）に割り当てられて、前記中央
   マスタクロック信号（２００）を受信し、前記中央マス
   タクロック信号（２００）からチャネルクロック信号
   （２１０ａａ）を発生するためのチャネルマスタクロッ
   ク手段（１５０ａａ）とからなるマルチチャネルアーキ
   テクチャ（１０）。