JPH11234113A - 半導体装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 組合せ回路の遅延値の測定とその対応を図る
ことにより、回路の誤動作を防止し、動作速度の高速化
と回路数の削減を図る。 【解決手段】 クロックの周期で動作する経路のうち最
大の遅延を持つ回路の遅延情報を保持し、外部入力信号
をもとに内部の回路遅延を測定する遅延測定装置２０
と、外部入力クロック２１を入力して周期の異なるクロ
ックを生成し、遅延測定装置２０の遅延情報により、フ
リップフロップ２４Ａ，２４Ｂ，２４Ｃ間の組み合わせ
回路の遅延値に適した内部クロック２６を各フリップフ
ロップに供給するクロック補正装置２２と、入力クロッ
ク２１との同期出力が必要な外部出力信号に対して、ク
ロック補正装置２２から入力クロック２１に同期した出
力クロック３１と内部回路からの信号を入力し、入力ク
ロック２１に同期した出力信号３２の出力を行う出力装
置３０を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は高速度の信号処理が
必要な半導体装置に関するものである。

【０００２】

【従来の技術】以下、図面を参照しながら従来の半導体
装置について説明する。図２は従来の半導体装置の回路
構成を示すブロック図であり、図中、１は内部クロック
供給回路、２Ａ，２Ｂ，２Ｃはフリップフロップ、３
Ａ，３Ｂ，３Ｃは組み合わせ回路である。クロック供給
回路１は、装置外部から入力クロック４を入力し、この
入力クロック４の波形整形、分周及びバッファリングを
行ない、入力クロック４に対して予め設計された内部ク
ロック５をフリップフロップ２Ａ，２Ｂ，２Ｃに供給す
る。これらのフリップフロップ２Ａ，２Ｂ，２Ｃは組み
合わせ回路３Ａ，３Ｂ，３Ｃの出力８Ａ，８Ｂ，８Ｃを
入力とし、また、組み合わせ回路３Ａは半導体装置内の
他の回路からの出力７Ｃ，７Ｄを、組み合わせ回路３
Ｂ，３Ｃはフリップフロップ２Ａ，２Ｂの各出力６Ａ，
６Ｂ及び半導体装置内の他の回路からの出力７Ａ，７Ｂ
をそれぞれ入力とする。これら出力７Ａ，７Ｂ，７Ｃ，
７Ｄは１ビット若しくは複数のビット幅を持っている。
９は出力回路であり、内部クロックに同期して出力信号
１０を装置外部に出力する。

【０００３】

【発明が解決しようとする課題】しかしながら、このよ
うな構成では、各フリップフロップ２Ａ，２Ｂ，２Ｃは
予め決められた内部クロック５で動作するために、組み
合わせ回路３Ａ，３Ｂ，３Ｃは内部クロック５の周期に
対してフリップフロップ２Ａ，２Ｂ，２Ｃの必要なセッ
トアップ時間を加えて組み合わせ回路の最も遅延の大き
い経路を処理する必要があるにも拘らず、高速で動作す
る必要のある回路においては、内部クロック５の周期が
短くなるため、クロック周期に対する組み合わせ回路の
遅延の余裕度を十分に確保することが困難となり、これ
が回路の誤動作につながおそれがある。

【０００４】一方、拡散プロセスのパラメータ変動及び
ばらつきにより、組み合わせ回路の遅延値が変動するた
め、組み合わせ回路３Ａ，３Ｂ，３Ｃに使用できる回路
の段数を拡散プロセスのパラメータ変動及びばらつきの
最悪値に合わせて設計する必要があり、したがって、動
作クロックの高速化が設計、製造の上で困難となってい
る。また高速化を実現するにはフリップフロップ間の組
み合わせ回路を分割する必要があるため、フリップフロ
ップの数が増加し、その結果全体の回路規模が増加する
等、種々の問題点を有していた。

【０００５】本発明は上記従来の問題点を解決するもの
であり、予め設計された組合せ回路の遅延値の測定とそ
の対応を図ることにより、回路の誤動作を防止すると共
に、動作速度の高速化と回路数の削減を図り、そのコス
トダウンを可能とした半導体装置を提供することを目的
とする。

【０００６】

【課題を解決するための手段】本発明の半導体装置は、
組み合わせ回路とフリップフロップを有する半導体装置
であって、装置の内部回路におけるクロックの周期で動
作する必要のある経路のうち最大の遅延を持つ回路の遅
延情報を保持し、外部からの入力信号をもとに前記内部
回路の回路遅延を測定する遅延測定装置と、外部からの
クロックを入力して周期の異なるクロックを生成し、前
記遅延測定装置からの遅延情報と遅延測定結果により、
フリップフロップ間の組み合わせ回路の遅延値に適した
内部クロックをフリップフロップに供給するクロック補
正装置と、入力クロックとの同期出力が必要な外部出力
信号に対して、前記クロック補正装置から入力クロック
に同期したクロックと内部回路からの信号を入力し、入
力クロックに同期した信号出力を行う出力装置を備えた
ものである。

【０００７】この発明によれば、予め設計された回路の
回路遅延を自ら判定し、これに基づく回路の動作速度に
適した内部クロックでこの回路を動作させることができ
る。

【０００８】

【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照しながら説明する。

【０００９】図１は本発明の遅延自己補正半導体装置の
一実施の形態における回路構成を示すブロック図であ
り、図中、２０は回路の遅延値を測定する遅延測定装置
で、半導体装置外部からの入力クロック２１を入力し、
内部回路の実際の回路遅延を測定するものである。２２
は内部クロックを供給するクロック補正装置で、外部ク
ロック２１及び遅延測定装置２０からのクロック補正信
号２３を入力し、内部回路に対して動作クロックを生
成、供給する。２４Ａ，２４Ｂ，２４Ｃはフリップフロ
ップ、２５Ａ，２５Ｂ，２５Ｃは組み合わせ回路で、フ
リップフロップ２４Ａ，２４Ｂ，２４Ｃはクロック補正
装置２２からの出力である内部クロック２６を入力と
し、組み合わせ回路２５Ａ，２５Ｂ，２５Ｃの出力２７
Ａ，２７Ｂ，２７Ｃをデータ入力として動作する。

【００１０】組み合わせ回路２５Ａの入力は半導体装置
内の他の内部回路からの出力２８Ｃ，２８Ｄ、組み合わ
せ回路２５Ｂの入力はそれぞれ半導体装置内の他の内部
回路からの出力２８Ａ，フリップフロップ２４Ａの出力
２９Ａ、組み合わせ回路２５Ｃの入力はそれぞれ半導体
装置内の他の内部回路からの出力２８Ｂ，フリップフロ
ップ２４Ｂの出力２９Ｂである。なお、他の内部回路か
らの出力２８Ｃ，２８Ｄ，２８Ａ，２８Ｂはそれぞれ１
ビットまたは複数のビットで構成されている。

【００１１】３０は内部信号を半導体装置の外部へ出力
する出力装置で、内部クロック補正装置からの供給され
る出力を出力クロック３１として、またフリップフロッ
プ２４Ｃからの出力２９Ｃをデータ入力として出力信号
３２を出力する。

【００１２】以下その動作を説明するに、遅延測定装置
２０は、予め設計された組み合わせ回路２５Ａ，２５
Ｂ，２５Ｃのうち、回路の遅延が最も大きい組み合わせ
回路の遅延情報を保持している。遅延測定装置２０は、
外部からの入力クロック２１を入力して遅延測定装置内
部にある組み合わせ回路より回路の遅延を実際に測定し
て、半導体装置の固有の回路遅延値を求める。遅延測定
装置２０は測定した遅延値をもとに、最も遅延の大きい
組み合わせ回路が動作可能となるクロック周期をクロッ
ク補正装置２２へクロック補正信号２３として送出す
る。クロック補正装置２２はクロック補正信号２３に従
って外部クロックから内部のフリップフロップ２５Ａ，
２５Ｂ，２５Ｃへ供給する内部クロック２６を生成して
フリップフロップ２４Ａ，２４Ｂ，２４Ｃへ供給する。

【００１３】内部クロック２６は遅延測定装置２０及び
クロック補正装置２２によって補正された遅延の最も大
きい組み合わせ回路の動作速度に適したものになってお
り、これによってフリップフロップ２４Ａ，２４Ｂ，２
４Ｃが動作するために、組み合わせ回路２５Ａ，２５
Ｂ，２５は必ずクロック周期内に処理を完了することが
でき、半導体装置全体はその適正な動作速度の特性によ
り誤動作することなく正常に動作する。一方、半導体装
置からの外部出力信号のうち、半導体装置への入力クロ
ック２１に同期して出力する必要のある信号に対して
は、クロック補正装置２２より入力クロック２１に同期
した出力クロック３１が出力装置３０に対して送出さ
れ、半導体装置からの出力信号３２は、入力クロック２
１に同期した信号出力となる。

【００１４】以上のように本実施の形態によれば、半導
体装置に遅延測定装置とクロック補正装置を設けること
により、半導体装置の出来上がり時の状態に最も適した
クロックによって内部回路を動作させることが可能とな
り、拡散プロセスのパラメータ変動やウエハー間のばら
つき、及びウエハー内のチップ間ばらつきに関係なく最
も適した動作速度で誤動作なく正常に動作する半導体装
置を実現することができる。同時に拡散プロセスのパラ
メータ変動及びばらつきによる動作速度特性不良が少な
くなり、歩留まりの低下を回避することができるため、
その回路設計時に、拡散プロセスのパラメータ変動等に
対する設計余裕度を必要な最小限度に止めることができ
るので、回路の規模を削減して半導体装置の面積を縮小
することができ、半導体装置のコストを引き下げること
が可能となる外、半導体装置製造時の拡散プロセスパラ
メータの設定に対しても余裕を持つことができるため、
半導体製造装置のコスト削減も可能となる。

【００１５】

【発明の効果】以上のように本発明によれば、予め設計
された回路の遅延値を自ら判定してその回路に適した内
部クロックを生成し、半導体装置を動作させることがで
きるので、最も適した動作速度で誤動作なく正常に動作
する半導体装置を実現することができ、また、回路設計
時に拡散プロセスのパラメータ変動等に対する設計余裕
度を必要な最小限度に止めることができるので、回路の
規模を削減して半導体装置の面積を縮小することができ
るという有利な効果が得られる。

【図面の簡単な説明】

【図１】本発明の遅延自己補正半導体装置の一実施の形
態における回路構成を示すブロック図

【図２】従来の半導体装置の回路構成を示すブロック図

【符号の説明】

２０ 遅延測定装置 ２１ 入力クロック ２２ クロック補正装置 ２３ クロック補正信号 ２４Ａ，２４Ｂ，２４Ｃ フリップフロップ ２５Ａ，２５Ｂ，２５Ｃ 組み合わせ回路 ２６ 内部クロック ２７Ａ，２７Ｂ，２７Ｃ 組み合わせ回路出力 ２８Ａ，２８Ｂ，２８Ｃ，２８Ｄ 他の内部回路からの
出力 ２９Ａ，２９Ｂ，２９Ｃ フリップフロップの出力 ３０ 出力装置 ３１ 出力クロック ３２ 出力信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】 組み合わせ回路とフリップフロップを有
   する半導体装置であって、装置の内部回路におけるクロ
   ックの周期で動作する必要のある経路のうち最大の遅延
   を持つ回路の遅延情報を保持し、外部からの入力信号を
   もとに内部回路の回路遅延を測定する遅延測定装置と、
   外部からのクロックを入力して周期の異なるクロックを
   生成し、前記遅延測定装置からの遅延情報及び遅延測定
   結果により、フリップフロップ間の組み合わせ回路の遅
   延値に適した内部クロックをフリップフロップに供給す
   るクロック補正装置と、入力クロックとの同期出力が必
   要な外部出力信号に対して、前記クロック補正装置から
   入力クロックに同期したクロックと内部回路からの信号
   を入力し、入力クロックに同期した信号出力を行う出力
   装置を備えたことを特徴とする半導体装置。