JPH11214515A - 半導体素子の配線構造及びその製造方法 - Google Patents
半導体素子の配線構造及びその製造方法Info
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- JPH11214515A JPH11214515A JP10244537A JP24453798A JPH11214515A JP H11214515 A JPH11214515 A JP H11214515A JP 10244537 A JP10244537 A JP 10244537A JP 24453798 A JP24453798 A JP 24453798A JP H11214515 A JPH11214515 A JP H11214515A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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Abstract
(57)【要約】 （修正有）
【課題】 素子内の短絡現象を起こさない半導体素子の
配線構造を提供する。 【解決手段】 基板２１と、該基板の上面に形成した第
１絶縁層２２と、該第１絶縁層の上面に、上面が下面よ
りも狭くなるように傾斜があるように形成した複数の第
１導電層パターン２３ａと、それら第１導電層パターン
の上面に上面の一部が欠損して下面が上面よりも広く形
成した第２絶縁層パターン２４ａと、該第１導電層パタ
ーン２３ａ間の基板上の所定の領域に第１不純物領域２
６と、該第１導電層パターン及び第２絶縁層パターンの
側壁に形成したスペーサ２８と、該スペーサ間の基板上
の所定の領域に第２不純物領域２９と、該第２不純物領
域と接続し、第２絶縁層パターン２４ａ及びスペーサと
の上に選択的に形成した第２導電層３１とを含む半導体
素子の配線構造及びその製造方法である。
配線構造を提供する。 【解決手段】 基板２１と、該基板の上面に形成した第
１絶縁層２２と、該第１絶縁層の上面に、上面が下面よ
りも狭くなるように傾斜があるように形成した複数の第
１導電層パターン２３ａと、それら第１導電層パターン
の上面に上面の一部が欠損して下面が上面よりも広く形
成した第２絶縁層パターン２４ａと、該第１導電層パタ
ーン２３ａ間の基板上の所定の領域に第１不純物領域２
６と、該第１導電層パターン及び第２絶縁層パターンの
側壁に形成したスペーサ２８と、該スペーサ間の基板上
の所定の領域に第２不純物領域２９と、該第２不純物領
域と接続し、第２絶縁層パターン２４ａ及びスペーサと
の上に選択的に形成した第２導電層３１とを含む半導体
素子の配線構造及びその製造方法である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の配線
構造及びその製造方法に関し、詳しくは、ゲート電極を
備えている配線構造及びその配線構造の製造方法に関す
る。
構造及びその製造方法に関し、詳しくは、ゲート電極を
備えている配線構造及びその配線構造の製造方法に関す
る。
【０００２】
【従来の技術】従来、半導体素子の配線構造において
は、図６に示すように、基板１の上面に酸化膜２を形成
し、酸化膜２の上面に垂直な側面を有する複数のゲート
電極の第１導電層パターン３ａを形成し、第１導電層パ
ターン３ａの上に上部片側の欠損している第２絶縁層パ
ターン４ａを形成し、第１導電層パターン３ａの両側に
位置する基板１にソース・ドレイン領域となる第１不純
物領域６をそれぞれ形成し、第１導電層パターン３ａ及
び第２絶縁層パターン４ａ両方の垂直な側壁を覆うよう
にスペーサ８を両側壁にそれぞれ形成し、スペーサ８間
に位置する基板１の第１不純物領域６の中央部に第２不
純物領域９を形成し、その上全面に第２導電層１１を堆
積して、素子を製造していた。
は、図６に示すように、基板１の上面に酸化膜２を形成
し、酸化膜２の上面に垂直な側面を有する複数のゲート
電極の第１導電層パターン３ａを形成し、第１導電層パ
ターン３ａの上に上部片側の欠損している第２絶縁層パ
ターン４ａを形成し、第１導電層パターン３ａの両側に
位置する基板１にソース・ドレイン領域となる第１不純
物領域６をそれぞれ形成し、第１導電層パターン３ａ及
び第２絶縁層パターン４ａ両方の垂直な側壁を覆うよう
にスペーサ８を両側壁にそれぞれ形成し、スペーサ８間
に位置する基板１の第１不純物領域６の中央部に第２不
純物領域９を形成し、その上全面に第２導電層１１を堆
積して、素子を製造していた。
【０００３】以下、このように構成された従来の配線構
造を有している素子を製造する方法について説明する。
すなわち、図７（Ａ）に示すように、基板１の上面に酸
化膜２、第１導電層３及び第２絶縁層４を順次形成する
が、このとき、第１導電層３は下地をポリシリコンで形
成し、上部をケイ化タングステンで形成することができ
る（図示していない）。さらに、第２絶縁層４は高温低
圧ＣＶＤ法を用いて、酸化膜形成する。
造を有している素子を製造する方法について説明する。
すなわち、図７（Ａ）に示すように、基板１の上面に酸
化膜２、第１導電層３及び第２絶縁層４を順次形成する
が、このとき、第１導電層３は下地をポリシリコンで形
成し、上部をケイ化タングステンで形成することができ
る（図示していない）。さらに、第２絶縁層４は高温低
圧ＣＶＤ法を用いて、酸化膜形成する。
【０００４】次いで、図７（Ｂ）に示すように、第２絶
縁層４の所定部位にフォトレジスト膜パターンを形成
し、図７（Ｃ）に示すように、フォトレジスト膜パター
ン５をマスクとして、第２絶縁層４及び第１導電層３を
異方性エッチングして、垂直な側壁を有する第２絶縁層
パターン４ａ及びゲート電極の第１導電層パターン３ａ
を同時に形成する。
縁層４の所定部位にフォトレジスト膜パターンを形成
し、図７（Ｃ）に示すように、フォトレジスト膜パター
ン５をマスクとして、第２絶縁層４及び第１導電層３を
異方性エッチングして、垂直な側壁を有する第２絶縁層
パターン４ａ及びゲート電極の第１導電層パターン３ａ
を同時に形成する。
【０００５】次いで、図７（Ｄ）に示すように、フォト
レジスト膜パターン５をマスクとし、基板１の上面に低
濃度のｎ型又はｐ型の不純物を注入して、第１導電層パ
ターン３ａ間の基板上の所定の領域にソース・ドレイン
となる第１不純物領域６を形成する。
レジスト膜パターン５をマスクとし、基板１の上面に低
濃度のｎ型又はｐ型の不純物を注入して、第１導電層パ
ターン３ａ間の基板上の所定の領域にソース・ドレイン
となる第１不純物領域６を形成する。
【０００６】次いで、図７（Ｅ）に示すように、フォト
レジスト膜パターン５を除去して、第２絶縁層パターン
４ａ及び露出された酸化膜２の上面に絶縁膜７を形成
し、図７（Ｆ）に示すように、絶縁膜７を異方性エッチ
ングして、第２絶縁層パターン４ａ及び第１導電層パタ
ーン３ａ両方を覆うように、それぞれ垂直な側壁にスペ
ーサ８を形成する。
レジスト膜パターン５を除去して、第２絶縁層パターン
４ａ及び露出された酸化膜２の上面に絶縁膜７を形成
し、図７（Ｆ）に示すように、絶縁膜７を異方性エッチ
ングして、第２絶縁層パターン４ａ及び第１導電層パタ
ーン３ａ両方を覆うように、それぞれ垂直な側壁にスペ
ーサ８を形成する。
【０００７】次いで、図７（Ｇ）に示すように、第２絶
縁層パターン４ａ及びスペーサ８をマスクとして、基板
１の上面に高濃度のｎ型又はｐ型不純物を注入し、スペ
ーサ８間の領域にソース・ドレインの第２不純物領域９
を形成する。
縁層パターン４ａ及びスペーサ８をマスクとして、基板
１の上面に高濃度のｎ型又はｐ型不純物を注入し、スペ
ーサ８間の領域にソース・ドレインの第２不純物領域９
を形成する。
【０００８】次いで、図７（Ｈ）に示すように、全面に
フォトレジスト膜１０を堆積して形成し、各不純物領域
６、不純物領域９と下記の第２導電層１１間を連結する
コンタクトホールを形成するため、第２絶縁層パターン
４ａ、スペーサの片側、不純物領域６及び不純物領域９
を露出するようにフォトレジスト膜１０を選択的にエッ
チングして、フォトレジスト膜パターン１０ａを形成す
る。
フォトレジスト膜１０を堆積して形成し、各不純物領域
６、不純物領域９と下記の第２導電層１１間を連結する
コンタクトホールを形成するため、第２絶縁層パターン
４ａ、スペーサの片側、不純物領域６及び不純物領域９
を露出するようにフォトレジスト膜１０を選択的にエッ
チングして、フォトレジスト膜パターン１０ａを形成す
る。
【０００９】次いで、図７（Ｉ）に示すように、フォト
レジスト膜パターン１０を除去して、全面に第２導電層
を蒸着し、各不純物領域６及び不純物領域９と連結する
配線の第１導電層パターン１１を形成するが、このと
き、第２導電層１１の下部はポリシリコンで形成され、
上部はケイ化タングステンにて形成される（図示してい
ない）。
レジスト膜パターン１０を除去して、全面に第２導電層
を蒸着し、各不純物領域６及び不純物領域９と連結する
配線の第１導電層パターン１１を形成するが、このと
き、第２導電層１１の下部はポリシリコンで形成され、
上部はケイ化タングステンにて形成される（図示してい
ない）。
【００１０】しかるに、このような従来の配線構造を有
している素子においては、該配線構造の第２導電層１１
を形成するとき、第２導電層１１と第１導電層パターン
３ａとを連結するスペーサ８及び第２絶縁層パターン４
ａがオーバーエッチングされて、短絡現象が発生する憂
いがあるという欠点があった。
している素子においては、該配線構造の第２導電層１１
を形成するとき、第２導電層１１と第１導電層パターン
３ａとを連結するスペーサ８及び第２絶縁層パターン４
ａがオーバーエッチングされて、短絡現象が発生する憂
いがあるという欠点があった。
【００１１】
【発明が解決しようとする課題】本発明の目的は、この
ような従来の課題を鑑み、ゲート電極の第１導電層パタ
ーンと配線の第２導電層間に発生し得る短絡現象を防止
し得る半導体素子の配線構造及びその製造方法を提供す
ることである。
ような従来の課題を鑑み、ゲート電極の第１導電層パタ
ーンと配線の第２導電層間に発生し得る短絡現象を防止
し得る半導体素子の配線構造及びその製造方法を提供す
ることである。
【００１２】
【課題を解決するための手段】より特別には、基板と、
該基板の上面に形成した第１絶縁層と、該第１絶縁層の
上面に、上面が下面よりも狭くなるように傾斜がある複
数の第１導電層パターンと、それら第１導電層パターン
の上面に上面の一部が欠損して下面が上面よりも広い第
２絶縁層パターンと、該第１導電層パターン間の基板上
の所定の領域に第１不純物領域と、該第１導電層パター
ン及び第２絶縁層パターンの側壁にスペーサと、該スペ
ーサ間の基板上の所定の領域に第２不純物領域と、該第
２不純物領域と接続し、第２絶縁層パターン及びスペー
サとの上に選択的に形成した第２導電層とを含む半導体
素子の配線構造が好ましい。
該基板の上面に形成した第１絶縁層と、該第１絶縁層の
上面に、上面が下面よりも狭くなるように傾斜がある複
数の第１導電層パターンと、それら第１導電層パターン
の上面に上面の一部が欠損して下面が上面よりも広い第
２絶縁層パターンと、該第１導電層パターン間の基板上
の所定の領域に第１不純物領域と、該第１導電層パター
ン及び第２絶縁層パターンの側壁にスペーサと、該スペ
ーサ間の基板上の所定の領域に第２不純物領域と、該第
２不純物領域と接続し、第２絶縁層パターン及びスペー
サとの上に選択的に形成した第２導電層とを含む半導体
素子の配線構造が好ましい。
【００１３】さらに、該第１導電層パターンが、二重層
であることが好ましい。また、第２導電層パターンも二
重層であることが好ましい。
であることが好ましい。また、第２導電層パターンも二
重層であることが好ましい。
【００１４】本発明によれば、半導体基板と、該半導体
基板の上面に形成された第１絶縁層と、該第１絶縁層の
上面に、上面が下面よりも狭くなる傾斜があるように形
成した複数の第１導電層パターンと、それら第１導電層
パターンの上面に下面が該第１導電層パターンの上面よ
りも広くなるように形成した第２絶縁層パターンと、半
導体基板上の全ての構造物の上面に形成された第３絶縁
層と、該第３絶縁層の上面に形成された第２導電層と、
を含むことを特徴とする半導体素子の配線構造がことが
好ましい。
基板の上面に形成された第１絶縁層と、該第１絶縁層の
上面に、上面が下面よりも狭くなる傾斜があるように形
成した複数の第１導電層パターンと、それら第１導電層
パターンの上面に下面が該第１導電層パターンの上面よ
りも広くなるように形成した第２絶縁層パターンと、半
導体基板上の全ての構造物の上面に形成された第３絶縁
層と、該第３絶縁層の上面に形成された第２導電層と、
を含むことを特徴とする半導体素子の配線構造がことが
好ましい。
【００１５】本発明の素子の製造方法によれば、 １）基板の上面に第１絶縁層、第１導電層及び第２絶縁
層を順次形成し、該第２絶縁層をパターニングして第２
絶縁層パターンを形成する工程； ２）該第２絶縁層パターンの下方に露出される第１導電
層の上面が下面よりも狭くなるようにパターニングして
第１導電層パターンを形成する工程； ３）該第１導電層パターン及び第２絶縁層パターン間の
基板上の所定の領域ににスペーサをそれぞれ形成する工
程； ４）該第１導電層パターン、スペーサ及び基板の上面に
フォトレジスト膜を形成する工程； ５）該フォトレジスト膜をパターニングして基板上のス
ペーサ間にコンタクトホールを形成する工程；そして ６）該スペーサ、第２絶縁層パターン及び基板の上面に
第２導電層を形成する工程を順次行うことが好ましい。
層を順次形成し、該第２絶縁層をパターニングして第２
絶縁層パターンを形成する工程； ２）該第２絶縁層パターンの下方に露出される第１導電
層の上面が下面よりも狭くなるようにパターニングして
第１導電層パターンを形成する工程； ３）該第１導電層パターン及び第２絶縁層パターン間の
基板上の所定の領域ににスペーサをそれぞれ形成する工
程； ４）該第１導電層パターン、スペーサ及び基板の上面に
フォトレジスト膜を形成する工程； ５）該フォトレジスト膜をパターニングして基板上のス
ペーサ間にコンタクトホールを形成する工程；そして ６）該スペーサ、第２絶縁層パターン及び基板の上面に
第２導電層を形成する工程を順次行うことが好ましい。
【００１６】本発明の他の実施態様によれば、 １）基板の上面に第１絶縁層、第１導電層及び第２絶縁
層を順次形成する工程； ２）該第２絶縁層をパターニングして第２絶縁層パター
ンを形成する工程； ３）該第２絶縁層パターンの下方に露出された第１導電
層をパターニングして上面が下面よりも狭い第１導電層
パターンを形成する工程； ４）それらの全面に第３絶縁層を形成する工程；そして ５）該第３絶縁層の上面に第２導電層を形成する工程を
順次行うことにより製造することが好ましい。
層を順次形成する工程； ２）該第２絶縁層をパターニングして第２絶縁層パター
ンを形成する工程； ３）該第２絶縁層パターンの下方に露出された第１導電
層をパターニングして上面が下面よりも狭い第１導電層
パターンを形成する工程； ４）それらの全面に第３絶縁層を形成する工程；そして ５）該第３絶縁層の上面に第２導電層を形成する工程を
順次行うことにより製造することが好ましい。
【００１７】該第１導電層パターンを、該第１導電層の
上部を等方性エッチングし、該第１導電層の下部は異方
性エッチングして形成することが好ましい。
上部を等方性エッチングし、該第１導電層の下部は異方
性エッチングして形成することが好ましい。
【００１８】第１導電層は、同一材質の単一層又は異な
る材料からなる多重層として形成するが、通常、下地を
ポリシリコンで形成し、上層はケイ化タングステン、ケ
イ化モリブデン、ケイ化コバルト及びケイ化白金のよう
なケイ化物で形成する２重の層であることが好ましい。
る材料からなる多重層として形成するが、通常、下地を
ポリシリコンで形成し、上層はケイ化タングステン、ケ
イ化モリブデン、ケイ化コバルト及びケイ化白金のよう
なケイ化物で形成する２重の層であることが好ましい。
【００１９】さらに、第１導電層２３の上層をケイ化タ
ングステンで形成するとき、等方性エッチングは比率
４：１のＣＦ4とＯ2からなるエッチングガスを調節し、
エッチングの進行中、側壁にポリマーを形成しないよう
にする。
ングステンで形成するとき、等方性エッチングは比率
４：１のＣＦ4とＯ2からなるエッチングガスを調節し、
エッチングの進行中、側壁にポリマーを形成しないよう
にする。
【００２０】第２導電層３１は、同一材質の単一層又は
異なる材料からなる多重層として形成するが、通常、下
地をポリシリコンで形成し、上層はケイ化タングステ
ン、ケイ化モリブデン、ケイ化コバルト、白金ケイ化の
ようなケイ化物で形成することが好ましい。
異なる材料からなる多重層として形成するが、通常、下
地をポリシリコンで形成し、上層はケイ化タングステ
ン、ケイ化モリブデン、ケイ化コバルト、白金ケイ化の
ようなケイ化物で形成することが好ましい。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態例に基
き、本発明を詳細に説明する。
き、本発明を詳細に説明する。
【００２２】本発明に係る半導体素子の配線構造の一の
実施形態においては、図１に示すように、基板２１の上
面に形成した第１絶縁層２２と、第１絶縁層２２の上面
に上面が下面よりも狭くなるように傾斜がある複数の第
１導電層パターン２３ａと、それら第１導電層パターン
２３ａの上面に上面の一部が欠損して下面が上面よりも
広く形成した第２絶縁層パターン２４ａと、第１導電層
パターン２３ａ間の基板２１上の所定の領域に第１不純
物領域２６と、第１導電層パターン２３ａ及び第２絶縁
層パターン２４ａの側壁に形成したスペーサ２８と、ス
ペーサ２８間の基板上の所定の領域に第２不純物領域２
９と、各不純物領域２６、２９と第２絶縁層パターン２
４ａ及びスペーサ２８との上面に形成した第２導電層３
１と、から構成されている。
実施形態においては、図１に示すように、基板２１の上
面に形成した第１絶縁層２２と、第１絶縁層２２の上面
に上面が下面よりも狭くなるように傾斜がある複数の第
１導電層パターン２３ａと、それら第１導電層パターン
２３ａの上面に上面の一部が欠損して下面が上面よりも
広く形成した第２絶縁層パターン２４ａと、第１導電層
パターン２３ａ間の基板２１上の所定の領域に第１不純
物領域２６と、第１導電層パターン２３ａ及び第２絶縁
層パターン２４ａの側壁に形成したスペーサ２８と、ス
ペーサ２８間の基板上の所定の領域に第２不純物領域２
９と、各不純物領域２６、２９と第２絶縁層パターン２
４ａ及びスペーサ２８との上面に形成した第２導電層３
１と、から構成されている。
【００２３】さらに、本発明の他の実施形態は、図２に
示すように、第１導電層パターン２３ａは、上面が逆円
錐状に内方向に傾斜がある上層２３ｂと、上層２３ｂに
連続して下方向に円筒状に形成した下層２３ｃの二つの
層からなり、また、第２導電層３１も上層３１ｂ及び下
層３１ａからなり、その他は上記の実施形態と同様であ
る。
示すように、第１導電層パターン２３ａは、上面が逆円
錐状に内方向に傾斜がある上層２３ｂと、上層２３ｂに
連続して下方向に円筒状に形成した下層２３ｃの二つの
層からなり、また、第２導電層３１も上層３１ｂ及び下
層３１ａからなり、その他は上記の実施形態と同様であ
る。
【００２４】ここで、下記のように上層２３ｂ及び上層
３１ｂはケイ化タングステンのようなケイ化物で形成さ
れ、下層２３ｃ及び下層３１ａはポリシリコンで形成さ
れる。
３１ｂはケイ化タングステンのようなケイ化物で形成さ
れ、下層２３ｃ及び下層３１ａはポリシリコンで形成さ
れる。
【００２５】また、さらなる実施形態として、図３に示
すように、第１導電層パターン２３ａの上層２３ｂは、
上方の一部のみが逆円錐状に内方向に傾斜して形成さ
れ、下部は下層２３ｃと同様な円筒状であり、下層２３
ｃに連続して連結し、その他は他の実施形態と同様に構
成されている。
すように、第１導電層パターン２３ａの上層２３ｂは、
上方の一部のみが逆円錐状に内方向に傾斜して形成さ
れ、下部は下層２３ｃと同様な円筒状であり、下層２３
ｃに連続して連結し、その他は他の実施形態と同様に構
成されている。
【００２６】さらに、本発明の実施形態例として、図４
に示すように、基板２１の上面に形成した第１導電層パ
ターン２３ａ及び第２絶縁層パターン２４ａの上面に第
３絶縁層パターン２７を形成し、その他は、スペーサを
除き、上記の実施形態と同様に構成されている。
に示すように、基板２１の上面に形成した第１導電層パ
ターン２３ａ及び第２絶縁層パターン２４ａの上面に第
３絶縁層パターン２７を形成し、その他は、スペーサを
除き、上記の実施形態と同様に構成されている。
【００２７】そして、このように構成された本発明に係
る半導体素子の配線構造を製造する方法について説明す
ると次のようである。
る半導体素子の配線構造を製造する方法について説明す
ると次のようである。
【００２８】まず、図５（Ａ）に示すように、基板２１
の上面に第１絶縁層２２、第１導電層２３及び第２絶縁
層２４を順次形成する。このとき、前記第１導電層２３
は、同様な材質の単一層又は相異な材料を有する多重層
にて形成するが、通常２重の層にて形成し、このように
２重の層に形成するときは、下層をポリシリコンにて形
成し、上層はケイ化タングステン（ＷＳｉ）、ケイ化モ
リブデン（ＭｏＳｉ）、ケイ化コバルト（ＣｏＳｉ）及
びケイ化白金（ＰｔＳｉ）のような金属ケイ化物で形成
することが好ましい。
の上面に第１絶縁層２２、第１導電層２３及び第２絶縁
層２４を順次形成する。このとき、前記第１導電層２３
は、同様な材質の単一層又は相異な材料を有する多重層
にて形成するが、通常２重の層にて形成し、このように
２重の層に形成するときは、下層をポリシリコンにて形
成し、上層はケイ化タングステン（ＷＳｉ）、ケイ化モ
リブデン（ＭｏＳｉ）、ケイ化コバルト（ＣｏＳｉ）及
びケイ化白金（ＰｔＳｉ）のような金属ケイ化物で形成
することが好ましい。
【００２９】さらに、第２絶縁層２４は、高温低圧ＣＶ
Ｄを利用し、酸化膜にて形成する。
Ｄを利用し、酸化膜にて形成する。
【００３０】次いで、図５（Ｂ）に示すように、第２絶
縁層２４の一部にフォトレジスト膜パターン２５を形成
し、図５（Ｃ）に示すように、フォトレジスト膜パター
ン２５をマスクとして第２絶縁層２４を異方性エッチン
グし、第２絶縁層パターン２４ａを形成して第１導電層
２３の一部を露出させる。
縁層２４の一部にフォトレジスト膜パターン２５を形成
し、図５（Ｃ）に示すように、フォトレジスト膜パター
ン２５をマスクとして第２絶縁層２４を異方性エッチン
グし、第２絶縁層パターン２４ａを形成して第１導電層
２３の一部を露出させる。
【００３１】次いで、図５（Ｄ）に示すように、フォト
レジスト膜パターン２５をマスクとして第１導電層２３
の上部を等方性エッチングし、第１導電層２３の上面が
下面よりも狭くなるように第１導電層パターン２３ａを
形成する。この場合、第１導電層２３を二重層に形成す
るとき、第１導電層２３の上層全体又は該上層の一部の
みを等方性エッチングして第１導電層２３の上層の上面
が多様な形態に下面よりも狭くなるように形成する。そ
して、該第１導電層２３の上層をケイ化タングステンに
て形成するとき、等方性エッチングは４：１の比率にＣ
Ｆ4とＯ2からなるエッチガスを調節し、エッチの進行中
側壁にポリマーが形成されないようにする。
レジスト膜パターン２５をマスクとして第１導電層２３
の上部を等方性エッチングし、第１導電層２３の上面が
下面よりも狭くなるように第１導電層パターン２３ａを
形成する。この場合、第１導電層２３を二重層に形成す
るとき、第１導電層２３の上層全体又は該上層の一部の
みを等方性エッチングして第１導電層２３の上層の上面
が多様な形態に下面よりも狭くなるように形成する。そ
して、該第１導電層２３の上層をケイ化タングステンに
て形成するとき、等方性エッチングは４：１の比率にＣ
Ｆ4とＯ2からなるエッチガスを調節し、エッチの進行中
側壁にポリマーが形成されないようにする。
【００３２】次いで、図５（Ｅ）に示すように、フォト
レジスト膜パターン２５をマスクとして、第１導電層２
３の下部を異方性エッチングして垂直な側壁を有するゲ
ート電極の第１導電層パターン２３ａを形成するが、こ
のとき、第１導電層２３の全部を等方性エッチングする
場合は、このような異方性エッチングの工程を省略す
る。
レジスト膜パターン２５をマスクとして、第１導電層２
３の下部を異方性エッチングして垂直な側壁を有するゲ
ート電極の第１導電層パターン２３ａを形成するが、こ
のとき、第１導電層２３の全部を等方性エッチングする
場合は、このような異方性エッチングの工程を省略す
る。
【００３３】次いで、図５（Ｆ）に示すように、フォト
レジスト膜パターン２５をマスクとして基板２１の上面
に低濃度のｎ型又はｐ型不純物を注入し、第１導電層パ
ターン２３ａ間の基板上の所定の領域にソース・ドレイ
ンの低濃度不純物領域２６を形成する。
レジスト膜パターン２５をマスクとして基板２１の上面
に低濃度のｎ型又はｐ型不純物を注入し、第１導電層パ
ターン２３ａ間の基板上の所定の領域にソース・ドレイ
ンの低濃度不純物領域２６を形成する。
【００３４】次いで、図５（Ｇ）に示すように、フォト
レジスト膜パターン２５を除去し、第１導電層パターン
２３ａの形成した基板２１上面の全ての構造上に第３絶
縁層２７を形成し、図５（Ｈ）に示すように、第３絶縁
層２７を異方性エッチングして第２絶縁層パターン２４
ａ及び第１導電層パターン２３ａ間の基板上の所定の領
域にスペーサ２８をそれぞれ形成する。
レジスト膜パターン２５を除去し、第１導電層パターン
２３ａの形成した基板２１上面の全ての構造上に第３絶
縁層２７を形成し、図５（Ｈ）に示すように、第３絶縁
層２７を異方性エッチングして第２絶縁層パターン２４
ａ及び第１導電層パターン２３ａ間の基板上の所定の領
域にスペーサ２８をそれぞれ形成する。
【００３５】次いで、図５（Ｉ）に示すように、第１導
電層パターン２３ａ及びスペーサ２８をマスクとして、
基板２１の上面からｎ型又はｐ型不純物を注入し、スペ
ーサ２８間の基板上の所定の領域にソース・ドレインの
高濃度不純物領域２９を形成する。
電層パターン２３ａ及びスペーサ２８をマスクとして、
基板２１の上面からｎ型又はｐ型不純物を注入し、スペ
ーサ２８間の基板上の所定の領域にソース・ドレインの
高濃度不純物領域２９を形成する。
【００３６】次いで、図５（Ｊ）に示すように、基板２
１の上面の全構造物上にフォトレジスト膜３０を形成
し、フォトレジスト膜３０を形成し、フォトレジスト膜
３０をパターニングして、スペーサ２８の一部及び各不
純物領域２６、２９をそれぞれ露出させる。
１の上面の全構造物上にフォトレジスト膜３０を形成
し、フォトレジスト膜３０を形成し、フォトレジスト膜
３０をパターニングして、スペーサ２８の一部及び各不
純物領域２６、２９をそれぞれ露出させる。
【００３７】次いで、図５（Ｋ）に示すように、フォト
レジスト膜３０のパターンを除去してフォトレジスト膜
３０の下方のスペーサ２８と各不純物領域２６、２９の
上面とに配線の第２導電層３１を蒸着し、第２導電層３
１をパターニングして配線の形成を終了する。
レジスト膜３０のパターンを除去してフォトレジスト膜
３０の下方のスペーサ２８と各不純物領域２６、２９の
上面とに配線の第２導電層３１を蒸着し、第２導電層３
１をパターニングして配線の形成を終了する。
【００３８】
【発明の効果】上記のように、本発明に係る半導体素子
の配線構造及びその製造方法においては、従来のように
第１導電層の全体を異方性エッチングして垂直な側壁面
を有する第１導電層パターンを形成せずに、第１導電層
の上部又は全面を等方性エッチングして傾斜した側壁面
を有する第１導電層パターンを形成しているため、第１
導電層パターンの上部と第２導電層の下地間の隔離領域
を拡大し、第１導電層パターンと第２導電層間の短絡現
象を防止し得るという効果がある。
の配線構造及びその製造方法においては、従来のように
第１導電層の全体を異方性エッチングして垂直な側壁面
を有する第１導電層パターンを形成せずに、第１導電層
の上部又は全面を等方性エッチングして傾斜した側壁面
を有する第１導電層パターンを形成しているため、第１
導電層パターンの上部と第２導電層の下地間の隔離領域
を拡大し、第１導電層パターンと第２導電層間の短絡現
象を防止し得るという効果がある。
【図１】本発明に係る半導体素子の配線構造の一の実施
形態を示す縦断面図である。
形態を示す縦断面図である。
【図２】本発明に係る半導体素子の配線構造の実施形態
の一例を示す縦断面図である。
の一例を示す縦断面図である。
【図３】本発明に係る半導体素子の配線構造の実施形態
の一例を示す縦断面図である。
の一例を示す縦断面図である。
【図４】本発明に係る半導体素子の配線構造の実施形態
の一例を示す縦断面図である。
の一例を示す縦断面図である。
【図５】本発明に係る半導体素子の配線構造の製造方法
を示す工程流れ図である。
を示す工程流れ図である。
【図６】従来の半導体素子の配線構造を示す縦断面図で
ある。
ある。
【図７】従来の半導体素子の配線構造の製造方法を示す
工程流れ図である。
工程流れ図である。
２１ 基板 ２２ 第１絶縁層、保護膜 ２３ａ 第１導電層パターン ２４ａ 第２絶縁層パターン ２５ フォトレジスト膜、フォトレジスト膜パターン ２６ 第１不純物領域 ２７ 第３絶縁層 ２８ スペーサ ２９ 第２不純物領域 ３０ フォトレジスト膜、フォトレジスト膜パターン ３１ 第２導電層
Claims (4)
- 【請求項１】 基板と、 該基板の上面に形成した第１絶縁層と、 該第１絶縁層の上面に、上面が下面よりも狭くなるよう
に傾斜があるように形成した複数の第１導電層パターン
と、 それら第１導電層パターンの上面に上面の一部が欠損し
て下面が上面よりも広く形成した第２絶縁層パターン
と、 該第１導電層パターン間の基板上の所定の領域に第１不
純物領域と、該第１導電層パターン及び第２絶縁層パタ
ーンの側壁に形成したスペーサと、 該スペーサ間の基板上の所定の領域に第２不純物領域
と、 該第２不純物領域と接続し、第２絶縁層パターン及びス
ペーサとの上に選択的に形成した第２導電層とを含む半
導体素子の配線構造。 - 【請求項２】 該第１導電層パターンが、上層及び下層
を有する二重層であることを特徴とする、請求項１記載
の構造。 - 【請求項３】 １）基板の上面に第１絶縁層、第１導電
層及び第２絶縁層を順次形成し、該第２絶縁層をパター
ニングして第２絶縁層パターンを形成する工程； ２）該第２絶縁層パターンの下方に露出される第１導電
層の上面が下面よりも狭くなるようにパターニングして
第１導電層パターンを形成する工程； ３）該第１導電層パターン及び第２絶縁層パターン間の
基板上の所定の領域にスペーサをそれぞれ形成する工
程； ４）該第１導電層パターン、スペーサ及び基板の上面に
フォトレジスト膜を形成する工程； ５）該フォトレジスト膜をパターニングして基板上のス
ペーサ間にコンタクトホールを形成する工程；そして ６）該スペーサ、第２絶縁層パターン及び基板の上面に
第２導電層を形成する工程を順次行う半導体素子の配線
構造の製造方法。 - 【請求項４】 該第１導電層パターンを、該第１導電層
の上部を等方性エッチングし、該第１導電層の下部は異
方性エッチングして形成することを特徴とする、請求項
３記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980000820A KR100253403B1 (ko) | 1998-01-14 | 1998-01-14 | 반도체소자의 배선 및 그 형성방법 |
| KR820/1998 | 1998-01-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214515A true JPH11214515A (ja) | 1999-08-06 |
Family
ID=19531434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10244537A Pending JPH11214515A (ja) | 1998-01-14 | 1998-08-31 | 半導体素子の配線構造及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH11214515A (ja) |
| KR (1) | KR100253403B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6707154B2 (en) | 2000-06-30 | 2004-03-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and production method for the same |
-
1998
- 1998-01-14 KR KR1019980000820A patent/KR100253403B1/ko not_active IP Right Cessation
- 1998-08-31 JP JP10244537A patent/JPH11214515A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6707154B2 (en) | 2000-06-30 | 2004-03-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and production method for the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100253403B1 (ko) | 2000-04-15 |
| KR19990065501A (ko) | 1999-08-05 |
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