JPH11195872A - 多層薄膜配線基板 - Google Patents
多層薄膜配線基板Info
- Publication number
- JPH11195872A JPH11195872A JP9361166A JP36116697A JPH11195872A JP H11195872 A JPH11195872 A JP H11195872A JP 9361166 A JP9361166 A JP 9361166A JP 36116697 A JP36116697 A JP 36116697A JP H11195872 A JPH11195872 A JP H11195872A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- base material
- multilayer thin
- wiring board
- wiring layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/115—Via connections; Lands around holes or via connections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
- H01L2924/15322—Connection portion the connection portion being formed on the die mounting surface of the substrate being a pin array, e.g. PGA
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
- H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
- H05K1/113—Via provided in pad; Pad over filled via
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/096—Vertically aligned vias, holes or stacked vias
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/0979—Redundant conductors or connections, i.e. more than one current path between two points
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/467—Adding a circuit layer by thin film methods
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【課題】本発明は層間接合を行なうビア(VIA) を具備す
る多層薄膜配線基板に関し、ビアの断線を防止すること
により高い信頼性を実現することを課題とする。 【解決手段】セラミック基材３４上に複数の配線層３６
〜４６と層間絶縁層４８とを積層した構造を有すると共
に、前記層間絶縁層４８を貫通するよう配線層３６〜４
６を積層した構造の層間接続ビア５０を有する多層薄膜
配線基板において、前記層間接続ビア５０を構成する複
数の配線層３６〜４６の内、第２配線層３８を前記セラ
ミック基材３４の延在方向に延出するよう複数分岐させ
ることにより分岐ビア５４を形成し、かつ、この分岐ビ
ア５４をセラミック基材３４に最も近い位置にある第１
配線層３６に接合する。
る多層薄膜配線基板に関し、ビアの断線を防止すること
により高い信頼性を実現することを課題とする。 【解決手段】セラミック基材３４上に複数の配線層３６
〜４６と層間絶縁層４８とを積層した構造を有すると共
に、前記層間絶縁層４８を貫通するよう配線層３６〜４
６を積層した構造の層間接続ビア５０を有する多層薄膜
配線基板において、前記層間接続ビア５０を構成する複
数の配線層３６〜４６の内、第２配線層３８を前記セラ
ミック基材３４の延在方向に延出するよう複数分岐させ
ることにより分岐ビア５４を形成し、かつ、この分岐ビ
ア５４をセラミック基材３４に最も近い位置にある第１
配線層３６に接合する。
Description
【０００１】
【発明の属する技術分野】本発明は多層薄膜配線基板に
係り、特に層間接合を行なうビア(VIA) を具備する多層
薄膜配線基板に関する。近年、いわゆるＭＣＭ（Multi-
Chip-Module)基板等の高密度な配線を可能とした多層薄
膜配線基板が実用化され、コンピュータ等の電子機器に
適用されている。この多層薄膜配線基板は、絶縁層と配
線層を積層した構成とされている。
係り、特に層間接合を行なうビア(VIA) を具備する多層
薄膜配線基板に関する。近年、いわゆるＭＣＭ（Multi-
Chip-Module)基板等の高密度な配線を可能とした多層薄
膜配線基板が実用化され、コンピュータ等の電子機器に
適用されている。この多層薄膜配線基板は、絶縁層と配
線層を積層した構成とされている。
【０００２】絶縁層は、通常ポリイミドが使用されてお
り、スピンコートにより非常に薄い絶縁層が形成可能で
ある。また、配線層もスパッタリングと高感度レジスタ
を使用したエッチングにより形成することから、高密度
パターンの形成が可能となっている。この多層薄膜配線
基板は、基板表面に実装されたＬＳＩ，入出力ピン等の
電子部品の端子（信号，電源，グランド）をビアを介し
て各所望の層に接続し、これにより部品相互の配線，電
源供給等を可能とした構造となっている。
り、スピンコートにより非常に薄い絶縁層が形成可能で
ある。また、配線層もスパッタリングと高感度レジスタ
を使用したエッチングにより形成することから、高密度
パターンの形成が可能となっている。この多層薄膜配線
基板は、基板表面に実装されたＬＳＩ，入出力ピン等の
電子部品の端子（信号，電源，グランド）をビアを介し
て各所望の層に接続し、これにより部品相互の配線，電
源供給等を可能とした構造となっている。
【０００３】ところで、近年では、ＬＳＩの高密度化に
よる端子数の増大に伴い、半田バンプを用いてフリップ
チップ実装を行なう実装方式が普及している。更に、多
層薄膜配線基板に搭載されるＬＳＩの発熱量は、年々増
加の傾向にある。よって、端子数の増大に対応できると
共に、放熱特性の良好な多層薄膜配線基板の実現が望ま
れている。
よる端子数の増大に伴い、半田バンプを用いてフリップ
チップ実装を行なう実装方式が普及している。更に、多
層薄膜配線基板に搭載されるＬＳＩの発熱量は、年々増
加の傾向にある。よって、端子数の増大に対応できると
共に、放熱特性の良好な多層薄膜配線基板の実現が望ま
れている。
【０００４】
【従来の技術】図３は、従来の多層薄膜配線基板２にお
ける層間接続ビア２０の形成位置を拡大して示す図であ
る。同図に示される多層薄膜配線基板２は、セラミック
基材４，第１乃至第６配線層６〜１６，層間絶縁層１
８，及び層間接続ビア２０等により構成されている。ま
た、同図では、層間接続ビア２０の上部に半田バンプ２
２が接合された例を示している。
ける層間接続ビア２０の形成位置を拡大して示す図であ
る。同図に示される多層薄膜配線基板２は、セラミック
基材４，第１乃至第６配線層６〜１６，層間絶縁層１
８，及び層間接続ビア２０等により構成されている。ま
た、同図では、層間接続ビア２０の上部に半田バンプ２
２が接合された例を示している。
【０００５】第１乃至第６配線層６〜１６は、セラミッ
ク基材４上に層間絶縁層１８を介して順次積層形成され
ている。この配線層６〜１６の内、第１配線層６はグラ
ンド層，第２配線層８は電源層，第３乃至第５配線層１
０〜１４は信号層，そして第６配線層１６は表面層とさ
れている。この各配線層６〜１６は、層間絶縁層１８を
介在させて積層されることにより、各配線間は絶縁が保
たれている。
ク基材４上に層間絶縁層１８を介して順次積層形成され
ている。この配線層６〜１６の内、第１配線層６はグラ
ンド層，第２配線層８は電源層，第３乃至第５配線層１
０〜１４は信号層，そして第６配線層１６は表面層とさ
れている。この各配線層６〜１６は、層間絶縁層１８を
介在させて積層されることにより、各配線間は絶縁が保
たれている。
【０００６】また、層間接続ビア２０の形成位置におい
ては、層間絶縁層１８は配設されていない。このため、
各配線層６〜１６は直接積層された構造となり、よって
層間接続ビア２０により第１配線層６と第６配線層１６
は電気的に接続された構成となる。また、図３に示す例
では、第６配線層１６の上部には半田バンプ２２が接続
されている。この半田バンプ２２は、例えばＬＳＩ（図
示せず）の外部接続端子として機能するものである。よ
って、半田バンプ２２は層間接続ビア２０を介して第１
配線層１６と電気的に接続し、これによりＬＳＩと多層
薄膜配線基板２は電気的に接続された状態となる。
ては、層間絶縁層１８は配設されていない。このため、
各配線層６〜１６は直接積層された構造となり、よって
層間接続ビア２０により第１配線層６と第６配線層１６
は電気的に接続された構成となる。また、図３に示す例
では、第６配線層１６の上部には半田バンプ２２が接続
されている。この半田バンプ２２は、例えばＬＳＩ（図
示せず）の外部接続端子として機能するものである。よ
って、半田バンプ２２は層間接続ビア２０を介して第１
配線層１６と電気的に接続し、これによりＬＳＩと多層
薄膜配線基板２は電気的に接続された状態となる。
【０００７】
【発明が解決しようとする課題】ここで、上記構成とさ
れた多層薄膜配線基板２に設けられる層間接続ビア２０
の機械的強度について考察する。層間接続ビア２０は、
前記したように各配線層６〜１６が直接積層された構造
とされている。特に、層間接続ビア２０の最下部近傍に
注目すると、第１配線層６はセラミック基材４にいわゆ
るベタ層の状態で配設されており、その上部に所定の径
寸法とされた第２乃至第５配線層８〜１５が積層された
構成とされている。
れた多層薄膜配線基板２に設けられる層間接続ビア２０
の機械的強度について考察する。層間接続ビア２０は、
前記したように各配線層６〜１６が直接積層された構造
とされている。特に、層間接続ビア２０の最下部近傍に
注目すると、第１配線層６はセラミック基材４にいわゆ
るベタ層の状態で配設されており、その上部に所定の径
寸法とされた第２乃至第５配線層８〜１５が積層された
構成とされている。
【０００８】この構成において、例えば実装時等におい
て多層薄膜配線基板２に熱が印加されると、ＬＳＩとセ
ラミック基材４との間に熱膨張差が発生する。この熱膨
張差は、ＬＳＩとセラミック基材４との間に形成されて
いる層間接続ビア２０に応力として印加される。層間接
続ビア２０は、図示されるように、層間絶縁層１８に支
持された構造となっているが、層間絶縁層１８は例えば
ポリイミド等の可撓性を有する樹脂であるため、上記の
ように層間接続ビア２０に熱膨張差に起因した応力が印
加されると、層間接続ビア２０は層間絶縁層１８の可撓
変形を伴いセラミック基材４の面方向（矢印Ｘ方向）に
変位する。
て多層薄膜配線基板２に熱が印加されると、ＬＳＩとセ
ラミック基材４との間に熱膨張差が発生する。この熱膨
張差は、ＬＳＩとセラミック基材４との間に形成されて
いる層間接続ビア２０に応力として印加される。層間接
続ビア２０は、図示されるように、層間絶縁層１８に支
持された構造となっているが、層間絶縁層１８は例えば
ポリイミド等の可撓性を有する樹脂であるため、上記の
ように層間接続ビア２０に熱膨張差に起因した応力が印
加されると、層間接続ビア２０は層間絶縁層１８の可撓
変形を伴いセラミック基材４の面方向（矢印Ｘ方向）に
変位する。
【０００９】また、層間接続ビア２０を構成する最下部
に位置する第１配線層６は硬質のセラミック基材４にベ
タ層の状態で形成されているためその機械的強度は強
い。しかるに、層間接続ビア２０を構成する第２配線層
８は、小径とされているため、上記した応力はこの第２
配線層８が第１配線層６と接合している位置（即ち、図
中矢印Ａで示す破線で囲む位置）に集中してしまう。こ
のため、最悪の場合には第２配線層８が第１配線層６か
ら剥離し断線してしまい、よって従来構成の多層薄膜配
線基板２では十分な信頼性を得ることができないという
問題点があった。
に位置する第１配線層６は硬質のセラミック基材４にベ
タ層の状態で形成されているためその機械的強度は強
い。しかるに、層間接続ビア２０を構成する第２配線層
８は、小径とされているため、上記した応力はこの第２
配線層８が第１配線層６と接合している位置（即ち、図
中矢印Ａで示す破線で囲む位置）に集中してしまう。こ
のため、最悪の場合には第２配線層８が第１配線層６か
ら剥離し断線してしまい、よって従来構成の多層薄膜配
線基板２では十分な信頼性を得ることができないという
問題点があった。
【００１０】本発明は上記の点に鑑みてなされたもので
あり、ビアの断線を防止することにより高い信頼性を実
現しうる多層薄膜配線基板を提供することを目的とす
る。
あり、ビアの断線を防止することにより高い信頼性を実
現しうる多層薄膜配線基板を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に本発明では、次の手段を講じたことを特徴とするもの
である。請求項１記載の発明では、ベース材上に複数の
配線層と絶縁層とを積層した構造を有すると共に、前記
絶縁層を貫通するよう前記配線層を積層した構造のビア
を有する薄膜多層配線基板において、前記ビアを構成す
る複数の配線層の内、少なくとも一層の配線層を前記ベ
ース材の延在方向に延出するよう複数分岐させることに
より分岐ビアを形成し、かつ、前記分岐ビアを前記複数
の配線層の内、前記ベース材に近い位置にある配線層に
接合した構成としたことを特徴とするものである。
に本発明では、次の手段を講じたことを特徴とするもの
である。請求項１記載の発明では、ベース材上に複数の
配線層と絶縁層とを積層した構造を有すると共に、前記
絶縁層を貫通するよう前記配線層を積層した構造のビア
を有する薄膜多層配線基板において、前記ビアを構成す
る複数の配線層の内、少なくとも一層の配線層を前記ベ
ース材の延在方向に延出するよう複数分岐させることに
より分岐ビアを形成し、かつ、前記分岐ビアを前記複数
の配線層の内、前記ベース材に近い位置にある配線層に
接合した構成としたことを特徴とするものである。
【００１２】また、請求項２記載の発明では、前記請求
項１記載の多層薄膜配線基板において、前記ビアの分岐
位置を、前記配線層内の信号配線の配設位置より前記ベ
ース材に近い位置に設定したことを特徴とするものであ
る。また、請求項３記載の発明では、前記請求項１また
は２記載の多層薄膜配線基板において、前記ビアを、前
記分岐ビアと共に前記ベース材に近い位置にある配線層
に接合した構成としたことを特徴とするものである。
項１記載の多層薄膜配線基板において、前記ビアの分岐
位置を、前記配線層内の信号配線の配設位置より前記ベ
ース材に近い位置に設定したことを特徴とするものであ
る。また、請求項３記載の発明では、前記請求項１また
は２記載の多層薄膜配線基板において、前記ビアを、前
記分岐ビアと共に前記ベース材に近い位置にある配線層
に接合した構成としたことを特徴とするものである。
【００１３】更に、請求項４記載の発明では、前記請求
項３記載の多層薄膜配線基板において、前記ビアの前記
ベース材と異なる側の端部は接合された構成であること
を特徴とするものである。上記の各手段は、次のように
作用する。
項３記載の多層薄膜配線基板において、前記ビアの前記
ベース材と異なる側の端部は接合された構成であること
を特徴とするものである。上記の各手段は、次のように
作用する。
【００１４】請求項１記載の発明によれば、ビアを構成
する複数の配線層の内、少なくとも一層の配線層を前記
ベース材の延在方向に延出するよう複数分岐させて分岐
ビアを形成し、この分岐ビアをベース材に近い位置にあ
る配線層に接合したことにより、ビアに印加される応力
は複数の分岐ビアに分散される。このため、個々のビア
及び分岐ビアに印加される応力の大きさは低減され、よ
ってビア及び分岐ビアに剥離が発生することを確実に防
止することができる。
する複数の配線層の内、少なくとも一層の配線層を前記
ベース材の延在方向に延出するよう複数分岐させて分岐
ビアを形成し、この分岐ビアをベース材に近い位置にあ
る配線層に接合したことにより、ビアに印加される応力
は複数の分岐ビアに分散される。このため、個々のビア
及び分岐ビアに印加される応力の大きさは低減され、よ
ってビア及び分岐ビアに剥離が発生することを確実に防
止することができる。
【００１５】また、請求項２記載の発明によれば、ビア
の分岐位置を、配線層内の信号配線の配設位置よりベー
ス材に近い位置に設定したことにより、分岐ビアが配線
層の邪魔になることを防止でき、配線層の配置位置設定
の自由度を向上させることができる。また、請求項３記
載の発明によれば、ビアを分岐ビアと共にベース材に近
い位置にある配線層に接合したことにより、ビアと接合
される被接合要素（例えば、半導体チップ）が発熱する
ものである場合、発生する熱をビアを分岐ビアを介して
放熱することができ、放熱効率の向上を図ることができ
る。
の分岐位置を、配線層内の信号配線の配設位置よりベー
ス材に近い位置に設定したことにより、分岐ビアが配線
層の邪魔になることを防止でき、配線層の配置位置設定
の自由度を向上させることができる。また、請求項３記
載の発明によれば、ビアを分岐ビアと共にベース材に近
い位置にある配線層に接合したことにより、ビアと接合
される被接合要素（例えば、半導体チップ）が発熱する
ものである場合、発生する熱をビアを分岐ビアを介して
放熱することができ、放熱効率の向上を図ることができ
る。
【００１６】更に、請求項４記載の発明によれば、ビア
のベース材と異なる側の端部に、外部接続端子を接合し
た場合に、半導体チップとベース材との熱膨張差による
応力や、ベース材を実装基板に対して保持させるための
応力に対して十分な強度を持たせることができる。
のベース材と異なる側の端部に、外部接続端子を接合し
た場合に、半導体チップとベース材との熱膨張差による
応力や、ベース材を実装基板に対して保持させるための
応力に対して十分な強度を持たせることができる。
【００１７】
【発明の実施の形態】次に本発明の実施の形態について
図面と共に説明する。図１は、本発明の一実施例である
多層薄膜配線基板３０の層間接続ビア５０の形成位置を
拡大して示す図であり、図２は本実施例に係る多層薄膜
配線基板３０を適用してなるマルチチップモジュール６
０（ＭＣＭ）を示している。
図面と共に説明する。図１は、本発明の一実施例である
多層薄膜配線基板３０の層間接続ビア５０の形成位置を
拡大して示す図であり、図２は本実施例に係る多層薄膜
配線基板３０を適用してなるマルチチップモジュール６
０（ＭＣＭ）を示している。
【００１８】先ず、図２を用いて多層薄膜配線基板３０
の適用態様の一例について説明する。ＭＣＭ６０は、大
略すると多層薄膜配線基板３０，半導体チップ６２，入
出力ピン６４，及び冷却フィン６６等により構成されて
いる。多層薄膜配線基板３０は、後に詳述するように、
セラミック基材３４（ベース材）上に第１乃至第６配線
層３６〜４６を形成した構成とされている。この多層薄
膜配線基板３０には、半田バンプ５２を介して複数の半
導体チップ６２が接合されると共に、複数の入出力ピン
６４が立設されている。
の適用態様の一例について説明する。ＭＣＭ６０は、大
略すると多層薄膜配線基板３０，半導体チップ６２，入
出力ピン６４，及び冷却フィン６６等により構成されて
いる。多層薄膜配線基板３０は、後に詳述するように、
セラミック基材３４（ベース材）上に第１乃至第６配線
層３６〜４６を形成した構成とされている。この多層薄
膜配線基板３０には、半田バンプ５２を介して複数の半
導体チップ６２が接合されると共に、複数の入出力ピン
６４が立設されている。
【００１９】また、多層薄膜配線基板３０のセラミック
基材３４の配設側には、冷却フィン６６が配設されてい
る。冷却フィン６６は、熱伝導性の高い例えばアルミニ
ウムにより形成されており、また空気との接触面積を増
大させて放熱特性を良好とするために多数の凹凸を有し
た構成とされている。この冷却フィン６６は、例えば高
熱伝導性接着剤を用いてセラミック基材３４に固定され
る。
基材３４の配設側には、冷却フィン６６が配設されてい
る。冷却フィン６６は、熱伝導性の高い例えばアルミニ
ウムにより形成されており、また空気との接触面積を増
大させて放熱特性を良好とするために多数の凹凸を有し
た構成とされている。この冷却フィン６６は、例えば高
熱伝導性接着剤を用いてセラミック基材３４に固定され
る。
【００２０】上記構成とされたＭＣＭ６０において、多
層薄膜配線基板３０は、入出力ピン６４と半導体チップ
６２とを電気的に接続し、半導体チップ６２に対し外部
との信号の授受及び電源の供給を行なう機能を奏するも
のである。また、多層薄膜配線基板３０は、多層セラミ
ック基板や多層プリント配線基板に比べて薄型化を図る
ことができるため、多層薄膜配線基板３０を用いること
によりＭＣＭ６０の小型化を図ることができる。
層薄膜配線基板３０は、入出力ピン６４と半導体チップ
６２とを電気的に接続し、半導体チップ６２に対し外部
との信号の授受及び電源の供給を行なう機能を奏するも
のである。また、多層薄膜配線基板３０は、多層セラミ
ック基板や多層プリント配線基板に比べて薄型化を図る
ことができるため、多層薄膜配線基板３０を用いること
によりＭＣＭ６０の小型化を図ることができる。
【００２１】続いて、図１を用いて多層薄膜配線基板３
０の構成について説明する。多層薄膜配線基板３０は、
セラミック基材３４，第１乃至第６配線層３６〜４６，
層間絶縁層４８，層間接続ビア５０，及び複数の分岐ビ
ア５４等により構成されている。セラミック基材３４は
薄い平板形状を有しており、第１乃至第６配線層３６〜
４６及び層間絶縁層４８を形成する際のベース材として
機能するものである。前記した放熱フィン６６は、セラ
ミック基材３４の第１乃至第６配線層３６〜４６及び層
間絶縁層４８の形成される面と反対側の面に配設され
る。
０の構成について説明する。多層薄膜配線基板３０は、
セラミック基材３４，第１乃至第６配線層３６〜４６，
層間絶縁層４８，層間接続ビア５０，及び複数の分岐ビ
ア５４等により構成されている。セラミック基材３４は
薄い平板形状を有しており、第１乃至第６配線層３６〜
４６及び層間絶縁層４８を形成する際のベース材として
機能するものである。前記した放熱フィン６６は、セラ
ミック基材３４の第１乃至第６配線層３６〜４６及び層
間絶縁層４８の形成される面と反対側の面に配設され
る。
【００２２】第１乃至第６配線層３６〜４６は例えば銅
（Ｃｕ）により形成されており、セラミック基材３４上
に層間絶縁層４８を介して順次積層形成される。層間絶
縁層４８は絶縁性樹脂により形成されており、その材質
としては、例えばポリイミド樹脂を適用することができ
る。この第１乃至第６配線層３６〜４６及び層間絶縁層
４８は、周知のホトリソグラフィー技術を用いて形成す
ることができる。
（Ｃｕ）により形成されており、セラミック基材３４上
に層間絶縁層４８を介して順次積層形成される。層間絶
縁層４８は絶縁性樹脂により形成されており、その材質
としては、例えばポリイミド樹脂を適用することができ
る。この第１乃至第６配線層３６〜４６及び層間絶縁層
４８は、周知のホトリソグラフィー技術を用いて形成す
ることができる。
【００２３】即ち、先ずセラミック基材３４上に銅膜を
薄膜形成技術（例えば、スパッタリング等）を用いて形
成し、次に形成された銅膜の上部にホトレジストをスピ
ナー等により塗布する。続いて、このホトレジストに対
し露光処理，現像処理等を実施することにより、銅膜を
除去する位置に対応する位置のホトレジストを除去す
る。次にエッチング処理を行なうことにより不要な銅膜
を除去し、続いてホトレジストを除去することにより、
所定パターン形状の第１配線層４８を形成する。
薄膜形成技術（例えば、スパッタリング等）を用いて形
成し、次に形成された銅膜の上部にホトレジストをスピ
ナー等により塗布する。続いて、このホトレジストに対
し露光処理，現像処理等を実施することにより、銅膜を
除去する位置に対応する位置のホトレジストを除去す
る。次にエッチング処理を行なうことにより不要な銅膜
を除去し、続いてホトレジストを除去することにより、
所定パターン形状の第１配線層４８を形成する。
【００２４】次に、第１配線層４８が形成されたセラミ
ック基材３４上に感光性のポリイミド樹脂を塗布し、所
定位置に露光処理を行い続いて現像処理を行なうことに
より、所望位置のみに層間絶縁層４８を形成する。その
後、上記の処理を繰り返し実施することにより順次配線
層３８〜４６及び層間絶縁層４８を形成し、これにより
多層薄膜配線基板３０が形成される。
ック基材３４上に感光性のポリイミド樹脂を塗布し、所
定位置に露光処理を行い続いて現像処理を行なうことに
より、所望位置のみに層間絶縁層４８を形成する。その
後、上記の処理を繰り返し実施することにより順次配線
層３８〜４６及び層間絶縁層４８を形成し、これにより
多層薄膜配線基板３０が形成される。
【００２５】また本実施例では、上記の各配線層３６〜
４６の内、第１配線層３６はグランド層，第２配線層３
８は電源層，第３乃至第５配線層４０〜４４は信号層，
そして第６配線層４６は表面層とされている。前記のよ
うに、各配線層３６〜４６は層間絶縁層４８を介在させ
て積層されてるため、層間絶縁層４８が形成されていな
い位置を除き、各配線層３６〜４６の間は絶縁が保たれ
ている。
４６の内、第１配線層３６はグランド層，第２配線層３
８は電源層，第３乃至第５配線層４０〜４４は信号層，
そして第６配線層４６は表面層とされている。前記のよ
うに、各配線層３６〜４６は層間絶縁層４８を介在させ
て積層されてるため、層間絶縁層４８が形成されていな
い位置を除き、各配線層３６〜４６の間は絶縁が保たれ
ている。
【００２６】続いて、層間接続ビア５０について説明す
る。層間接続ビア５０は、半田バンプ２２が接続された
第６配線４６と第１配線層３６とを電気的に接続するた
め、層間絶縁層４８を貫通して形成されている。具体的
には、層間接続ビア５０の形成位置においては、層間絶
縁層４８は配設されていないため、よって図示されるよ
うに各配線層３６〜１６は直接積層された構造となり、
よって層間接続ビア５０により第１配線層３６と第６配
線層４６は層間接続され構成となる。
る。層間接続ビア５０は、半田バンプ２２が接続された
第６配線４６と第１配線層３６とを電気的に接続するた
め、層間絶縁層４８を貫通して形成されている。具体的
には、層間接続ビア５０の形成位置においては、層間絶
縁層４８は配設されていないため、よって図示されるよ
うに各配線層３６〜１６は直接積層された構造となり、
よって層間接続ビア５０により第１配線層３６と第６配
線層４６は層間接続され構成となる。
【００２７】また、図２に示したように、第６配線層４
６の上部には半田バンプ２２或いは入出力ピン６４が接
続されている（図１では、半田バンプ２２が接続された
例を図示している）。前記したように、半田バンプ２２
は半導体チップ６２の外部接続端子として機能するもの
であり、また入出力ピン６４はＭＣＭ６０を実装基板に
実装する際の外部接続端子として機能するものである。
よって、半導体チップ６２と入出力ピン６４とは、半田
バンプ２２及び多層薄膜配線基板３０を介して電気的に
接続された状態となる。
６の上部には半田バンプ２２或いは入出力ピン６４が接
続されている（図１では、半田バンプ２２が接続された
例を図示している）。前記したように、半田バンプ２２
は半導体チップ６２の外部接続端子として機能するもの
であり、また入出力ピン６４はＭＣＭ６０を実装基板に
実装する際の外部接続端子として機能するものである。
よって、半導体チップ６２と入出力ピン６４とは、半田
バンプ２２及び多層薄膜配線基板３０を介して電気的に
接続された状態となる。
【００２８】ここで、上記構成とされた層間接続ビア５
０の第２配線層３８に注目する。本実施例では、第２配
線層３８は複数の分岐ビア５４を一体的に形成してお
り、各分岐ビア５４はセラミック基材３４の延在方向
（図中、矢印Ｘで示す方向）に延出するよう構成されて
いる。この分岐ビア５４は、上記延在方向に延出するア
ーム状の延出部５６と、この延出部５６の先端において
セラミック基材３４に向け突出する接合部５８とにより
構成されている。また、接合部５８は、セラミック基材
３４に最も近い位置にある配線層である第１の配線層３
６に接合されている。
０の第２配線層３８に注目する。本実施例では、第２配
線層３８は複数の分岐ビア５４を一体的に形成してお
り、各分岐ビア５４はセラミック基材３４の延在方向
（図中、矢印Ｘで示す方向）に延出するよう構成されて
いる。この分岐ビア５４は、上記延在方向に延出するア
ーム状の延出部５６と、この延出部５６の先端において
セラミック基材３４に向け突出する接合部５８とにより
構成されている。また、接合部５８は、セラミック基材
３４に最も近い位置にある配線層である第１の配線層３
６に接合されている。
【００２９】また、本実施例では、分岐ビア５４の層間
接続ビア５０の中心位置から接合部５８までの離間距離
Ｌ１は例えば約６０μｍとされており、また各接続部５
８及び層間接続ビア５０の直径寸法は約２０μｍとされ
ている。尚、この離間距離Ｌ１及び直径寸法Ｌ２は、上
記の寸法に限定させるものではなく、層間接続ビア５０
の長さ，層間絶縁層４８の可撓性，及び印加される応力
の大きさ等により適宜選定することが可能である。
接続ビア５０の中心位置から接合部５８までの離間距離
Ｌ１は例えば約６０μｍとされており、また各接続部５
８及び層間接続ビア５０の直径寸法は約２０μｍとされ
ている。尚、この離間距離Ｌ１及び直径寸法Ｌ２は、上
記の寸法に限定させるものではなく、層間接続ビア５０
の長さ，層間絶縁層４８の可撓性，及び印加される応力
の大きさ等により適宜選定することが可能である。
【００３０】次に、分岐ビア５４の作用について説明す
る。いま、多層薄膜配線基板３０に対して加熱処理（例
えば実装時における加熱処理）が実施された場合を想定
する。多層薄膜配線基板３０に熱が印加されると、半導
体チップ６２とセラミック基材３４との間には熱膨張差
が発生し、この熱膨張差は半導体チップ６２とセラミッ
ク基材３４との間に形成されている層間接続ビア５０に
応力として印加される。
る。いま、多層薄膜配線基板３０に対して加熱処理（例
えば実装時における加熱処理）が実施された場合を想定
する。多層薄膜配線基板３０に熱が印加されると、半導
体チップ６２とセラミック基材３４との間には熱膨張差
が発生し、この熱膨張差は半導体チップ６２とセラミッ
ク基材３４との間に形成されている層間接続ビア５０に
応力として印加される。
【００３１】図３を用いて説明した、従来構成の多層薄
膜配線基板２では、この熱膨張差に起因した応力が全て
層間接続ビア２０に印加される構成であったため、特に
セラミック基材４に近い位置Ａ、具体的には第１配線層
３６と第２配線層３８との接合位置において剥離が発生
してしまうことは前述した通りである。しかるに、本実
施例に係る多層薄膜配線基板３０は、層間接続ビア５０
を構成する第２配線層３８に複数の分岐ビア５４を一体
的に形成しており、かつ分岐ビア５４を構成する接合部
５８は第１配線層３６に接合された構成となっている。
これにより、第２の配線層３８は、層間接続ビア５０と
同軸的な位置に形成された接合部３８ａと、延出部５６
の先端部に形成されている複数の接合部５８により、複
数の位置で第１配線層３６と接合された構成となってい
る。即ち、層間接続ビア５０は複数箇所において支持さ
れた構成となっている。
膜配線基板２では、この熱膨張差に起因した応力が全て
層間接続ビア２０に印加される構成であったため、特に
セラミック基材４に近い位置Ａ、具体的には第１配線層
３６と第２配線層３８との接合位置において剥離が発生
してしまうことは前述した通りである。しかるに、本実
施例に係る多層薄膜配線基板３０は、層間接続ビア５０
を構成する第２配線層３８に複数の分岐ビア５４を一体
的に形成しており、かつ分岐ビア５４を構成する接合部
５８は第１配線層３６に接合された構成となっている。
これにより、第２の配線層３８は、層間接続ビア５０と
同軸的な位置に形成された接合部３８ａと、延出部５６
の先端部に形成されている複数の接合部５８により、複
数の位置で第１配線層３６と接合された構成となってい
る。即ち、層間接続ビア５０は複数箇所において支持さ
れた構成となっている。
【００３２】このため、上記のように層間接続ビア５０
に応力が印加されても、この応力は接合部３８ａ及び各
接合部５８に分散して印加されることとなり、よって個
々の接合部３８ａ，５８に印加される応力の大きさは低
減される。これにより、各接合部３８ａ，５８がセラミ
ック基材３４に固定された第１配線層３６から剥離する
ことを確実に防止することができ、よって多層薄膜配線
基板３０の信頼性を向上させることができる。
に応力が印加されても、この応力は接合部３８ａ及び各
接合部５８に分散して印加されることとなり、よって個
々の接合部３８ａ，５８に印加される応力の大きさは低
減される。これにより、各接合部３８ａ，５８がセラミ
ック基材３４に固定された第１配線層３６から剥離する
ことを確実に防止することができ、よって多層薄膜配線
基板３０の信頼性を向上させることができる。
【００３３】また、本実施例の構成では、分岐ビア５４
が層間接続ビア５０から分岐する位置を、セラミック基
材３４に近い位置に設定している。換言すれば、信号配
線となる第３乃至第５配線層４０〜４６の配設位置より
セラミック基材３４に近い位置に設定している。この構
成とすることにより、分岐ビア５４が信号配線となる第
３乃至第５配線層４０〜４６の邪魔になることを防止で
き、第３乃至第５配線層４０〜４６の配置位置設定の自
由度を向上させることができる。
が層間接続ビア５０から分岐する位置を、セラミック基
材３４に近い位置に設定している。換言すれば、信号配
線となる第３乃至第５配線層４０〜４６の配設位置より
セラミック基材３４に近い位置に設定している。この構
成とすることにより、分岐ビア５４が信号配線となる第
３乃至第５配線層４０〜４６の邪魔になることを防止で
き、第３乃至第５配線層４０〜４６の配置位置設定の自
由度を向上させることができる。
【００３４】更に、本実施例では、層間接続ビア５０及
び分岐ビア５４をセラミック基材３４に最も近い位置に
ある第１配線層３６に接合したことにより、半導体チッ
プ６２で発生する熱を層間接続ビア５０及び分岐ビア５
４を介して放熱させることができ、よって放熱効率の向
上を図ることができる。尚、図１に示す例では、分岐ビ
ア５４を図中左右方向に夫々延出形成した構成を示した
が、分岐ビア５４の数は２つに限定されるものではな
く、任意に形成することが可能なものである。
び分岐ビア５４をセラミック基材３４に最も近い位置に
ある第１配線層３６に接合したことにより、半導体チッ
プ６２で発生する熱を層間接続ビア５０及び分岐ビア５
４を介して放熱させることができ、よって放熱効率の向
上を図ることができる。尚、図１に示す例では、分岐ビ
ア５４を図中左右方向に夫々延出形成した構成を示した
が、分岐ビア５４の数は２つに限定されるものではな
く、任意に形成することが可能なものである。
【００３５】また、本実施例では、分岐ビア５４を第２
配線層３８から延出させた構成としたが、分岐ビア５４
の分岐位置は第２配線層３８に限定されるものではな
く、他の配線層４０〜４６から分岐させる構成とするこ
とも可能である。
配線層３８から延出させた構成としたが、分岐ビア５４
の分岐位置は第２配線層３８に限定されるものではな
く、他の配線層４０〜４６から分岐させる構成とするこ
とも可能である。
【００３６】
【発明の効果】上述の如く本発明によれば、次に述べる
種々の効果を実現することができる。請求項１記載の発
明によれば、個々のビア及び分岐ビアに印加される応力
の大きさを低減することができ、よってビア及び分岐ビ
アが剥離することを防止することができるため、多層薄
膜配線基板の信頼性を向上させることができる。
種々の効果を実現することができる。請求項１記載の発
明によれば、個々のビア及び分岐ビアに印加される応力
の大きさを低減することができ、よってビア及び分岐ビ
アが剥離することを防止することができるため、多層薄
膜配線基板の信頼性を向上させることができる。
【００３７】また、請求項２記載の発明によれば、分岐
ビアが配線層の邪魔になることを防止でき、配線層の配
置位置設定の自由度を向上させることができる。また、
請求項３記載の発明によれば、ビアと接合される被接合
要素（例えば、半導体チップ）が発熱するものである場
合、発生する熱をビアを分岐ビアを介して放熱すること
ができ、放熱効率の向上を図ることができる。
ビアが配線層の邪魔になることを防止でき、配線層の配
置位置設定の自由度を向上させることができる。また、
請求項３記載の発明によれば、ビアと接合される被接合
要素（例えば、半導体チップ）が発熱するものである場
合、発生する熱をビアを分岐ビアを介して放熱すること
ができ、放熱効率の向上を図ることができる。
【００３８】更に、請求項４記載の発明によれば、半導
体チップとベース材との熱膨張差による応力や、ベース
材を実装基板に対して保持させるための応力に対して十
分な強度を持たせることができる。
体チップとベース材との熱膨張差による応力や、ベース
材を実装基板に対して保持させるための応力に対して十
分な強度を持たせることができる。
【図１】本発明の一実施例である多層薄膜配線基板の層
間接続ビアの形成位置近傍を拡大して示す断面図であ
る。
間接続ビアの形成位置近傍を拡大して示す断面図であ
る。
【図２】本発明の一実施例である多層薄膜配線基板を適
用したＭＣＭを示す図である。
用したＭＣＭを示す図である。
【図３】従来の一例である多層薄膜配線基板の層間接続
ビアの形成位置近傍を拡大して示す断面図である。
ビアの形成位置近傍を拡大して示す断面図である。
３０ 多層薄膜配線基板 ３４ セラミック基材 ３６ 第１配線層 ３８ 第２配線層 ４０ 第３配線層 ４２ 第４配線層 ４４ 第５配線層 ４６ 第６配線層 ４８ 層間絶縁層 ５０ 層間接続ビア ５２ 半田バンプ ５４ 分岐ビア ５６ 延出部 ５８ 接続部 ６０ ＭＣＭ ６２ 半導体チップ ６６ 冷却ファン
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年１月１６日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
Claims (4)
- 【請求項１】 ベース材上に複数の配線層と絶縁層とを
積層した構造を有すると共に、前記絶縁層を貫通するよ
う前記配線層を積層した構造のビアを有する多層薄膜配
線基板において、 前記ビアを構成する複数の配線層の内、少なくとも一層
の配線層を前記ベース材の延在方向に延出するよう複数
分岐させることにより分岐ビアを形成し、 かつ、前記分岐ビアを前記複数の配線層の内、前記ベー
ス材に近い位置にある配線層に接合した構成としたこと
を特徴とする多層薄膜配線基板。 - 【請求項２】 請求項１記載の多層薄膜配線基板におい
て、 前記ビアの分岐位置を、前記配線層内の信号配線の配設
位置より前記ベース材に近い位置に設定したことを特徴
とする多層薄膜配線基板。 - 【請求項３】 請求項１または２記載の多層薄膜配線基
板において、 前記ビアを、前記分岐ビアと共に前記ベース材に近い位
置にある配線層に接合した構成としたことを特徴とする
多層薄膜配線基板。 - 【請求項４】 請求項３記載の多層薄膜配線基板におい
て、 前記ビアの前記ベース材と異なる側の端部は接合された
構成であることを特徴とする多層薄膜配線基板。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36116697A JP3618044B2 (ja) | 1997-12-26 | 1997-12-26 | 多層薄膜配線基板 |
| US09/109,912 US6303877B2 (en) | 1997-12-26 | 1998-07-02 | Multilayer thin-film wiring board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36116697A JP3618044B2 (ja) | 1997-12-26 | 1997-12-26 | 多層薄膜配線基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11195872A true JPH11195872A (ja) | 1999-07-21 |
| JP3618044B2 JP3618044B2 (ja) | 2005-02-09 |
Family
ID=18472466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36116697A Expired - Fee Related JP3618044B2 (ja) | 1997-12-26 | 1997-12-26 | 多層薄膜配線基板 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6303877B2 (ja) |
| JP (1) | JP3618044B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1868423A1 (en) * | 1998-09-17 | 2007-12-19 | Ibiden Co., Ltd. | Multilayer build-up wiring board |
| US6441313B1 (en) * | 1999-11-23 | 2002-08-27 | Sun Microsystems, Inc. | Printed circuit board employing lossy power distribution network to reduce power plane resonances |
| JP2001168125A (ja) * | 1999-12-03 | 2001-06-22 | Nec Corp | 半導体装置 |
| US6465085B1 (en) * | 2000-04-04 | 2002-10-15 | Fujitsu Limited | Thin film wiring board and method for manufacturing the same, base substrate and method for manufacturing the same |
| US6664639B2 (en) * | 2000-12-22 | 2003-12-16 | Matrix Semiconductor, Inc. | Contact and via structure and method of fabrication |
| IL143682A0 (en) * | 2001-06-11 | 2002-04-21 | Shalman Michael | Endoscope with cleaning optics |
| US7435912B1 (en) * | 2002-05-14 | 2008-10-14 | Teradata Us, Inc. | Tailoring via impedance on a circuit board |
| US7088008B2 (en) * | 2003-03-20 | 2006-08-08 | International Business Machines Corporation | Electronic package with optimized circuitization pattern |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60154496A (ja) | 1984-01-24 | 1985-08-14 | 松下電工株式会社 | 調光装置 |
| US4575663A (en) | 1984-09-07 | 1986-03-11 | The Babcock & Wilcox Company | Microprocessor based two speed motor control interface |
| JPH03286590A (ja) | 1990-04-03 | 1991-12-17 | Nippon Cement Co Ltd | セラミック配線基板 |
| JP2503725B2 (ja) * | 1990-05-18 | 1996-06-05 | 日本電気株式会社 | 多層配線基板 |
| JP2808958B2 (ja) | 1992-01-07 | 1998-10-08 | 三菱電機株式会社 | 配線基板及びその製造方法 |
| US5422514A (en) * | 1993-05-11 | 1995-06-06 | Micromodule Systems, Inc. | Packaging and interconnect system for integrated circuits |
| JPH07231172A (ja) * | 1994-02-17 | 1995-08-29 | Toray Ind Inc | 多層配線基板 |
-
1997
- 1997-12-26 JP JP36116697A patent/JP3618044B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-02 US US09/109,912 patent/US6303877B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3618044B2 (ja) | 2005-02-09 |
| US6303877B2 (en) | 2001-10-16 |
| US20010011607A1 (en) | 2001-08-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4692839A (en) | Multiple chip interconnection system and package | |
| TW544818B (en) | Semiconductor package | |
| US7327018B2 (en) | Chip package structure, package substrate and manufacturing method thereof | |
| EP0863548A2 (en) | Mounting assembly of integrated circuit device and method for production thereof | |
| US5130768A (en) | Compact, high-density packaging apparatus for high performance semiconductor devices | |
| US20050230797A1 (en) | Chip packaging structure | |
| JPH06103704B2 (ja) | 集積回路パッケージの製造方法、集積回路アセンブリおよびバイアの形成方法 | |
| JPH06350020A (ja) | マルチチップ集積回路モジュール及びその製造方法 | |
| JPH05211202A (ja) | 複合フリップ・チップ半導体装置とその製造およびバーンインの方法 | |
| GB2500380A (en) | Arrangement and method of making electrical connections | |
| WO2005114728A1 (ja) | 半導体装置並びに配線基板及びその製造方法 | |
| JP2000323516A (ja) | 配線基板の製造方法及び配線基板及び半導体装置 | |
| JPH11195872A (ja) | 多層薄膜配線基板 | |
| JP2803603B2 (ja) | マルチチップパッケージ構造 | |
| JP2001196499A (ja) | 組立中に選択されるインピーダンスの導体を持つ半導体パッケージ | |
| US11581261B2 (en) | Chip on film package | |
| JP2000323610A (ja) | フィルムキャリア型半導体装置 | |
| JPH05191002A (ja) | 多層回路板 | |
| JPH04290258A (ja) | マルチチップモジュール | |
| TW200531235A (en) | Multi-chip package structure | |
| JP4128440B2 (ja) | 部品内蔵モジュール | |
| JP3024596B2 (ja) | フィルムキャリアテープを用いたｂｇａ型半導体装置 | |
| JP2924394B2 (ja) | 半導体装置及びその製造方法 | |
| JPH11224924A (ja) | 半導体装置及びその製造方法 | |
| JPH09199537A (ja) | 集積回路の実装構造 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040331 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040427 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040623 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041102 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041108 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081119 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081119 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091119 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101119 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101119 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111119 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111119 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121119 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121119 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131119 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |