JPH11187004A - デジタルデータ同期回路 - Google Patents

Abstract

(57)【要約】 【課題】 同期用の信号ライン又はバッファメモリを必
要とし、構造が複雑でコスト高になったり処理時間が長
くなるなどの問題があった。 【解決手段】 シリアル入力データをパラレルに変換す
る直並列変換回路と、同期コード保持回路と、入力デー
タが同期コードと一致した時に一致検出信号を出力する
一致検出回路と、入力データのブロック毎に周期的に同
期コードを検出するブロック長カウンタと、ブロック長
カウンタの起動を制御するカウンタ制御部と、ブロック
長カウンタの再起動を制御するカウンタリセット部と、
一定のデータのブロック毎に同期コードを周期的に検出
する検出回路と、検出回路で同期コードが所定の回数連
続して検出されているかどうかを判定する連続性検出保
持回路と、一致検出回路からの検出信号に同期して伝送
用クロックを８分の１に分周しバイトデータ用クロック
を作り出す分周回路とを備え、同期コードを含んだバイ
トデータと、同期が取れていることを示す同期確立信号
を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像や音声などの
デジタルデータを伝送する送受信装置に係り、特に受信
部のデジタルデータ同期回路の構成に関するものであ
る。

【０００２】

【従来の技術とその課題】従来のデジタルデータ同期回
路では、同期用の信号ラインを別途必要としたり、ある
いは同期信号をソフトで処理して検出するためのバッフ
ァメモリを必要としていたので、構造が複雑化してコス
ト高になったり処理時間が長くなるなどの問題があっ
た。本発明は、このような同期用の信号ラインやバッフ
ァメモリが不要で、構成が簡単なデジタルデータ同期回
路を提供することを目的とする。

【０００３】

【課題を解決するための手段】本発明は、外部の同期用
マーカー信号を必要とせずに、シリアルデータ列とクロ
ックから元のパラレルの８ビット単位のデータ列を再生
するもので、シリアルの入力データと伝送用クロックを
受信し、入力データと同期をとるデジタルデータ同期回
路において、シリアルの入力データをパラレルの入力デ
ータに変換する直並列変換回路と、同期コードを記憶す
る同期コード保持回路と、入力データが同期コードと一
致した時に一致検出信号を出力する一致検出回路と、一
定の入力データのブロック毎に周期的に同期コードを検
出するブロック長カウンタと、ブロック長カウンタの起
動を制御するカウンタ制御部と、ブロック長カウンタの
再起動を制御するカウンタリセット部と、一定のデータ
のブロック毎に同期コードを周期的に検出する検出回路
と、検出回路で同期コードが所定の回数連続して検出さ
れているかどうかを判定する連続性検出保持回路と、一
致検出回路からの検出信号に同期して伝送用クロックを
８分の１に分周しバイトデータ用クロックを作り出す分
周回路とを備え、同期コードを含んだバイトデータと、
同期が取れていることを示す同期確立信号を出力する構
成を特徴とする。

【０００４】

【実施例】デジタルのシリアルデータの中に８ビット
（以後、バイトという）単位で意味付けされたデータ列
を含んでいる場合、受信部ではこのバイトの並びに合わ
せてシリアル・パラレル変換を行う必要がある。図２に
示すようなＭＰＥＧ２の伝送データ列の場合、１８８バ
イトのブロック長ごとに１バイトの特定の同期コードＳ
ＹＮＣを含んでいる。なお、図２で各データの後に付加
されているＣＲＣはエラー訂正用のコードを示してい
る。

【０００５】図１は本発明によるインタフェース回路の
一実施例を示すものである。このインタフェース回路
は、受信した図２のようなシリアルの入力データから同
期コードＳＹＮＣを検出し、最初の同期コードＳＹＮＣ
を検出した後は１８８バイト毎に同期コードＳＹＮＣが
繰り返されているかを監視する。もし、繰り返し同期コ
ードＳＹＮＣが検出されないときは再び同期コードＳＹ
ＮＣの検出動作から開始する。そして、連続して同期コ
ードＳＹＮＣが繰り返されているときは、同期が取れて
いることを示す同期確立信号と、同期コードを含んだバ
イトデータを出力する動作を行うものである。

【０００６】すなわち、入力端子１に加えられた図２の
ようなシリアルの入力データと入力端子２に加えられた
伝送用クロックを受信すると、まず直並列変換回路３で
入力データをパラレルに変換する。そして、直並列変換
回路３のパラレルの出力データと、同期コードを保持し
ている同期コード保持回路５の出力が、一致検出回路４
に加えられる。直並列変換回路３の出力データと同期コ
ードが一致したとき、一致検出回路４は一致検出信号を
出力する。この一致検出信号はカウンタ制御部６及びカ
ウンタリセット部７、検出回路９に加えられる。

【０００７】１８８×８進のブロック長カウンタ８の動
作を制御するカウンタ制御部６は、一致検出回路４から
の最初の一致検出信号を受けてカウントイネーブル信号
を出力する。カウントイネーブル信号によりブロック長
カウンタ８はカウントを開始し、１８８バイト目のとこ
ろで再び同期コードＳＹＮＣが存在しているかを確認す
る。同期コードＳＹＮＣが存在しているとブロック長カ
ウンタ８は再起動される。一方、同期コードＳＹＮＣが
存在しない場合はカウンタリセット部７が働いてブロッ
ク長カウンタ８はリセットされ、一致検出回路４からの
次の一致検出信号を待つ状態となる。

【０００８】検出回路９は一定のデータのブロック毎に
同期コードＳＹＮＣが周期的に連続して存在しているこ
とを検出し、検出信号を連続性検出保持回路10に対して
出力する。連続性検出保持回路10では、その結果を保持
し同期コードＳＹＮＣが周期的に少なくとも３回以上連
続していることを検出したときに同期確立信号を出力す
る。

【０００９】分周回路11は、一致検出回路４から出力さ
れた一致検出信号に同期して伝送用クロックを８分の１
に分周し、バイトデータ用クロックを作り出して出力す
る。そして、バイトデータ用クロックは連続性検出保持
回路10とラッチ回路12に加えられる。パラレルに変換さ
れた入力データが入力されたラッチ回路12からは、同期
コードＳＹＮＣに同期したタイミングで８ビットのパラ
レルの入力データ、すなわちバイトデータが出力される
ことになる。

【００１０】

【発明の効果】本発明によれば、８ビットのデータバウ
ンダリを合わせるための特別な同期信号ラインや、ソフ
トで処理するためのバッファメモリが不要で、構成が簡
単になるばかりでなく、ブロック長や同期コードを任意
に設定可能な汎用のデジタルデータ同期回路を得られる
効果がある。

【図面の簡単な説明】

【図１】 本発明の一実施例を示すブロック図

【図２】 デジタルのシリアルデータ列の構成例を示す
図

【符号の説明】

３ 直並列変換回路 ４ 一致検出回路 ５ 同期コード保持回路 ６ カウンタ制御部 ７ カウンタリセット部 ８ ブロック長カウンタ ９ 検出回路 10 連続性検出保持回路 11 分周回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 シリアルの入力データと伝送用クロック
   を受信し、入力データと同期をとるデジタルデータ同期
   回路において、シリアルの入力データをパラレルの入力
   データに変換する直並列変換回路と、同期コードを記憶
   する同期コード保持回路と、入力データが同期コードと
   一致した時に一致検出信号を出力する一致検出回路と、
   一定の入力データのブロック毎に周期的に同期コードを
   検出するブロック長カウンタと、該ブロック長カウンタ
   の起動を制御するカウンタ制御部と、該ブロック長カウ
   ンタの再起動を制御するカウンタリセット部と、一定の
   データのブロック毎に同期コードを周期的に検出する検
   出回路と、検出回路で同期コードが所定の回数連続して
   検出されているかどうかを判定する連続性検出保持回路
   と、一致検出回路からの検出信号に同期して伝送用クロ
   ックを８分の１に分周しバイトデータ用クロックを作り
   出す分周回路とを備え、同期コードを含んだバイトデー
   タと、同期が取れていることを示す同期確立信号を出力
   することを特徴とするデジタルデータ同期回路。