JPH11186265A - 半導体デバイスの製造方法 - Google Patents
半導体デバイスの製造方法Info
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- JPH11186265A JPH11186265A JP9349817A JP34981797A JPH11186265A JP H11186265 A JPH11186265 A JP H11186265A JP 9349817 A JP9349817 A JP 9349817A JP 34981797 A JP34981797 A JP 34981797A JP H11186265 A JPH11186265 A JP H11186265A
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- JP
- Japan
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- wafer
- parts
- resist
- bumps
- bump
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
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- Engineering & Computer Science (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 電極パッドやバンプをウエハの片面側のみで
はなく、別の部分にも形成できるようにして、電極パッ
ドやバンプの置ける場所を増やし、ＩＬＢ工程のチップ
クラックによる不良をなくした半導体デバイスの製造方
法を提供する。 【解決手段】 半導体ウエハ１の裏面の電極パッド及び
／又はバンプを形成しようとする箇所に、表面から裏面
まで導電性物質４を注入した後、当該箇所に電極パッド
５及び／又はバンプ９を形成する。
はなく、別の部分にも形成できるようにして、電極パッ
ドやバンプの置ける場所を増やし、ＩＬＢ工程のチップ
クラックによる不良をなくした半導体デバイスの製造方
法を提供する。 【解決手段】 半導体ウエハ１の裏面の電極パッド及び
／又はバンプを形成しようとする箇所に、表面から裏面
まで導電性物質４を注入した後、当該箇所に電極パッド
５及び／又はバンプ９を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体デバイスの製
造方法に関するものである。
造方法に関するものである。
【０００２】
【従来の技術】半導体デバイスの製造工程において従来
の方法について説明する。
の方法について説明する。
【０００３】図３、図４は従来の半導体デバイスの製造
工程について示すものである。同図において、１は製品
ウエハ、２は拡散処理部分、５は電極パッド、６は保護
膜、７はバリアメタル、８はバンプレジスト、９はバン
プである。
工程について示すものである。同図において、１は製品
ウエハ、２は拡散処理部分、５は電極パッド、６は保護
膜、７はバリアメタル、８はバンプレジスト、９はバン
プである。
【０００４】以上の様な構成の半導体デバイスの製造工
程について、その内容を説明する。製品ウエハ１上の拡
散処理部分２がある面（図３−ａ）に、電極パッド５を
形成する（図３−ｂ）。その後、製品ウエハ１全体と電
極パッド５のサイド部分を保護膜６で被う（図３−
ｃ）。その後、スパッタリングやＥＢ蒸着方法などでバ
リアメタル７を形成する（図３−ｄ）。そして、このバ
リアメタル７の上にバンプレジスト８を形成させる（図
３−ｅ）。その後、めっき方式でバンプ９を形成する
（図４−ｆ）。その後、バンプレジスト８を除去する
（図４−ｇ）。その後、バリアメタル７の不要部分をウ
ェットエッチング方法もしくはドライエッチング方法で
エッチングし、この半導体デバイスの製造工程が終了す
る（図４−ｈ）。
程について、その内容を説明する。製品ウエハ１上の拡
散処理部分２がある面（図３−ａ）に、電極パッド５を
形成する（図３−ｂ）。その後、製品ウエハ１全体と電
極パッド５のサイド部分を保護膜６で被う（図３−
ｃ）。その後、スパッタリングやＥＢ蒸着方法などでバ
リアメタル７を形成する（図３−ｄ）。そして、このバ
リアメタル７の上にバンプレジスト８を形成させる（図
３−ｅ）。その後、めっき方式でバンプ９を形成する
（図４−ｆ）。その後、バンプレジスト８を除去する
（図４−ｇ）。その後、バリアメタル７の不要部分をウ
ェットエッチング方法もしくはドライエッチング方法で
エッチングし、この半導体デバイスの製造工程が終了す
る（図４−ｈ）。
【０００５】
【発明が解決しようとする課題】しかしながら、図３〜
図４に示す方法では電極パッドやバンプをウエハの片面
側、すなわち拡散加工した側のみしか成長させることし
か出来ず、電極パッドやバンプの置ける位置が制限され
てしまう。
図４に示す方法では電極パッドやバンプをウエハの片面
側、すなわち拡散加工した側のみしか成長させることし
か出来ず、電極パッドやバンプの置ける位置が制限され
てしまう。
【０００６】また、拡散加工した部分にバンプをつけた
場合、後の組立工程、例えばＩＬＢ工程でチップクラッ
クによる不良が発生する可能性がある。
場合、後の組立工程、例えばＩＬＢ工程でチップクラッ
クによる不良が発生する可能性がある。
【０００７】本発明は、上記間題点に鑑み、電極パッド
やバンプをウエハの片面側のみではなく、別の部分にも
形成させ、電極パッドやバンプの置ける場所を増やし、
ＩＬＢ工程のチップクラックによる不良をなくした半導
体の製造方法を提供することを目的とする。
やバンプをウエハの片面側のみではなく、別の部分にも
形成させ、電極パッドやバンプの置ける場所を増やし、
ＩＬＢ工程のチップクラックによる不良をなくした半導
体の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明の請求項１に記載の製造方法は、半導体ウエ
ハ表面に電極パッド及び／又はバンプを形成して半導体
デバイスを製造する方法において、前記電極パッド及び
／又はバンプを形成する前に、前記半導体ウエハの所定
箇所に、一方の面から他方の面に至るまで導電性物質を
注入することを特徴とする。即ち、ウエハ表面からウェ
ハ裏面までイオン注入法により、導電性物質を注入する
ことにより、ウエハ表面からウエハ裏面までの導通を可
能している。これにより、拡散加工したウエハの表面側
のみでなく裏面側にも電極パッドやバンプを置くことが
可能となる。
め、本発明の請求項１に記載の製造方法は、半導体ウエ
ハ表面に電極パッド及び／又はバンプを形成して半導体
デバイスを製造する方法において、前記電極パッド及び
／又はバンプを形成する前に、前記半導体ウエハの所定
箇所に、一方の面から他方の面に至るまで導電性物質を
注入することを特徴とする。即ち、ウエハ表面からウェ
ハ裏面までイオン注入法により、導電性物質を注入する
ことにより、ウエハ表面からウエハ裏面までの導通を可
能している。これにより、拡散加工したウエハの表面側
のみでなく裏面側にも電極パッドやバンプを置くことが
可能となる。
【０００９】また、本発明の請求項２に記載の製造方法
は、前記他方の面の前記導電性物質が注入された箇所に
電極パッド及び／又はバンプを成長させることを特徴と
する。即ち、ウエハ裏面に電極パッド及び／又はバンプ
を成長させることで、電極パッド及び／又はバンプの置
ける場所を増やし、後の組立工程、例えばＩＬＢ工程の
チップクラックによる不良をなくすことが可能となる。
は、前記他方の面の前記導電性物質が注入された箇所に
電極パッド及び／又はバンプを成長させることを特徴と
する。即ち、ウエハ裏面に電極パッド及び／又はバンプ
を成長させることで、電極パッド及び／又はバンプの置
ける場所を増やし、後の組立工程、例えばＩＬＢ工程の
チップクラックによる不良をなくすことが可能となる。
【００１０】
【発明の実施の形態】本発明の実施例について、図面を
用いて詳細に説明する。
用いて詳細に説明する。
【００１１】図１、図２は、本発明の半導体デバイスの
製造方法の一実施例の工程概略説明図である。１は製品
ウエハ、２は拡散処理部分、３はストッパーレジスト、
４は導電性物質、５は電極パッド、６は保護膜、７はバ
リアメタル、８はバンプレジスト、９はバンプである。
製造方法の一実施例の工程概略説明図である。１は製品
ウエハ、２は拡散処理部分、３はストッパーレジスト、
４は導電性物質、５は電極パッド、６は保護膜、７はバ
リアメタル、８はバンプレジスト、９はバンプである。
【００１２】次にこの半導体製造方法の説明を行う。ま
ず、製品ウエハ１上の拡散処理部分２がある面（図１−
ａ）にストッパーレジスト３を塗布する。そして、製品
ウエハ１の拡散処理部分２がない面で、これから後の工
程で、電極パッド５を成長させようとする部分のみのス
トッパーレジスト３を開ける（図１−ｂ）。このストッ
パーレジスト３は後工程のイオン注入に耐え得る為、十
分な耐熱性、パターン維持性が必要である。
ず、製品ウエハ１上の拡散処理部分２がある面（図１−
ａ）にストッパーレジスト３を塗布する。そして、製品
ウエハ１の拡散処理部分２がない面で、これから後の工
程で、電極パッド５を成長させようとする部分のみのス
トッパーレジスト３を開ける（図１−ｂ）。このストッ
パーレジスト３は後工程のイオン注入に耐え得る為、十
分な耐熱性、パターン維持性が必要である。
【００１３】その後、導電性物質４を製品ウエハ１上の
拡散処理部分２がある面の表面から拡散処理部分２がな
い面の表面に到達するまでイオン注入する（図１−
ｃ）。この際、導電性物質４が製品ウエハ１中で拡散
し、拡がらないよう、イオン注入条件を設定する必要が
ある。
拡散処理部分２がある面の表面から拡散処理部分２がな
い面の表面に到達するまでイオン注入する（図１−
ｃ）。この際、導電性物質４が製品ウエハ１中で拡散
し、拡がらないよう、イオン注入条件を設定する必要が
ある。
【００１４】その後、ストッパーレジスト３を除去する
（図１−ｄ）。
（図１−ｄ）。
【００１５】そして製品ウエハ１の裏面に電極パッド５
を形成する（図１−ｄ）。電極パッド５には通常、Ａｌ
やＣｕやＷ、ＴｉＷなどの材質が用いられ、膜厚は１〜
２μｍ程度とする。
を形成する（図１−ｄ）。電極パッド５には通常、Ａｌ
やＣｕやＷ、ＴｉＷなどの材質が用いられ、膜厚は１〜
２μｍ程度とする。
【００１６】その後、電極パッド５を保護する為、保護
膜６で被う（図１−ｅ）。保護膜にはＳＯＧ（スピンオ
ンガラス（ガラス化膜））、ＰＳＧ（リンドープガラス
膜）、Ｐｌ−ＳｉＮ（プラズマナイトライド（窒化
膜））などが用いられる。ワイヤーボンディングなどで
組立する場合はこれでプロセス完了である。
膜６で被う（図１−ｅ）。保護膜にはＳＯＧ（スピンオ
ンガラス（ガラス化膜））、ＰＳＧ（リンドープガラス
膜）、Ｐｌ−ＳｉＮ（プラズマナイトライド（窒化
膜））などが用いられる。ワイヤーボンディングなどで
組立する場合はこれでプロセス完了である。
【００１７】続いてバンプを成長させる場合のプロセス
の説明を行う。まず、製品ウエハ１の拡散処理部分２が
ない面にバリアメタル７を形成する（図２−ｆ）。形成
方法としてはスパッタリングやＥＢ蒸着（エレクトロン
ビーム蒸着）などを用いる。バリアメタル７の材質には
ＡｕやＰｄ、Ｃｕなどの貴金属やＴｉ、ＴｉＷなどが用
いられる。また、膜厚は０．１〜１μｍ程度とする。
の説明を行う。まず、製品ウエハ１の拡散処理部分２が
ない面にバリアメタル７を形成する（図２−ｆ）。形成
方法としてはスパッタリングやＥＢ蒸着（エレクトロン
ビーム蒸着）などを用いる。バリアメタル７の材質には
ＡｕやＰｄ、Ｃｕなどの貴金属やＴｉ、ＴｉＷなどが用
いられる。また、膜厚は０．１〜１μｍ程度とする。
【００１８】その後、バリアメタル７上にバンプレジス
ト８を塗布し、バンプ９を成長させようとする部分のバ
ンプレジスト８を除去する（図２−ｇ）。
ト８を塗布し、バンプ９を成長させようとする部分のバ
ンプレジスト８を除去する（図２−ｇ）。
【００１９】その後、バンプ９を成長させる（図２−
ｈ）。バンプ９を成長させるには電解めっき方式が用い
られる。また無電解めっき液を使用すれば、バリアメタ
ル７なしでバンプ９形成が可能である。バンプ９の材質
には通常、ＡｕやＣｕ、Ａｇなどの貴金属やはんだなど
が用いられる。また成長させる高さとしては１０〜２５
μｍ程度が望ましい。
ｈ）。バンプ９を成長させるには電解めっき方式が用い
られる。また無電解めっき液を使用すれば、バリアメタ
ル７なしでバンプ９形成が可能である。バンプ９の材質
には通常、ＡｕやＣｕ、Ａｇなどの貴金属やはんだなど
が用いられる。また成長させる高さとしては１０〜２５
μｍ程度が望ましい。
【００２０】その後、バンプレジスト８を除去する（図
２−ｉ）。
２−ｉ）。
【００２１】最後に、バリアメタル７の不要部分をウェ
ツトエッチング方法もしくはドライエッチング方法でエ
ッチングし、この半導体デバイスの製造工程が終了する
（図２−ｊ）。
ツトエッチング方法もしくはドライエッチング方法でエ
ッチングし、この半導体デバイスの製造工程が終了する
（図２−ｊ）。
【００２２】
【発明の効果】請求項１に記載の製造方法によれば、ウ
エハ表面からウエハ裏面まで導電性物質を注入したこと
を特徴としており、ウエハ表面からウエハ裏面までの導
通を可能にしている。このことで拡散加工したウエハの
表面側のみでなく裏面側にも電極パッドやバンプを置く
ことが可能となる。
エハ表面からウエハ裏面まで導電性物質を注入したこと
を特徴としており、ウエハ表面からウエハ裏面までの導
通を可能にしている。このことで拡散加工したウエハの
表面側のみでなく裏面側にも電極パッドやバンプを置く
ことが可能となる。
【００２３】また、請求項２に記載の製造方法によれ
ば、ウエハ裏面に電極パッドやバンプを成長させること
を特徴としており、このことで後の組立工程、例えばＩ
ＬＢ工程でのチッブクラックによる不良をなくすことが
可能となる。
ば、ウエハ裏面に電極パッドやバンプを成長させること
を特徴としており、このことで後の組立工程、例えばＩ
ＬＢ工程でのチッブクラックによる不良をなくすことが
可能となる。
【図１】 本発明の半導体デバイスの製造方法の一実施
例の工程の前半部分の概略を示した断面説明図である。
例の工程の前半部分の概略を示した断面説明図である。
【図２】 本発明の半導体デバイスの製造方法の一実施
例の工程の後半部分の概略を示した断面説明図である。
例の工程の後半部分の概略を示した断面説明図である。
【図３】 従来の半導体デバイスの製造方法の一例の工
程の前半部分の概略を示した断面説明図である。
程の前半部分の概略を示した断面説明図である。
【図４】 従来の半導体デバイスの製造方法の一例の工
程の後半部分の概略を示した断面説明図である。
程の後半部分の概略を示した断面説明図である。
１ 製品ウエハ ２ 拡散処理部分 ３ ストッパーレジスト ４ 導電性物質 ５ 電極パッド ６ 保護膜 ７ バリアメタル ８ バンプレジスト ９ バンプ
Claims (2)
- 【請求項１】 半導体ウエハ表面に電極パッド及び／又
はバンプを形成して半導体デバイスを製造する方法にお
いて、前記電極パッド及び／又はバンプを形成する前
に、前記半導体ウエハの所定箇所に、一方の面から他方
の面に至るまで導電性物質を注入することを特徴とする
半導体デバイスの製造方法。 - 【請求項２】 前記他方の面の前記導電性物質が注入さ
れた箇所に電極パッド及び／又はバンプを成長させるこ
とを特徴とする請求項１に記載の半導体デバイスの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9349817A JPH11186265A (ja) | 1997-12-18 | 1997-12-18 | 半導体デバイスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9349817A JPH11186265A (ja) | 1997-12-18 | 1997-12-18 | 半導体デバイスの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11186265A true JPH11186265A (ja) | 1999-07-09 |
Family
ID=18406324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9349817A Pending JPH11186265A (ja) | 1997-12-18 | 1997-12-18 | 半導体デバイスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11186265A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103474367A (zh) * | 2013-09-27 | 2013-12-25 | 江阴长电先进封装有限公司 | 一种芯片的微凸点封装结构的成形方法 |
-
1997
- 1997-12-18 JP JP9349817A patent/JPH11186265A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103474367A (zh) * | 2013-09-27 | 2013-12-25 | 江阴长电先进封装有限公司 | 一种芯片的微凸点封装结构的成形方法 |
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